KR20080060317A - Method for fabricating capacitor in semiconductor device - Google Patents

Method for fabricating capacitor in semiconductor device Download PDF

Info

Publication number
KR20080060317A
KR20080060317A KR1020060134265A KR20060134265A KR20080060317A KR 20080060317 A KR20080060317 A KR 20080060317A KR 1020060134265 A KR1020060134265 A KR 1020060134265A KR 20060134265 A KR20060134265 A KR 20060134265A KR 20080060317 A KR20080060317 A KR 20080060317A
Authority
KR
South Korea
Prior art keywords
capacitor
manufacturing
flow rate
gas
film
Prior art date
Application number
KR1020060134265A
Other languages
Korean (ko)
Inventor
이해정
박현식
이재균
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060134265A priority Critical patent/KR20080060317A/en
Publication of KR20080060317A publication Critical patent/KR20080060317A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means

Abstract

A method for manufacturing a capacitor of a semiconductor device is provided to enhance the degree of integration and a yield by preventing a contact error between a TiN lower electrode and a storage node contact plug. An insulating layer having an open region is formed on an upper surface of a storage node contact plug(23). A conductive layer and a chemical-permeating prevention layer are laminated on an upper surface of the insulating layer including the open region. A lower electrode(28A) is separated by removing the chemical-permeating prevention layer and the conductive layer except for a cylindrical structure of the chemical-permeating prevention layer and the conductive layer in the open region. The insulating layer is removed selectively. The chemical-permeating prevention layer is removed selectively.

Description

반도체소자의 캐패시터 제조 방법{METHOD FOR FABRICATING CAPACITOR IN SEMICONDUCTOR DEVICE}METHODS FOR FABRICATING CAPACITOR IN SEMICONDUCTOR DEVICE

도 1a 및 도 1b는 종래기술에 따른 실린더형 MIM 캐패시터의 제조 방법을 도시한 도면.1A and 1B illustrate a method of manufacturing a cylindrical MIM capacitor according to the prior art.

도 2는 종래기술에 따른 벙커를 나타낸 TEM 사진. Figure 2 is a TEM photograph showing a bunker according to the prior art.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 실린더형 MIM 캐패시터의 제조 방법을 도시한 공정 단면도.3A to 3E are cross-sectional views illustrating a method of manufacturing a cylindrical MIM capacitor according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 실리콘기판 22 : 층간절연막21 silicon substrate 22 interlayer insulating film

23 : 스토리지노드콘택플러그 24 : 식각중지절연막23: storage node contact plug 24: etch stop insulating film

25 : 희생절연막 27 : 티타늄실리사이드25: sacrificial insulating film 27: titanium silicide

28A : TiN 하부전극 29A : 케미컬침투방지막28A: TiN lower electrode 29A: chemical penetration barrier

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 MIM(Metal-Insulator-Metal) 캐패시터의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a metal-insulator-metal (MIM) capacitor.

최근에, 128Mbit 이상의 집적도를 갖는 DRAM에서 MIM 구조의 캐패시터에서 스토리지노드로 TiN을 적용하는 방법이 제안되었다.Recently, a method of applying TiN as a storage node in a capacitor of a MIM structure in a DRAM having an integration density of 128 Mbit or more has been proposed.

도 1a 및 도 1b는 종래기술에 따른 실린더형 MIM 캐패시터의 제조 방법을 도시한 도면이다.1A and 1B illustrate a method of manufacturing a cylindrical MIM capacitor according to the prior art.

도 1a에 도시된 바와 같이, 실리콘기판(11) 상에 층간 절연막(12) 및 스토리지노드콘택플러그(13)를 포함한 하부구조를 형성한 후, 식각중지절연막(14) 및 희생절연막(15)을 순차적으로 증착한다.As shown in FIG. 1A, after forming a lower structure including the interlayer insulating layer 12 and the storage node contact plug 13 on the silicon substrate 11, the etch stop insulating layer 14 and the sacrificial insulating layer 15 are formed. Deposition sequentially.

이어서, 희생절연막(15) 및 식각중지 절연막(14)을 식각하여 하부전극이 형성될 패턴을 패터닝한 다음 전체구조 상부에 하부전극으로 사용되는 TiN막을 증착한다.Subsequently, the sacrificial insulating layer 15 and the etch stop insulating layer 14 are etched to pattern a pattern in which the lower electrode is to be formed, and then a TiN layer used as the lower electrode is deposited on the entire structure.

이어서 하부전극간의 분리를 위하여 TiN막을 전면 건식식각하여 TiN 하부전극(16)을 형성한 후 600℃ 이상의 고온 N2 분위기에서 어닐(Anneal)을 실시한다. Subsequently, the TiN film is completely dry-etched to form the TiN lower electrode 16 for separation between the lower electrodes, and then annealed in a high temperature N 2 atmosphere of 600 ° C. or higher.

도 1b에 도시된 바와 같이, 희생절연막(15)을 HF 또는 BOE 용액을 사용하여 습식 식각함으로써 실린더형(Cylinder type) TiN 하부전극(16)의 형성을 완료한다. As shown in FIG. 1B, the sacrificial insulating film 15 is wet-etched using HF or BOE solution to complete formation of the cylindrical TiN lower electrode 16.

그러나, 종래기술은 TiN막을 전면식각한 후 600℃ 이상의 고온 N2 분위기에서 어닐할 때, TiN막 내에 미세한 균열(Crack)이 발생하는 것을 피할 수 없고, 이러한 균열은 주상(colmnar) 구조를 가지는 TiN막의 고유 결정립계 특성에 기인한 다.However, in the prior art, when annealing in a high temperature N 2 atmosphere of 600 ° C. or more after the entire etching of the TiN film, generation of minute cracks in the TiN film cannot be avoided, and such cracks have a TiN structure having a columnar structure. This is due to the intrinsic grain boundary properties of the film.

따라서, 종래기술은 BOE 용액을 사용한 희생절연막(15) 습식식각시 TiN막의 미세한 균열내로 BOE 용액이 침투하여 기형성된 스토리지노드콘택플러그(13)의 상부층을 식각하게 되어 TiN 하부전극(16)과 스토리지노드콘택플러그(13) 사이에 벙커(Bunker, B)를 형성함으로써 접촉불량이 발생하는 문제점이 있다. Therefore, the prior art wets the upper layer of the preformed storage node contact plug 13 by infiltrating the BOE solution into the microcracks of the TiN film during the wet etching of the sacrificial insulating film 15 using the BOE solution, and thus the TiN lower electrode 16 and the storage. There is a problem in that contact failure occurs by forming bunkers B between the node contact plugs 13.

도 2는 종래기술에 따른 벙커를 나타낸 TEM 사진이다. Figure 2 is a TEM photograph showing a bunker according to the prior art.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 습식딥아웃 공정시 실린더 내부로의 용액 침투를 방지하여 하부전극과 스토리지노드콘택플러그 사이의 접촉불량을 방지할 수 있는 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, the production of a capacitor that can prevent the poor contact between the lower electrode and the storage node contact plug by preventing the solution penetration into the cylinder during the wet deep-out process. The purpose is to provide a method.

상기 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 스토리지노드콘택플러그 상부에 오픈영역을 갖는 절연막을 형성하는 단계; 상기 오픈영역을 포함한 절연막 상에 도전막과 케미컬침투방지막을 적층하는 단계; 상기 오픈영역의 내부에만 실린더 형태로 상기 케미컬침투방지막과 도전막을 잔류시키는 하부전극분리 단계; 상기 절연막을 선택적으로 제거하는 단계; 및 상기 케미컬침투방지막을 제거하는 단계를 포함하는 것을 특징으로 하며, 상기 케미컬침투방지막은 폴리실리 콘으로 형성하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a capacitor, including: forming an insulating layer having an open area on an upper portion of a storage node contact plug; Stacking a conductive film and a chemical penetration barrier on the insulating film including the open area; A lower electrode separation step of leaving the chemical penetration barrier and the conductive film in a cylinder form only in the open area; Selectively removing the insulating film; And removing the chemical penetration barrier, wherein the chemical penetration barrier is formed of polysilicon.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 3a 내지 도 3e는 본 발명의 실시예에 따른 실린더형 MIM 캐패시터의 제조 방법을 도시한 공정 단면도이다.3A to 3E are cross-sectional views illustrating a method of manufacturing a cylindrical MIM capacitor according to an embodiment of the present invention.

도 3a에 도시된 바와 같이, 실리콘기판(21) 상부에 층간절연막(22)을 형성한 후, 층간절연막(22)을 관통하는 스토리지노드콘택홀을 형성하고, 이 스토리지노드콘택홀에 매립되는 스토리지노드콘택플러그(23)를 형성한다. 여기서, 도시되지 않았지만, 층간절연막(22) 형성전에는 통상적으로 워드라인을 포함하는 트랜지스터, 비트라인 공정이 진행되어 있으므로, 층간절연막(22)은 다층 구조이다.As shown in FIG. 3A, after forming the interlayer insulating layer 22 on the silicon substrate 21, a storage node contact hole penetrating the interlayer insulating layer 22 is formed, and the storage embedded in the storage node contact hole. The node contact plug 23 is formed. Although not shown here, since the transistor and bit line processes including word lines are generally performed before the interlayer insulating film 22 is formed, the interlayer insulating film 22 has a multilayer structure.

그리고, 스토리지노드콘택플러그(23)는 스토리지노드콘택홀을 채울때까지 전면에 폴리실리콘막을 증착한 후 에치백 또는 CMP(Chemical Mechanical Polishing) 공정을 진행하여 형성한다.The storage node contact plug 23 is formed by depositing a polysilicon layer on the entire surface until the storage node contact hole is filled, and then performing an etch back or chemical mechanical polishing (CMP) process.

다음으로, 스토리지노드콘택플러그(23)가 매립된 층간절연막(22) 상에 식각중지절연막(24), 희생절연막(25)을 차례로 적층 형성한다. 여기서, 식각중지절연막(24)은 후속 희생절연막(265의 건식식각시 식각배리어 역할을 하는 것으로 질화막으로 형성한다. 그리고, 희생절연막(25)은 스토리지노드가 형성될 3차원 구조를 제공하기 위한 것으로, BPSG, USG, TEOS 또는 HDP 산화막으로 형성한다Next, an etch stop insulating film 24 and a sacrificial insulating film 25 are sequentially stacked on the interlayer insulating film 22 having the storage node contact plug 23 embedded therein. Here, the etch stop insulating film 24 is formed of a nitride film to serve as an etch barrier during the dry etching of the subsequent sacrificial insulating film 265. The sacrificial insulating film 25 is to provide a three-dimensional structure in which the storage node is to be formed. , BPSG, USG, TEOS or HDP oxide

이어서, 희생절연막(25)의 건식식각, 식각중지절연막(24)의 건식식각을 순차 적으로 진행하여 스토리지노드콘택플러그(23) 상부를 개방시키는 오픈영역(26)을 형성한다.Subsequently, the dry etching of the sacrificial insulating layer 25 and the dry etching of the etch stop insulating layer 24 are sequentially performed to form an open area 26 for opening the upper portion of the storage node contact plug 23.

위와 같은 오픈영역(26) 형성시 감광막을 이용하여 희생절연막(25) 상에 마스크를 형성한 후, 마스크를 식각배리어로 희생절연막(25)을 건식식각하고, 마스크 제거후에 식각중지절연막(24)을 선택적으로 건식식각하여 형성한다. 한편, 희생절연막(25)의 높이가 증가하는 경우에는 식각공정을 용이하게 진행하기 위해 희생절연막(25)의 건식식각시 폴리실리콘으로 된 하드마스크(Hard mask)를 도입할 수도 있다.After forming the mask on the sacrificial insulating film 25 using the photoresist film when forming the open region 26 as described above, the mask is etched dry etching the sacrificial insulating film 25, and after the mask is removed, the etch stop insulating film 24 It is formed by selectively dry etching. On the other hand, when the height of the sacrificial insulating film 25 is increased, a hard mask made of polysilicon may be introduced during dry etching of the sacrificial insulating film 25 to facilitate the etching process.

다음으로, 오믹콘택(Ohmic contact)을 위한 티타늄실리사이드(27)을 형성한다. 이때, 티타늄실리사이드(27)는 오픈영역(26)을 포함한 전면에 PVD 또는 CVD 방법으로 티타늄(Ti)을 증착한 후 어닐(Anneal)을 진행하여 티타늄실리사이드(27)를 형성하고, 미반응 티타늄은 습식식각으로 제거하여 형성한다. 여기서, 티타늄실리사이드(27)는 스토리지노드콘택플러그(23)로 사용된 폴리실리콘의 실리콘(Si)과 티타늄(Ti)이 반응하여 형성된 것으로, 스토리지노드콘택플러그(23) 주변의 절연물질에서는 티타늄실리사이드가 형성되지 않는다.Next, titanium silicide 27 for ohmic contact is formed. At this time, the titanium silicide 27 is formed by depositing titanium (Ti) on the entire surface including the open region 26 by PVD or CVD method, followed by annealing to form the titanium silicide 27, and the unreacted titanium is Formed by wet etching. Here, the titanium silicide 27 is formed by reacting silicon (Si) and titanium (Ti) of polysilicon used as the storage node contact plug 23, and the titanium silicide in the insulating material around the storage node contact plug 23. Is not formed.

위와 같이, 티타늄실리사이드(27)를 형성해주면 스토리지노드콘택플러그(23)와 후속 TiN 하부전극이 접촉할 면의 저항을 낮춘다.As described above, when the titanium silicide 27 is formed, the resistance of the contact surface of the storage node contact plug 23 and the subsequent TiN lower electrode is lowered.

도 3b에 도시된 바와 같이, 하부전극으로 사용되는 TiN막(28)을 증착한 후, 막질 개선을 위해 적어도 600℃ 이상(600∼900℃)의 고온 N2 분위기에서 어 닐(Anneal)을 실시한다. As shown in FIG. 3B, after the TiN film 28 used as the lower electrode is deposited, annealing is performed in a high temperature N 2 atmosphere of at least 600 ° C. or higher (600 to 900 ° C.) to improve film quality. do.

이어서, 어닐이 실시된 TiN막(28) 상에 습식딥아웃 공정시 벙커를 방지하기 위해 케미컬침투방지막(29)을 형성한다. 이때, 케미컬침투방지막(29)은 폴리실리콘막으로 형성한다.Subsequently, a chemical penetration barrier film 29 is formed on the annealed TiN film 28 to prevent bunkers during the wet dip out process. At this time, the chemical penetration barrier 29 is formed of a polysilicon film.

도 3c에 도시된 바와 같이, 케미컬침투방지막(29)과 TiN막(28)을 전면식각하여 하부전극 분리 공정을 완료한다.As shown in FIG. 3C, the chemically infiltrating prevention layer 29 and the TiN layer 28 are etched to complete the lower electrode separation process.

하부전극 분리 공정은, 희생절연막(25) 표면 상의 케미컬침투방지막(29)과 TiN막(28)을 건식식각하여 오픈영역의 내부에만 케미컬침투방지막과 TiN막이 실린더 형태로 잔류시키는 공정이다.In the lower electrode separation process, the chemical penetration barrier layer 29 and the TiN layer 28 on the surface of the sacrificial insulating layer 25 are dry etched so that the chemical penetration barrier layer and the TiN layer remain only inside the open area in the form of a cylinder.

바람직하게, 하부전극 분리 공정을 위한 전면식각은, Ar과 Cl2을 포함하는 플라즈마를 사용하여 진행하며, TCP(Transformer Coupled Plasma), ICP(Inductively Coupled Plasma) 등의 고밀도 플라즈마 장치에서 아르곤(Ar)에 대한 Cl2의 비율을 5:1 이하로 유지하여 건식식각시 오픈영역의 측벽 및 바닥부의 식각은 거의 없게 하면서 희생절연막 상부만 식각이 발생하도록 한다. 여기서, Cl2 플라즈마는 폴리실리콘, TiN막을 식각하기가 용이하므로, 폴리실리콘막과 TiN막을 동시에 건식식각할 수 있다.Preferably, the front side etching for the lower electrode separation process is performed using a plasma containing Ar and Cl 2 , and argon (Ar) in a high density plasma apparatus such as TCP (Transformer Coupled Plasma) or ICP (Inductively Coupled Plasma). By maintaining the ratio of Cl 2 to 5: 1 or less, only the top of the sacrificial insulating layer is etched while there is almost no etching of the sidewall and bottom of the open area during dry etching. Here, since the Cl 2 plasma easily etches the polysilicon and the TiN film, the polysilicon film and the TiN film may be dry-etched at the same time.

위와 같은 하부전극분리공정에 의해 오픈영역의 내부에 TiN 하부전극이 형성되고, TiN 하부전극() 위에는 케미컬침투방지막이 TiN 하부전극과 동일하게 실린더 형태로 잔류한다.By the lower electrode separation process as described above, the TiN lower electrode is formed in the open region, and the chemical penetration barrier film remains on the TiN lower electrode in the same form as the TiN lower electrode.

바람직하게, 하부전극분리를 위한 전면식각시, 아르곤은 100∼500sccm의 유량을 사용하고, Cl2는 10∼50sccm의 유량을 사용한다. 그리고, 50∼250W의 바이어스파워를 사용한다. 이로써, 별도의 감광막과 같은 보호막없이 전면식각을 진행할 수 있다. Preferably, when etching the entire surface for the lower electrode separation, argon uses a flow rate of 100 ~ 500sccm, Cl 2 uses a flow rate of 10 ~ 50sccm. Then, a bias power of 50 to 250W is used. As a result, the entire surface etching may be performed without a protective film such as a separate photoresist film.

도 3d에 도시된 바와 같이, 희생절연막(25)을 HF 또는 BOE(NH4F와 HF가 함유된 희석액) 용액을 사용하여 습식딥아웃함으로써 실린더 형태의 하부전극을 완성한다.As shown in FIG. 3D, the sacrificial insulating film 25 is wet-dipped out using HF or BOE (diluent solution containing NH4F and HF) to complete the lower electrode in the form of a cylinder.

여기서, BOE 용액을 사용한 희생절연막 습식딥아웃시 폴리실리콘막으로 형성된 케미컬침투방지막()이 용액 침투의 장벽역할을 하여 TiN 하부전극()에 미세한 균열이 있더라도 그 균열 내부로 용액이 침투하는 것을 방지한다. 이로써, TiN 하부전극과 스토리지노드콘택플러그 사이에 벙커가 발생되는 것을 방지하여 접촉불량을 방지할수 있다.Here, when the sacrificial insulating film wet deep-out using a BOE solution, the chemical penetration barrier () formed of a polysilicon film acts as a barrier for solution penetration, preventing the solution from penetrating into the crack even if there is a fine crack in the TiN lower electrode (). do. This prevents bunkers from occurring between the TiN lower electrode and the storage node contact plug, thereby preventing contact failure.

도 3e에 도시된 바와 같이, 케미컬침투방지막을 제거한다.As shown in Figure 3e, the chemical penetration barrier is removed.

이때, 케미컬침투방지막의 제거는, TCP, ICP 등의 고밀도 플라즈마 장치에서 F을 포함하는 플라즈마를 사용하여 진행하며, 바이어스 파워를 인가하지 않은 상태에서 전면식각함으로써 케미컬침투방지막을 제거하여 TiN 하부전극의 손상을 방지한다. CFx 계열 가스에 다량의 산소를 첨가하거나 NF3, SF6의 F기만 포함한 플라즈마를 사용하게 되면 케미컬침투방지막은 SiFx(↑)의 휘발성 식각반응물이 생성되어 식각이 용이하지만 TiN 하부전극()은 TiFx(↓)의 불휘발성 식각반응물로 생성되어 식각이 용이하지 않다.At this time, the removal of the chemical penetration barrier film is carried out using a plasma containing F in a high-density plasma apparatus such as TCP, ICP, etc., by removing the chemical penetration barrier film by etching the entire surface without applying bias power to the TiN lower electrode. Prevent damage. When a large amount of oxygen is added to CFx-based gas or plasma containing only F groups of NF 3 and SF 6 is used, the chemical penetration barrier film is easily etched by forming a volatile etching reaction of SiFx (↑), but the TiN bottom electrode () is TiFx Etching is not easy because it is produced by the non-volatile etching reaction of (↓).

바람직하게, 케미컬침투방지막을 제거하기 위한 전면 건식식각은, 불소계 가스와 산소 가스가 혼합된 플라즈마를 이용하며, 바이어스파워를 인가하지 않은 상태(TiN 하부전극의 바닥부 손상 방지)에서 전면 건식식각한다. 불소계 가스는 CF4, NF3 또는 SF6 중에서 선택된다.Preferably, the front dry etching for removing the chemical penetration barrier layer is a front dry etching using a plasma mixed with a fluorine-based gas and an oxygen gas, and without a bias power applied (preventing damage to the bottom of the TiN lower electrode). . The fluorine-based gas is selected from CF 4 , NF 3 or SF 6 .

먼저, CF4 가스 사용시에는 CF4 가스는 100∼200sccm의 유량을 사용하고, 산소가스는 300∼500sccm의 유량을 사용한다.First, when using the CF 4 gas is CF 4 gas is used and the flow rate of the 100~200sccm, oxygen gas is used the flow rate of the 300~500sccm.

그리고, NF3 가스 사용시에는 NF3 가스는 10∼50sccm의 유량을 사용하고, 산소가스는 500∼1000sccm의 유량을 사용하는 캐패시터의 제조 방법.When the NF 3 gas is used, the NF 3 gas uses a flow rate of 10 to 50 sccm, and the oxygen gas uses a flow rate of 500 to 1000 sccm.

그리고, SF6 가스 사용시에는 SF6 가스는 10∼50sccm의 유량을 사용하고, 산소가스는 500∼1000sccm의 유량을 사용하는 캐패시터의 제조 방법.When the SF 6 gas is used, the SF 6 gas uses a flow rate of 10 to 50 sccm, and the oxygen gas uses a flow rate of 500 to 1000 sccm.

케미컬침투방지막을 제거하기 위한 전면식각은 불소계 가스와 헬륨(He)이 혼합된 플라즈마를 이용하여 진행하되, 바이어스파워를 인가하지 않은 상태에서 전면건식식각할 수도 있다.The entire surface etching for removing the chemical penetration barrier layer is performed using a plasma mixed with fluorine-based gas and helium (He), but may be totally dry-etched without applying bias power.

이때, 불소계 가스는 NF3 또는 SF6 가스를 사용하며, 그 유량은 10∼50sccm으로 사용하며, 헬륨의 유량은 500∼1000sccm를 사용한다.At this time, the fluorine-based gas using NF 3 or SF 6 gas, the flow rate is used in 10 ~ 50sccm, the flow rate of helium is used in 500 ~ 1000sccm.

상술한 실시예에 따르면, BOE 용액을 사용한 희생절연막의 습식딥아웃공정시케미컬침투방지막이 TiN 하부전극의 내부로 침투하는 용액의 장벽 역할을 하므로써, TiN 하부전극과 스토리지노드콘택플러그 사이에 벙커가 발생하는 것을 방지한다.According to the above-described embodiment, in the wet deep-out process of the sacrificial insulating film using the BOE solution, the chemical penetration barrier serves as a barrier of the solution penetrating into the TiN lower electrode, so that a bunker is formed between the TiN lower electrode and the storage node contact plug. Prevent it from happening.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 TiN 하부전극 상에 케미컬침투방지막을 형성해주므로써 습식딥아웃공정시 TiN 하부전극의 내부로 침투하는 용액의 장벽역할을 하도록 하여 스토리지노드콘택플러그의 상부에 벙커가 발생하는 것을 방지할 수 있는 효과가 있다.The present invention as described above forms a chemical penetration barrier on the TiN lower electrode to serve as a barrier for the solution penetrating into the TiN lower electrode during the wet deep-out process, thereby preventing the occurrence of bunkers on the top of the storage node contact plug. It can work.

이로써, TiN 하부전극의 내부에 미세한 균열이 있더라도 TiN 하부전극과 스토리지노드콘택플러그 사이의 접촉불량을 방지할수 있으므로 소자의 고집적화 및 수율향상을 이룰수 있다.As a result, even if there is a minute crack inside the TiN lower electrode, it is possible to prevent a poor contact between the TiN lower electrode and the storage node contact plug, thereby achieving high integration and improved yield.

Claims (15)

스토리지노드콘택플러그 상부에 오픈영역을 갖는 절연막을 형성하는 단계;Forming an insulating layer having an open area on the storage node contact plug; 상기 오픈영역을 포함한 절연막 상에 도전막과 케미컬침투방지막을 적층하는 단계;Stacking a conductive film and a chemical penetration barrier on the insulating film including the open area; 상기 오픈영역의 내부에만 실린더 형태로 상기 케미컬침투방지막과 도전막을 잔류시키는 하부전극분리 단계;A lower electrode separation step of leaving the chemical penetration barrier and the conductive film in a cylinder form only in the open area; 상기 절연막을 선택적으로 제거하는 단계; 및Selectively removing the insulating film; And 상기 케미컬침투방지막을 제거하는 단계Removing the chemical penetration barrier 를 포함하는 캐패시터의 제조 방법.Method of manufacturing a capacitor comprising a. 제1항에 있어서,The method of claim 1, 상기 케미컬침투방지막은 폴리실리콘막으로 형성하고, 상기 도전막은 TiN막으로 형성하는 캐패시터의 제조 방법.The chemical penetration prevention film is a polysilicon film, and the conductive film is a TiN film manufacturing method of a capacitor. 제2항에 있어서,The method of claim 2, 상기 하부전극 분리 단계는,The lower electrode separation step, 전면식각으로 진행하는 캐패시터의 제조 방법.Method of manufacturing a capacitor to proceed to the front etching. 제3항에 있어서,The method of claim 3, 상기 전면식각은,The front etching is, 고밀도 플라즈마 장치에서 아르곤(Ar)에 대한 염소(Cl2)의 유량비율을 적어도 5:1이하로 유지하여 진행하는 캐패시터의 제조 방법.A method for manufacturing a capacitor, which proceeds by maintaining a flow rate ratio of chlorine (Cl 2 ) to argon (Ar) at least 5: 1 or less in a high density plasma apparatus. 제4항에 있어서,The method of claim 4, wherein 상기 아르곤은 100∼500sccm의 유량을 사용하고, 상기 Cl2는 10∼50sccm의 유량을 사용하는 캐패시터의 제조 방법.The argon uses a flow rate of 100 to 500 sccm, the Cl 2 is a method of producing a capacitor using a flow rate of 10 to 50 sccm. 제4항에 있어서,The method of claim 4, wherein 상기 전면식각은, 50∼250W의 바이어스파워를 사용하는 캐패시터의 제조 방법.The front surface etching is a capacitor manufacturing method using a bias power of 50 ~ 250W. 제2항에 있어서,The method of claim 2, 상기 케미컬침투방지막을 제거하는 단계는,Removing the chemical penetration barrier, 고밀도 플라즈마 장치에서 전면식각하는 캐패시터의 제조 방법.Method of manufacturing a capacitor for the front etching in a high density plasma apparatus. 제7항에 있어서,The method of claim 7, wherein 상기 전면식각은, 불소계 가스와 산소 가스가 혼합된 플라즈마를 이용하며, 바이어스파워를 인가하지 않은 상태에서 전면건식식각하는 캐패시터의 제조 방법.The front surface etching is a method of manufacturing a capacitor by using a plasma mixed with a fluorine-based gas and oxygen gas, the front-side dry etching without a bias power applied. 제8항에 있어서,The method of claim 8, 상기 불소계 가스는 CF4, NF3 또는 SF6 중에서 선택되는 캐패시터의 제조방법.The fluorine-based gas is a manufacturing method of a capacitor selected from CF 4 , NF 3 or SF 6 . 제9항에 있어서,The method of claim 9, 상기 불소계가스 중 CF4 가스는 100∼200sccm의 유량을 사용하고, 상기 산소가스는 300∼500sccm의 유량을 사용하는 캐패시터의 제조 방법.CF 4 gas in the fluorine-based gas using a flow rate of 100 to 200 sccm, the oxygen gas is a manufacturing method of a capacitor using a flow rate of 300 to 500 sccm. 제9항에 있어서,The method of claim 9, 상기 불소계 가스 중 NF3 가스는 10∼50sccm의 유량을 사용하고, 상기 산소가스는 500∼1000sccm의 유량을 사용하는 캐패시터의 제조 방법.The fluorine-based gas of NF 3 gas is used, and the flow rate of the 10~50sccm, the oxygen gas manufacturing method of a capacitor using a flow rate of 500~1000sccm. 제9항에 있어서,The method of claim 9, 상기 불소계 가스 중 SF6 가스는 10∼50sccm의 유량을 사용하고, 상기 산소가스는 500∼1000sccm의 유량을 사용하는 캐패시터의 제조 방법.SF 6 gas in the fluorine-based gas using a flow rate of 10 to 50 sccm, the oxygen gas using a flow rate of 500 to 1000 sccm. 제7항에 있어서,The method of claim 7, wherein 상기 전면식각은,The front etching is, 불소계 가스와 헬륨이 혼합된 플라즈마를 이용하여 진행하되, 바이어스파워를 인가하지 않은 상태에서 전면건식식각하는 캐패시터의 제조 방법.A method of manufacturing a capacitor, which proceeds by using a plasma mixed with fluorine-based gas and helium, and performs total dry etching without applying bias power. 제13항에 있어서,The method of claim 13, 상기 불소계 가스는 NF3 또는 SF6 가스를 사용하며, 그 유량은 10∼50sccm으로 사용하며, 상기 헬륨의 유량은 500∼1000sccm를 사용하는 캐패시터의 제조 방법.The fluorine-based gas is NF 3 or SF 6 gas, the flow rate is used in 10 to 50sccm, the flow rate of the helium is 500 to 1000sccm manufacturing method of a capacitor. 제2항에 있어서,The method of claim 2, 상기 TiN막을 증착한 후에, After depositing the TiN film, 적어도 600℃ 이상의 N2 분위기에서 어닐(Anneal)을 실시하는 캐패시터의 제조 방법.A method for producing a capacitor that is annealed in an N 2 atmosphere of at least 600 ° C. or higher.
KR1020060134265A 2006-12-27 2006-12-27 Method for fabricating capacitor in semiconductor device KR20080060317A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060134265A KR20080060317A (en) 2006-12-27 2006-12-27 Method for fabricating capacitor in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060134265A KR20080060317A (en) 2006-12-27 2006-12-27 Method for fabricating capacitor in semiconductor device

Publications (1)

Publication Number Publication Date
KR20080060317A true KR20080060317A (en) 2008-07-02

Family

ID=39812850

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060134265A KR20080060317A (en) 2006-12-27 2006-12-27 Method for fabricating capacitor in semiconductor device

Country Status (1)

Country Link
KR (1) KR20080060317A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101035395B1 (en) * 2008-09-29 2011-05-20 주식회사 하이닉스반도체 Method of manufacturing semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101035395B1 (en) * 2008-09-29 2011-05-20 주식회사 하이닉스반도체 Method of manufacturing semiconductor device

Similar Documents

Publication Publication Date Title
KR100948078B1 (en) Method for manufcturing semiconductor device
CN101299421B (en) Semiconductor device including ruthenium electrode and manufacture method thereof
KR102171265B1 (en) Patterning method using metal mask, and method for fabricating semiconductor device comprising the same patterning method
CN1921114A (en) Semiconductor device and method for fabricating the same
US20060024883A1 (en) Method for fabricating semiconductor memory device having cylinder type storage node
KR100413606B1 (en) Method for fabricating capacitor
JP2009218364A (en) Semiconductor device and manufacturing method thereof
JP2007013081A (en) Method for manufacturing semiconductor device having deep contact holes
KR20080060317A (en) Method for fabricating capacitor in semiconductor device
JP5613388B2 (en) Manufacturing method of semiconductor device
US7582560B2 (en) Method for fabricating semiconductor device
JP2006191053A (en) Process for fabricating semiconductor memory
JP2006148052A (en) Method for forming storage electrode of semiconductor element
KR20100008556A (en) Method for manufcturing semiconductor device
KR20070088243A (en) Method for forming capacitor in semiconductor device
KR100408726B1 (en) A method for forming a capacitor of a semiconductor device
KR100709578B1 (en) Method for forming cylindrical capacitor having titanium nitride bottom electrode in semiconductor memory device
KR100951558B1 (en) Method of fabricating capacitor to prevent peeling of noble metal bottom electrode
KR100722987B1 (en) Method for manufacturing semiconductor device
JP2006191097A (en) Semiconductor memory and its fabrication process
KR100604668B1 (en) Semiconductor device including concave type capactitor and method for manufacturing the same
KR100622610B1 (en) Capacitor in semiconductor device and method for manufacturing the same
KR100689676B1 (en) Method for manufacturing semiconductor memory deivce
KR100447253B1 (en) A method for forming a inter-layer oxide of a semiconductor device
KR100780614B1 (en) Method for fabricating semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E601 Decision to refuse application