KR20080059176A - Ｃｉｃ 디지털 필터, 멀티-채널 ｃｉｃ 디지털 필터,ｃｉｃ 필터 구현 방법 및 집적 회로 - Google Patents

Ｃｉｃ 디지털 필터, 멀티-채널 ｃｉｃ 디지털 필터,ｃｉｃ 필터 구현 방법 및 집적 회로 Download PDF

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KR20080059176A
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윌리암 엘리오트
지에메이 멩
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Abstract

임의의 정수 데시메이션 레이트를 갖는 CIC 디지털 필터를 개시한다. 이 필터는 자신의 입력에 접속되는 시프터(110)를 구비한다. 시프터(110)는 시프트 제어 입력을 수신하는데, 시프트 제어 입력은 2를 밑으로 하는 CIC 필터의 이득의 로그 함수만큼 2를 거듭 제곱한 값의 정수 부분과 동일하도록 사전 계산된다. 입력과 시프터(110) 사이에 승산기(100)가 접속된다. 다른 실시예에서, 승산기(100)는 입력과 시프터(110) 사이에 접속될 수 있다. 순차적으로 접속되는 적분기(130) 기능부가 시프터(110) 또는 승산기(100)에 접속되며, 데시메이션 기능부는 적분기(130) 기능부로부터 입력을 수신하고, 순차적으로 접속되는 미분기(150) 기능부는 데시메이션 기능부로부터 입력을 수신한다. 데시메이션 기능부는 1과 사전 결정된 최대 데시메이션 값과 동일한 숫자 사이의 임의의 정수와 동일한 선택 가능한 레이트를 갖는다. 승산기(100)는 각 입력 데이터 샘플과 수정 인수의 곱을 계산하도록 구성되고, 수정 인수는 2를 밑으로 하는 CIC 필터의 이득의 로그 함수만큼 2를 거듭 제곱한 값의 분수 부분과 동일하도록 사전 계산되어, 2의 거듭 제곱이 아닌 데시메이션 값에 대한 CIC 필터의 이득을 수정한다.

Description

ＣＩＣ 디지털 필터, 멀티-채널 ＣＩＣ 디지털 필터, ＣＩＣ 필터 구현 방법 및 집적 회로 {CASCADED INTEGRATOR COMB FILTER WITH ARBITRARY INTEGER DECIMATION VALUE AND SCALING FOR UNITY GAIN}
본 발명은 캐스캐이드형 적분기-빗살(CIC) 필터(Cascaded Integrator-Comb filters)의 사용을 요구하는 디지털 신호 처리 애플리케이션에 관한 것이다. 흔히 이러한 필터는 오버샘플링된 아날로그 대 디지털 컨버터(ADC)와 사용되어 ADC의 샘플 레이트를 애플리케이션에 대한 관심 대상인 샘플 레이트로 감소시키며, ADC 샘플링 프로세스에 의해 발생된 얼라이싱 효과를 감소시킨다.
오늘날까지 CIC 필터는 디지털 다운-컨버터 애플리케이션에서 빈번히 사용되는데, 이들은 데시메이션(decimation) 또는 종래 평균화 기술을 사용하는 대체 유한-임펄스 응답 필터보다 효율적인 하드웨어 구현을 허용하기 때문이다. 2 거듭제곱 데시메이션 값으로 제한되는 경우, CIC 곱셈 또는 나눗셈 연산 없이 수행될 수 있지만, 현재 디지털 필터링 애플리케이션에서 종종 요구되는 데시메이션 또는 인터폴레이션(interpolation)의 큰 값에 대해 매우 큰 비트 폭 가산기 또는 누산기를 사용해야 한다.
현재 방안의 문제점은 선택 가능한 출력 샘플 레이트의 입도(granularity)이다. 일례로서, 8 내지 16,384(23 내지 214) 2 거듭 제곱 데시메이션 값을 갖는 CIC 필터를 고려하자. 따라서, 가령 입력 샘플 레이트가 16MHz이면, 이용 가능한 이산 출력 샘플 레이트는 2MHz, 1MHz, 500KHz, ... 3.91KHz, 1.95KHz 및 0.98KHz이다. CIC의 출력 샘플 레이트는 통상적으로 디지털 필터로 입력되고, 후속 필터(follow-on filters))를 위해 요구되는 탭의 수를 최소화하기 위해, R 값의 입도를 향상시키는 것이 매우 바람직하다. 일례로서, 2 거듭 제곱 데시메이션을 사용하여 250 KHz에서 가파른 컷오프 주파수를 갖는 FIR 필터는 1MHz의 샘플 레이트를 요구할 것이며, 리플(ripple) 1dB 보다 작은 감쇠의 80 dB를 달성하기 위해 507개의 탭을 요구할 것이다. 정수 R 값이 이용 가능한 경우, 샘플 레이트는 516 KHz(R=31)에서 설정될 수 있으며, 필터는 단지 235개의 탭을 요구할 것이며, 필터 레이턴시 및 프로세싱 스루풋 및 전력 요구조건을 향상시킬 것이다.
임의의 정수 데시메이션 레이트를 허용하는 CIC 디지털 필터를 개시한다. 이 필터는 자신의 입력에 접속되는 시프터를 갖는다. 시프터는 시프트 제어 입력을 수신하는데, 시프트 제어 입력은, 2를 밑으로 하는 CIC 필터의 이득의 로그 함수만큼 2를 거듭 제곱한 값의 정수 부분과 동일하도록 사전 계산된다. 입력부와 시프터 사이에는 승산기가 접속된다. 다른 실시예에서, 승산기는 입력부와 시프터 사이에 접속될 수 있다.
시프터에 접속되는 적어도 4개의 순차적으로 접속되는 적분기 기능부(또는 승산기)와, 적분기 기능부로부터 입력을 수신하는 데시메이션 기능부와, 데시메이션 기능부로부터 입력을 수신하는 적어도 4개의 순차적으로 접속되는 미분기 기능부를 포함한다. 데시메이션 기능부는 1과 사전 결정된 최대 데시메이션 값과 동일한 숫자 사이의 임의의 정수와 동일한 선택 가능한 레이트를 갖는다. 승산기는 각 입력 데이터 샘플과 수정 인수의 곱을 계산하는데, 수정 인수는 2를 밑으로 하는 CIC 필터의 이득의 로그 함수만큼 2를 거듭 제곱한 값의 분수 부분과 동일하도록 계산되어, 2의 거듭 제곱이 아닌 데시메이션 값에 대한 CIC 필터의 이득을 수정한다.
또한, 멀티 데이터 스트림으로부터의 입력 데이터 샘플을 필터링하는 멀티-채널 CIC 필터를 구현하는 방법이 개시되는데, 멀티-채널 CIC 필터는 입력부와, 출력부와, 시프터와, 시프트 제어부와, 승산기와, 디멀티플렉서와, 복수의 채널을 구비한다. 각 채널은 하나 이상의 적분기 기능부와, 데시메이션 기능부와, 하나 이상의 미분기 기능부를 구비한다. 이 방법은 입력 멀티플렉싱 데이터 샘플 스트림을 수신하는 단계와, 2를 밑으로 하는 CIC 필터의 이득의 로그 함수의 정수 부분과 동일한 좌측시프트만큼 각 데이터 샘플을 시프트하는 단계와, 이렇게 시프트된 각 데이터 샘플을 2를 밑으로 하는 CIC 필터의 이득의 로그 함수만큼 승산하는 단계를 포함한다. 다증화된 데이터 스트림은 2개 이상의 데이터 스트림으로 디멀티플렉싱된다. 데이터 스트림마다, 이 방법은 시프트되고 승산된 데이터 샘플을 적어도 1회 적분하는 단계와, 데이터 샘플을 사전 결정된 데시메이션 레이트로 데시메이팅하는 단계와, 데시메이션된 데이터 샘플을 적어도 1회 미분하는 단계와, 데이터 샘플을 출력하기 전에 사전 결정된 비트 수로 미분된 데이터 샘플을 반올림(rounding)하는 단계를 포함한다.
도 1은 2의 거듭 제곱인 데시메이션 값에 대한 16,384(214)에 이르는 프로그래밍 가능한 데시메이션을 허용하는 종래 4 스테이지 CIC 필터를 도시하고 있다.
도 2는 131,072에 이르는 데시메이션 임의의 정수 데시메이션 값을 갖는 CIC 필터를 도시하고 있다.
도 3은 멀티플렉싱 데이터 스트림을 수신하고 복수의 출력 채널을 갖는 CIC 필터의 다른 실시예를 도시하고 있다.
도 4는 예시적 CIC 필터의 다양한 스테이지로의 입출력을 위한 대표적인 파형을 도시하고 있다.
도 1은 16,384(214)에 이르는 프로그래밍 가능한 데시메이션을 허용하는 종래 4 스테이지 CIC 필터를 도시하고 있다. 파이프라인 시작부분의 시프트 레지스 터는 필터의 프로그래밍된 데시메이션 값(R)에 대한 단일 이득을 유지할 시프트 값을 설정하는 데 이용된다. 이는 데시메이션 값을 2 거듭 제곱 정수로 제한하여, 1, 2, 4, 8,... 16,384인 14개의 불연속 데시메이션 설정을 얻는다. 데시메이션은 R 입력의 1을 출력하여 다운-샘플링 기능을 수행한다. 가산기 및 레지스터는 매우 큰 숫자를 축적하도록 크기가 정해지지만, 출력 정확도에 영향을 주지 않는 비트를 소거하기 위해 각 스테이지에서 몇 개의 비트만큼 절사될 수 있다.
도 2는 131,072에 이르는 데시메이션 정수 값을 갖는 바람직한 실시예에 따른 CIC 필터를 도시하고 있다. 이 기능은, 시트프 레지스터(110)의 2 거듭 제곱 조절들 사이의 값에 대한 이득을 조절하기 위해 CIC 입력의 시프트 레지스터(110) 이전에 승산기(100)를 추가함으로써 달성된다. 특정 정수 값 R에 대한 프로그래밍을 수행하기 위해, 시프트(110) 및 승산기(100)의 이득 값은 4-스테이지 CIC 필터에 대한 다음 식에 따라 CIC 필터의 동적 범위의 강하와 동일해야 한다.
CIC 이득 = (RMAX/R)4 = 2log 2 ( CIC 이득)의 정수부분× log 2 ( CIC 이득)의 분수부분
여기서, RMAX는 시스템으로 설계되는 최대 데시메이션 레이트이다.
이는 이득의 정수 부분에 대한 시프트 연산 및 이득의 분수 부분에 대한 승산에 의해 디지털 하드웨어에서 구현될 수 있다. 유의할 점은, 2 거듭 제곱 데시메이션 값에 대해 단 하나의 시프터만이 요구된다는 것이다.
따라서, 시프터(110)의 좌측 시프트로서 적용되는 시프트 제어 값(115)은 2의 log2(CIC 이득)의 정수 부분 거듭 제곱(2 raised to the integer portion of log2(CIC Gain))이고, 승산기(100)에 적용되는 수정 인수(105)는 2의 log2(CIC 이득)의 분수 부분 거듭 제곱일 것이다.
일례로서, 4-스테이지 필터의 원하는 R=36(2의 거듭 제곱이 아님)의 데시메이션 값은 47 및 1.24859의 승산기 교정 값의 시프트 제어 값을 생성할 것이다. (이 예에서 모든 숫자는 16비트 2의 보수 형식이다.) 균등한 승산기는 부동 소수점을 사용할 수 있지만, 하드웨어가 더 복잡해진다는 것을 감안해야 한다. 적분기 및 미분기 섹션(130 및 150)은 이러한 레지스터(140) 및 가산기(160)로 구성되는 것이 통상적이며, 도시된 바와 같이 적합한 피드백 또는 피드포워드를 사용한다. 도 2에서, "REG"로 표시된 상자는 중간 결과를 유지하기 위한 CIC 필터에서 사용되는 종래 레지스터(140)이며, 표시된 바와 같이 절사되는 출력을 갖는다. 미분기 섹션(150) 후 라운더(170)는 출력 샘플을 위해 요구되는 비트 폭로 그 결과를 반올림한다(rounds). 중지 대역에서 더 큰 감쇄가 요구되는 경우, 추가 적분기 및 미분기 스테이지가 설명한 바와 똑같이 CIC 필터에 추가될 수 있다는 것을 알 수 있을 것이다. 또한, 입력 비트 폭는 임의의 값일 수 있다는 것을 유의해야 한다. 레지스터 및 가산기는 원하는 최대 입력 정확도에 대해 크기가 정해져야 한다. 예를 들어, 12비트를 입력하고 최소 256의 데시메이션 값을 갖는 16비트를 출력할 수 있는데, 이는 CIC가 평균화 필터이며 균일 노이즈를 "평균화"할 것이기 때문이다.
예를 들어, N 개의 입력 채널로부터의 변환을 멀티플렉싱하고 그 결과를 N CIC 채널에 출력하는 단일 ADC를 사용하는 멀티-채널 시스템이 승산기와 시프터를 공유하여 구현될 수 있다. 동일한 승산기와 시프터가 사용되어 증폭기와 아날로그 대 디지털 변환기 프로세스에서의 부정확한 결과로서 필요한 임의의 추가적인 이득 교정을 제공한다. 복수의 출력 채널을 갖는 다른 실시예가 도 3에 도시되어 있는데, 멀티플렉싱된 입력의 입력 채널(200)은 단일 승산기(100)의 수정 인수에 의해 승산되고, 이전과 같이 시프트 수정 인수에 의해 단일 시프터(230)에서 시프트되며, 디멀티플렉서(210)에 의해 개별 데이터 채널로 디멀티플렉싱된다.
도 2의 CIC 필터의 적분기 섹션(130)은 입력 데이터 레이트로 클록된다. 미분기 섹션(150)은 R, 데시메이션 레이트로 나눈 입력 데이터 레이트로 클록된다. 따라서, CIC 필터는 입력 샘플 레이트와 대역폭을 R로 다운 변환한다.
혼합-신호 CMOS 집적 회로의 실험들은, 이 해결책의 CMOS 구현이 단일 입력 데이터 채널에 대한 2-거듭 제곱 해결책보다 단지 약 13% 크다는 것을 보여준다. 그러나, 예를 들어, N 개의 입력 채널로부터의 변환을 멀티플렉싱하고 그 결과를 N개의 CIC 채널로 출력하는 단일 ADC를 갖는 멀티-채널 시스템에서, 승산기와 시프터는 공유될 수 있어서 비용을 더 낮추는데, 이것이 도 3에 도시되어 있다. 36의 R 값에 대한 CIC 매틀랩(matlab) 시뮬레이션이 도 4에 도시되어 있다. 도 4(a)는 적분기 파형을 도시하고 있고, 도 4(b)는 예시적 필터에 대한 미분기 (CIC) 파형을 도시하고 있다. 이는, CIC의 전면에서의 승산 및 시프트 계수에 의한 스케일링 업은 출력에서 단일 이득을 얻는데, 가령, 12비트 입력 코사인 파형은 출력에서 4096의 동적 범위를 발생시키며, 이 신호는 정확히 재생된다.
결론적으로, 본 발명에서 설명되는 기술은 임의의 정수 데시메이션 값이 하 드웨어의 설계 최대값에 으로는 애플리케이션에 적합하기 위해 필요한 대로 선택될 수 있다. 승산기의 추가는 R 최대값 - log2 R 추가 개별 데시메이션 값을 제공한다. 이 설계는 13% 이하의 증가된 추가 하드웨어 비용을 능가하는 이점을 지닌다.

Claims (31)

  1. 입력 데이터 샘플을 필터링하는 CIC 디지털 필터로서,
    적어도 하나의 적분기 기능부와,
    상기 적분기 기능부로부터 입력을 수신하는 데시메이션(decimation) 기능부와,
    상기 데시메이션 기능부로부터 입력을 수신하는 적어도 하나의 미분기 기능부와,
    상기 입력과 상기 적분기 기능부 사이에 접속되는 승산기와,
    상기 승산기의 출력에 접속되는 시프터를 포함하되,
    상기 승산기는 각 입력 데이터 샘플과 수정 인수(a correction factor)의 곱을 계산하여 2의 거듭 제곱이 아닌 데시메이션 값에 대한 상기 CIC 필터의 이득을 수정하는
    CIC 디지털 필터.
  2. 제 1 항에 있어서,
    상기 수정 인수는 2를 밑으로 하는 상기 CIC 필터의 이득의 로그 함수만큼 2를 거듭 제곱한 값의 분수 부분과 동일하도록 사전 계산되는
    CIC 디지털 필터.
  3. 제 1 항에 있어서,
    시프트 제어 입력을 수신하는 상기 시프터를 더 포함하되,
    상기 시프트 제어 입력은 2를 밑으로 하는 상기 CIC 필터의 이득의 로그 함수만큼 2를 거듭 제곱한 값의 정수 부분과 동일하도록 사전 계산되는
    CIC 디지털 필터.
  4. 제 1 항에 있어서,
    4개의 순차적으로 접속되는 적분기 기능부 및 4개의 순차적으로 접속되는 미분기 기능부를 포함하는
    CIC 디지털 필터.
  5. 제 1 항에 있어서,
    상기 데시메이션 기능부는 1부터 131,072까지의 임의의 데시메이션 레이트로 동작하는
    CIC 디지털 필터.
  6. 입력 데이터 샘플을 필터링하는 CIC 디지털 필터로서,
    상기 필터는 데이터 샘플에 대한 입력부를 구비하고,
    상기 입력부에 접속되는 시프터 - 상기 시프터는 시프트 제어 입력을 수신하고, 상기 시프트 제어 입력은 2를 밑으로 하는 상기 CIC 필터의 이득의 로그 함수만큼 2를 거듭 제곱한 값의 정수 부분과 동일하도록 사전 계산됨 - 와,
    상기 입력과 상기 시프터 사이에 접속되는 승산기와,
    상기 시프터에 접속되는 적어도 4개의 순차적으로 접속되는 적분기 기능부와,
    상기 적분기 기능부로부터 입력을 수신하는 데시메이션 기능부와,
    상기 데시메이션 기능부로부터 입력을 수신하는 적어도 4개의 순차적으로 접속되는 미분기 기능부 - 상기 데시메이션 기능부는, 1과 사전 결정된 최대 데시메이션 값과 동일한 숫자 사이의 임의의 정수와 동일한 선택 가능한 레이트를 가짐 - 와,
    각 입력 데이터 샘플과 수정 인수의 곱을 계산하도록 구성되는 승산기를 포함하되,
    상기 수정 인수는, 2를 밑으로 하는 상기 CIC 필터의 이득의 로그 함수만큼 2를 거듭 제곱한 값의 분수 부분과 동일하도록 사전 계산되어 2 거듭 제곱이 아닌 데시메이션 값에 대한 상기 CIC 필터의 이득을 수정하는
    CIC 디지털 필터.
  7. 입력부와, 출력부와, 시프터와, 시프트 제어부와, 승산기와, 하나 이상의 적분기 기능부와, 데시메이션 기능부와, 하나 이상의 미분기 기능부를 구비하는 CIC 필터를 구현하는 방법으로서,
    데이터 샘플의 입력 스트림을 수신하는 단계와,
    2를 밑으로 하는 상기 CIC 필터 이득의 로그 함수의 정수 부분과 동일한 좌측 시프트만큼 각 데이터 샘플을 시프트하는 단계와,
    이와 같이 시프트된 각 데이터 샘플을 2를 밑으로 하는 상기 CIC 필터 이득의 로그 함수의 분수 부분만큼 승산하는 단계와,
    상기 시프트되고 승산된 데이터 샘플을 적어도 1회 적분하는 단계와,
    상기 데이터 샘플을 사전 결정된 데시메이션 레이트로 데시메이팅하는 단계와,
    상기 데시메이팅된 데이터 샘플을 적어도 1회 미분하는 단계와,
    상기 데이터 샘플을 출력하기 전에 상기 미분된 데이터 샘플을 사전 결정된 비트 수로 반올림(rounding)하는 단계를 포함하는
    CIC 필터 구현 방법.
  8. 제 7 항에 있어서,
    상기 데이터 샘플은 여러 번 적분되는
    CIC 필터 구현 방법.
  9. 제 7 항에 있어서,
    상기 데이터 샘플은 여러 번 미분되는
    CIC 필터 구현 방법.
  10. 제 7 항에 있어서,
    상기 데시메이션 레이트는 1과 사전 결정된 최대 데시메이션 값에 동일한 숫자 사이의 임의의 정수인
    CIC 필터 구현 방법.
  11. CIC 디지털 필터 기능을 수행하는 집적 회로로서,
    적어도 하나의 적분기와,
    상기 적분기로부터 입력을 수신하는 데시메이터와,
    상기 데시메이터로부터 입력을 수신하는 적어도 하나의 미분기와,
    상기 입력에 접속되는 승산기와,
    상기 승산기의 출력과 상기 적분기로의 출력 사이에 접속되는 시프트를 포함 하되,
    상기 승산기는 각 입력 데이터 샘플과 수정 인수의 곱을 계산하여, 2 거듭 제곱이 아닌 데시메이션 값에 대한 상기 CIC 필터 이득을 수정하는
    집적 회로.
  12. 제 11 항에 있어서,
    상기 수정 인수는 2를 밑으로 하는 상기 CIC 필터의 이득의 로그 함수만큼 2를 거듭 제곱한 값의 분수 부분과 동일하도록 사전 계산되는
    집적 회로.
  13. 제 11 항에 있어서,
    시프트 제어 입력을 수신하는 시프터를 더 포함하되,
    상기 시프트 제어 입력은 2를 밑으로 하는 상기 CIC 필터의 이득의 로그 함수만큼 2를 거듭 제곱한 값의 정수 부분과 동일하도록 사전 계산되는
    집적 회로.
  14. 제 11 항에 있어서,
    4개의 순차적으로 접속되는 적분기와, 4개의 순차적으로 접속되는 미분기를 포함하는
    집적 회로.
  15. 제 11 항에 있어서,
    상기 데시메이터는 1로부터 사전 결정된 최대 데시메이션 값까지의 임의의 데시메이션 레이트로 동작하는
    집적 회로.
  16. 입력 데이터 샘플을 필터링하기 위한 CIC디지털 필터 기능을 수행하는 집적 회로로서,
    입력에 접속되는 시프터 - 상기 시프터는 시프트 제어 입력을 수신하고, 상기 시프터 제어 입력은 2를 밑으로 하는 상기 CIC 필터의 이득의 로그 함수만큼 2를 거듭 제곱한 값의 정수 부분과 동일하도록 사전 계산됨 - 와,
    상기 시프터에 접속되는 승산기와,
    상기 승산기에 접속되는 적어도 4개의 순차적으로 접속되는 적분기와,
    상기 적분기로부터 입력을 수신하는 데시메이터와,
    상기 데시메이터로부터 입력을 수신하는 적어도 4개의 순차적으로 접속되는 미분기 - 상기 데시메이터는 1과 사전 결정된 최대 데시메이션 값과 동일한 숫자 사이의 임의의 정수와 동일한 선택 가능한 레이트를 가지며, 상기 승산기는 각 입력 데이터 샘플과 수정 인수의 곱을 계산하도록 구성되며, 상기 수정 인수는 2를 밑으로 하는 상기 CIC 필터의 이득의 로그 함수만큼 2를 거듭 제곱한 값의 분수 부분과 동일하도록 사전 계산되어, 2의 거듭 제곱이 아닌 데시메이션 값에 대한 상기 CIC 필터의 이득을 수정하는
    집적 회로.
  17. 멀티플렉싱된 데이터 스트림으로부터 입력 데이터 샘플을 필터링하는 멀티-채널 CIC 디지털 필터로서,
    입력에 접속되는 승산기와,
    상기 승산기에 접속되는 시프터와,
    상기 멀티플렉싱된 데이터 스트림을 2개 이상의 데이터 스트림으로 디멀티플렉싱하기 위해 상기 시프터에 접속되는 디멀티플렉서를 포함하되,
    상기 각 디멀티플렉싱된 데이터 스트림은,
    적어도 하나의 적분기 기능부와,
    상기 적분기 기능부로부터 입력을 수신하는 데시메이션 기능부와,
    상기 데시메이션 기능부로부터 입력을 수신하는 적어도 하나의 미분기에 입력되며,
    상기 승산기와 시프터는 상기 입력 데이터 샘플과 수정 인수의 곱을 계산하도록 구성되어, 2의 거듭 제곱이 아닌 데시메이션 값에 대한 상기 멀티 채널 CIC 필터의 이득을 수정하는
    멀티-채널 CIC 디지털 필터.
  18. 제 17 항에 있어서,
    상기 수정 인수는 2를 밑으로 하는 상기 CIC 필터의 이득의 로그 함수만큼 2를 거듭 제곱한 값의 분수 부분과 동일하도록 사전 계산되는
    멀티-채널 CIC 디지털 필터.
  19. 제 17 항에 있어서,
    시프트 제어 입력을 수신하는 상기 시프터를 더 포함하되,
    상기 시프트 제어 입력은 2를 밑으로 하는 상기 CIC 필터의 이득의 로그 함수만큼 2를 거듭 제곱한 값과 동일하도록 사전 계산되는
    멀티-채널 CIC 디지털 필터.
  20. 제 17 항에 있어서,
    각 채널은 4개의 순차적으로 접속되는 적분기 기능부 및 4개의 순차적으로 접속되는 미분기 기능부를 포함하는
    멀티-채널 CIC 디지털 필터.
  21. 제 17 항에 있어서,
    상기 데시메이터는 1로부터 131,072까지의 임의의 데시메이션 레이트로 동작하는
    멀티-채널 CIC 디지털 필터.
  22. 멀티 데이터 스트림으로부터 입력 데이터 샘플을 필터링하는 멀티-채널 CIC 필터를 구현하는 방법으로서,
    상기 멀티-채널 CIC필터는 입력부와, 출력부와, 시프터와, 시프트 제어부와, 승산기와, 디멀티플렉서와, 복수의 채널을 구비하되, 각 채널은 하나 이상의 적분기 기능부와, 데시메이션 기능부와, 하나 이상의 미분기 기능부를 구비하며,
    상기 방법은,
    멀티플렉싱된 데이터 샘플의 입력 스트림을 수신하는 단계와,
    2를 밑으로 하는 상기 CIC 필터의 이득의 로그 함수의 정수 수분과 동일한 좌측 시프트만큼 각 데이터 샘플을 시프트하는 단계와,
    이와 같이 시프트된 각 데이터 샘플을 2를 밑으로 하는 상기 CIC 필터의 이득의 로그 함수의 분수 부분만큼 승산하는 단계와,
    상기 멀티플렉싱된 데이터 스트림을 2개 이상의 데이터 스트림으로 디멀티플렉싱하는 단계와,
    각 데이터 스트림에 대해,
    상기 시프트되고 승산된 데이터 샘플을 적어도 1회 적분하는 단계와,
    상기 데이터 샘플을 사전 결정된 데시메이션 레이트로 데시메이팅하는 단계와,
    상기 데시메이팅된 데이터 샘플을 적어도 1회 미분하는 단계와,
    상기 데이터 샘플을 출력하기 전에 상기 미분된 데이터 샘플을 사전 결정된 비트 수로 반올림하는 단계를 포함하는
    멀티-채널 CIC 필터 구현 방법.
  23. 제 22 항에 있어서,
    각 데이터 샘플은 여러 번 적분되는
    멀티-채널 CIC 필터 구현 방법.
  24. 제 22 항에 있어서,
    각 데이터 샘플은 여러 번 미분되는
    멀티-채널 CIC 필터 구현 방법.
  25. 제 22 항에 있어서,
    상기 데시메이션 레이트는 1과 사전 결정되는 최대 데시메이션 값과 동일한 숫자 사이의 임의의 정수인
    멀티-채널 CIC 필터 구현 방법.
  26. 멀티플렉싱된 데이터 샘플 스트림상에 멀티-채널 CIC 디지털 필터 기능을 수행하는 집적 회로로서,
    입력부에 접속되는 승산기와,
    상기 승산기에 접속되는 시프터와,
    상기 멀티플렉싱된 데이터 스트림을 2개 이상의 채널로 디멀티플렉싱하기 위해 상기 시프터에 접속되는 디멀티플렉서 - 각 채널은 디멀티플렉싱된 데이터 스트림을 포함함 - 를 포함하되,
    각 채널은,
    적어도 하나의 적분기와,
    상기 적분기로부터 입력을 수신하는 데시메이터와,
    상기 데시메이터로부터 입력을 수신하는 적어도 하나의 미분기를 더 포함하며,
    상기 승산기와 시프터는 각 입력 데이터 샘플과 수정 인수와의 곱을 계산하여, 2의 거듭 제곱이 아닌 데시메이션 값에 대한 상기 CIC 필터의 이득을 수정하도록 구성되는
    집적 회로.
  27. 제 26 항에 있어서,
    상기 수정 인수는 2를 밑으로 하는 상기 CIC 필터의 이득의 로그 함수만큼 2를 거듭 제곱한 값의 분수 부분과 동일하도록 사전 계산되는
    집적 회로.
  28. 제 26 항에 있어서,
    시프트 제어 입력을 수신하는 시프터를 더 포함하되,
    상기 시프터 제어 입력은 2를 밑으로 하는 상기 CIC 필터의 이득의 로그 함수만큼 2를 거듭 제곱한 값의 정수 부분과 동일하도록 사전 계산되는
    집적 회로.
  29. 제 26 항에 있어서,
    각 채널은 4개의 순차적으로 접속되는 적분기 및 4개의 순차적으로 접속되는 미분기를 포함하는
    집적 회로.
  30. 제 26 항에 있어서,
    각 데시메이터는 1로부터 사전 결정된 최대 데시메이션 값까지의 임의의 데시메이션 레이트로 동작하는
    집적 회로.
  31. 멀티플렉싱 데이터 샘플 스트림상에 멀티-채널 CIC 디지털 필터 기능을 수행하는 집적 회로로서,
    입력부에 접속되는 승산기 - 상기 승산기는 각 입력 데이터 샘플과 수정 인수의 곱을 계산하도록 구성되며, 상기 수정 인수는 2를 밑으로 하는 상기 CIC 필터의 이득의 로그 함수만큼 2를 거듭 제곱한 값의 분수 부분과 동일하도록 사전 계산되어, 2의 거듭 제곱이 아닌 데시메이션 값에 대한 상기 CIC 필터의 이득을 수정함 - 와,
    상기 승산기에 접속되는 시프터 - 상기 시프터는 시프트 제어 입력을 수신하며, 상기 시프트 제어 입력은 2를 밑으로 하는 상기 CIC 필터의 이득의 로그 함수만큼 2를 거듭 제곱한 값의 정수 부분과 동일하도록 사전 계산됨 - 을 포함하는
    집적 회로.
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