KR20080055320A - Fabricating method semiconductor device - Google Patents

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Abstract

A method of fabricating a semiconductor device is provided to improve the device property and yield of product by equipping excellent mechanical strength and by simplifying manufacturing processes, when forming a dielectric layer having a low-k value. A metal layer(13) on a lower part wiring layer(11) is patterned. A copper seed layer(15) is formed on the patterned metal layer and the exposed lower part wiring layer. A copper layer(17) is formed on the copper seed layer. A first polishing process is performed to the resultant structure, and the metal layer is exposed. The metal layer is removed. An insulating layer is formed on the resultant structure. A second polishing process is performed to the resultant structure, and the copper layer is exposed.

Description

반도체 소자 제조방법{Fabricating method semiconductor device}Fabrication method semiconductor device

도 1 내지 도 7은 본 발명의 실시 예에 따른 반도체 소자 제조방법을 나타낸 도면.1 to 7 illustrate a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 8 내지 도 14는 본 발명의 다른 실시 예에 따른 반도체 소자 제조방법을 나타낸 도면.8 to 14 are views illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

11... 하부배선층 13... 금속층11 ... lower wiring layer 13 ... metal layer

15... 구리 시드층 17... 구리층15 ... copper seed layer 17 ... copper layer

19... 절연층 21... 하부배선층19 ... Insulation layer 21 ... Lower wiring layer

23... 제 1 절연층 25... 구리 시드층23 ... first insulating layer 25 ... copper seed layer

27... 구리층 29... 제 2 절연층27 ... copper layer 29 ... second insulating layer

본 발명은 반도체 소자 제조방법에 관한 것이다.The present invention relates to a semiconductor device manufacturing method.

일반적으로 90nm 이하의 공정에서는 RC 지연을 감소시키기 위하여, 배선 형성을 위한 금속으로서 Cu를 사용하고 ILD(Inter Layer Dielectric)로는 저유전상 수(k) 값을 갖는 유전물질을 이용하고 있다. 보통 유전상수(k) 값이 3 보다 작은 값을 갖는 유전물질을 사용하고 있으며, 유전상수 값을 줄이기 위한 노력이 진행되고 있다.In general, in order to reduce RC delay, Cu is used as a metal for wiring formation and a dielectric material having a low dielectric constant (k) is used as an interlayer dielectric (ILD) in a process of 90 nm or less. Usually, dielectric materials having a dielectric constant (k) of less than 3 are used, and efforts are being made to reduce the dielectric constant.

Al 공정을 이용한 소자는 Al의 저항이 높아 속도를 높이기 힘들다. 그래서, Al/SiO2 를 이용한 소자대신에 Cu/low-k 소자를 사용하고 있다. 65nm 이하 소자에서는 다공성(porous) low-k 층을 사용하는데 다공성 low-k 층의 기공 때문에 배리어 금속(barrier metal)을 증착할 때 다공성 low-k 층으로 배리어 금속이 침투하는 문제가 있다. 이를 해결하기 위해 다공성 low-k 층을 밀봉(sealing)하거나 배리어 금속 증착이 복잡해지는 문제를 야기한다. Devices using the Al process are difficult to speed up because of high Al resistance. Thus, Cu / low-k devices are used instead of Al / SiO 2 devices. In the 65 nm or less device, a porous low-k layer is used, and the barrier metal penetrates into the porous low-k layer when the barrier metal is deposited due to the porosity of the porous low-k layer. To solve this problem, the porous low-k layer is sealed or a barrier metal deposition is complicated.

또한, low-k 층 또는 다공성 low-k 층을 패터닝(patterning)하고 포토 레지스트(PR)를 스트립(strip)하는 과정에서 low-k 층 또는 다공성 low-k 층의 측벽이 SiO2화 되어 k 값을 높여 소자의 성능을 악화시키는 문제도 발생된다.In addition, in the process of patterning the low-k layer or the porous low-k layer and stripping the photoresist (PR), the sidewalls of the low-k layer or the porous low-k layer are SiO 2 and k-values. It also raises the problem of degrading the performance of the device.

본 발명은 저유전상수 값을 갖는 유전체층을 형성함에 있어, 양질의 기계적 강도를 구비하고 제조공정을 단순화시킴으로서, 소자의 특성 및 제품 수율을 향상시킬 수 있는 반도체 소자 제조방법을 제공한다.The present invention provides a method of manufacturing a semiconductor device that can improve the characteristics and product yield of the device by forming a dielectric layer having a low dielectric constant value, having high mechanical strength and simplifying the manufacturing process.

본 발명에 따른 반도체 소자 제조방법은, 하부배선층 위에 금속층을 패터닝하는 단계; 상기 패터닝된 금속층 및 상기 노출된 하부배선층 위에 구리 시드층을 형성하는 단계; 상기 구리 시드층 위에 구리층을 형성하는 단계; 상기 결과물에 대하여 제 1 연마 공정을 수행하고 상기 금속층을 노출시키는 단계; 상기 금속층을 제거하는 단계; 상기 결과물에 절연층을 형성하는 단계; 상기 결과물에 대하여 제 2 연마 공정을 수행하고 상기 구리층을 노출시키는 단계; 를 포함한다.A method of manufacturing a semiconductor device according to the present invention includes: patterning a metal layer on a lower wiring layer; Forming a copper seed layer over the patterned metal layer and the exposed lower interconnection layer; Forming a copper layer over the copper seed layer; Performing a first polishing process on the resultant and exposing the metal layer; Removing the metal layer; Forming an insulating layer on the resultant; Performing a second polishing process on the resultant and exposing the copper layer; It includes.

또한 본 발명에 따른 반도체 소자 제조방법은, 하부배선층 위에 제 1 절연층을 패터닝하는 단계; 상기 패터닝된 제 1 절연층 및 상기 노출된 하부배선층 위에 구리 시드층을 형성하는 단계; 상기 구리 시드층 위에 구리층을 형성하는 단계; 상기 결과물에 대하여 제 1 연마 공정을 수행하고 상기 제 1 절연층을 노출시키는 단계; 상기 제 1 절연층을 제거하는 단계; 상기 결과물에 제 2 절연층을 형성하는 단계; 상기 결과물에 대하여 제 2 연마 공정을 수행하고 상기 구리층을 노출시키는 단계; 를 포함한다.In addition, the semiconductor device manufacturing method according to the present invention comprises the steps of: patterning a first insulating layer on the lower wiring layer; Forming a copper seed layer over the patterned first insulating layer and the exposed lower interconnection layer; Forming a copper layer over the copper seed layer; Performing a first polishing process on the resultant and exposing the first insulating layer; Removing the first insulating layer; Forming a second insulating layer on the resultant; Performing a second polishing process on the resultant and exposing the copper layer; It includes.

또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 금속층은 Al 또는 Al 화합물로 형성된다.In addition, according to the semiconductor device manufacturing method according to the invention, the metal layer is formed of Al or Al compound.

또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 절연층은 저유전상수 값을 갖는 물질로 형성된다.In addition, according to the semiconductor device manufacturing method according to the present invention, the insulating layer is formed of a material having a low dielectric constant value.

또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 절연층은 유전상수 값이 3 보다 작은 물질로 형성된다.In addition, according to the semiconductor device manufacturing method according to the present invention, the insulating layer is formed of a material having a dielectric constant value of less than 3.

또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 절연층은 다공성 유전체층으로 형성된다.In addition, according to the semiconductor device manufacturing method according to the invention, the insulating layer is formed of a porous dielectric layer.

또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 절연층은 PECVD, CVD, spin-coating을 포함하는 그룹 중에서 선택된 하나의 방법으로 형성된다.In addition, according to the semiconductor device manufacturing method according to the present invention, the insulating layer is formed by one method selected from the group comprising PECVD, CVD, spin-coating.

또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 하부배선층은 반도체 기판 위에 형성된 층간유전체층을 포함한다.In addition, according to the semiconductor device manufacturing method according to the present invention, the lower wiring layer includes an interlayer dielectric layer formed on a semiconductor substrate.

또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 제 1 연마공정과 상기 제 2 연마공정은 CMP 공정으로 수행된다.In addition, according to the method of manufacturing a semiconductor device according to the present invention, the first polishing process and the second polishing process are performed by a CMP process.

또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 금속층을 제거함에 있어, 식각 공정에 의하여 상기 금속층을 제거한다.In addition, according to the method of manufacturing a semiconductor device according to the present invention, in removing the metal layer, the metal layer is removed by an etching process.

또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 절연층을 형성함에 있어, 상기 절연층은 상기 금속층이 제거된 영역을 채우도록 형성된다.In addition, according to the method of manufacturing a semiconductor device according to the present invention, in forming the insulating layer, the insulating layer is formed to fill the region from which the metal layer is removed.

또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 구리층은 전기도금법에 의하여 형성된다.In addition, according to the semiconductor device manufacturing method according to the invention, the copper layer is formed by the electroplating method.

또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 제 1 절연층은 산화층으로 형성된다.In addition, according to the semiconductor device manufacturing method according to the present invention, the first insulating layer is formed of an oxide layer.

또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 제 2 절연층은 저유전상수 값을 갖는 물질로 형성된다.In addition, according to the semiconductor device manufacturing method according to the present invention, the second insulating layer is formed of a material having a low dielectric constant value.

또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 제 2 절연층은 유전상수 값이 3 보다 작은 물질로 형성된다.In addition, according to the semiconductor device manufacturing method according to the present invention, the second insulating layer is formed of a material having a dielectric constant value of less than 3.

또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 제 2 절연층은 다공성 유전체층으로 형성된다.In addition, according to the semiconductor device manufacturing method according to the invention, the second insulating layer is formed of a porous dielectric layer.

또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 제 2 절연층은 PECVD, CVD, spin-coating을 포함하는 그룹 중에서 선택된 하나의 방법으로 형성된다.In addition, according to the semiconductor device manufacturing method according to the present invention, the second insulating layer is formed by one method selected from the group comprising PECVD, CVD, spin-coating.

또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 제 1 절연층을 제거함에 있어, 식각 공정에 의하여 상기 제 1 절연층을 제거한다.In addition, according to the method of manufacturing a semiconductor device according to the present invention, in removing the first insulating layer, the first insulating layer is removed by an etching process.

또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 제 2 절연층을 형성함에 있어, 상기 제 2 절연층은 상기 제 1 절연층이 제거된 영역을 채우도록 형성된다.In addition, according to the method of manufacturing a semiconductor device according to the present invention, in forming the second insulating layer, the second insulating layer is formed to fill a region from which the first insulating layer is removed.

본 발명에 따른 반도체 소자 제조방법에 의하면, 저유전상수 값을 갖는 유전체층을 형성함에 있어, 양질의 기계적 강도를 구비하고 제조공정을 단순화시킴으로서, 소자의 특성 및 제품 수율을 향상시킬 수 있는 장점이 있다.According to the semiconductor device manufacturing method according to the present invention, in forming a dielectric layer having a low dielectric constant value, by having a good mechanical strength and simplifying the manufacturing process, there is an advantage that can improve the characteristics and product yield of the device.

본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위"에 또는 "아래"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.In the description of embodiments according to the present invention, each layer (film), region, pattern or structure is described as being formed "on" or "under" a substrate, each layer (film), region, pad or pattern. In the case, the meaning may be interpreted as when each layer (film), region, pad, pattern or structures is formed in direct contact with the substrate, each layer (film), region, pad or patterns, and another layer. (Film), another region, another pad, another pattern, or another structure may be interpreted as a case where additional formation is made therebetween. Therefore, the meaning should be determined by the technical spirit of the invention.

본 발명에 따른 실시 예에서는 low-k 층(또는 다공성 low-k 층)을 먼저 증착한 후 Cu를 채우는 다마신(damascene) 공정을 이용하지 않는다. 본 발명에 따른 실시 예에서는 알루미늄(Al)과 같은 금속층 또는 산화층으로 패터닝(patterning)을 수행하고 Cu를 채운후 Cu를 CMP하여 금속층 또는 산화층을 식각한 후 low-k 층 또는 다공성 low-k 층을 증착하는 방식의 공정 흐름도를 제시한다.The embodiment according to the present invention does not use a damascene process in which a low-k layer (or a porous low-k layer) is first deposited and then filled with Cu. In an embodiment according to the present invention, the patterning is performed with a metal layer or an oxide layer such as aluminum (Al), the Cu is filled, and then the Cu or CMP is etched to etch the metal layer or the oxide layer. A process flow diagram of the deposition method is presented.

일반적으로 Cu / low-k(or porous low-k) 소자는 다마신(damascene) 공정을 이용하기 때문에 ILD(inter-layer dielectric)를 패터닝(patterning)한 후 PR을 제거하는 공정을 사용한다. 이때 low-k (or 다공성 low-k)가 SiO2형태로 변질되는 층이 발생하여 인트라 라인 캐패시턴스(intra-line capacitance)가 증가할 수 밖에 없다. 이것은 소자의 성능을 좋게 할 수 없는 벽중의 하나이다. In general, Cu / low-k (or porous low-k) devices use a damascene process, and thus, PR is removed after patterning an inter-layer dielectric (ILD). At this time, a low-k (or porous low-k) layer of SiO 2 is generated to increase the intra-line capacitance (intra-line capacitance) is bound to increase. This is one of the walls that can not improve the performance of the device.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1 내지 도 7은 본 발명의 실시 예에 따른 반도체 소자 제조방법을 나타낸 도면이다.1 to 7 are diagrams illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

본 발명에 따른 반도체 소자 제조방법에 의하면, 도 1에 나타낸 바와 같이, 하부배선층(11) 위에 금속층(13)을 형성하고 패터닝을 수행한다. 이때, 상기 하부배선층(11)의 일부가 패터닝된 상기 금속층(13) 사이로 노출되게 된다.According to the method of manufacturing a semiconductor device according to the present invention, as shown in FIG. 1, the metal layer 13 is formed on the lower wiring layer 11 and patterning is performed. In this case, a portion of the lower wiring layer 11 is exposed between the patterned metal layer 13.

상기 하부배선층(11)은 반도체 기판 위에 형성되며, 층간유전체층을 포함할 수 있다. 상기 금속층(13)은 하나의 예로서 Al 또는 Al 화합물로 형성될 수 있다.The lower wiring layer 11 is formed on the semiconductor substrate and may include an interlayer dielectric layer. The metal layer 13 may be formed of Al or an Al compound as an example.

이어서, 도 2에 나타낸 바와 같이, 상기 패터닝된 금속층(13) 및 상기 노출된 하부배선층(11) 위에 구리 시드층(15)을 형성한다.Next, as shown in FIG. 2, a copper seed layer 15 is formed on the patterned metal layer 13 and the exposed lower wiring layer 11.

그리고, 도 3에 나타낸 바와 같이, 상기 구리 시드층(15) 위에 구리층(17)을 형성한다. 이때, 상기 구리층(17)은 예로서 전기도금법 등에 의하여 형성될 수 있다.As shown in FIG. 3, a copper layer 17 is formed on the copper seed layer 15. In this case, the copper layer 17 may be formed by, for example, electroplating.

이후, 도 4에 나타낸 바와 같이, 상기 결과물에 대하여 연마 공정을 수행하고 상기 금속층(13)을 노출시킨다. 이때, 상기 연마 공정은 예로서 CMP 공정이 이용될 수 있다. CMP 공정 등에 의하여 상기 금속층(13)이 노출될 때까지 연마가 수행되게 되며, 결과물의 상부면은 평탄면으로 형성될 수 있게 된다.Thereafter, as shown in FIG. 4, a polishing process is performed on the resultant and the metal layer 13 is exposed. In this case, as the polishing process, for example, a CMP process may be used. Polishing is performed until the metal layer 13 is exposed by a CMP process or the like, and the upper surface of the resultant can be formed into a flat surface.

본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하면, 도 5에 나타낸 바와 같이, 상기 노출된 금속층(13)을 제거한다. 여기서, 상기 금속층(13)은 하나의 예로서 식각 공정에 의하여 제거될 수 있다.According to the semiconductor device manufacturing method according to the embodiment of the present invention, as shown in Figure 5, the exposed metal layer 13 is removed. Here, the metal layer 13 may be removed by an etching process as an example.

이어서, 도 6에 나타낸 바와 같이, 상기 결과물에 절연층(19)을 형성한다.6, an insulating layer 19 is formed on the resultant.

상기 절연층(19)은 상기 금속층(13)이 제거된 영역을 채우도록 형성된다. 상기 절연층(19)은 저 유전상수(k) 값을 갖는 물질로 형성되도록 할 수 있다. 상기 절연층(19)은 유전상수 값이 3 보다 작은 물질로 형성되도록 할 수 있다. 또한 상기 절연층(19)은 다공성 유전체층으로 형성되도록 할 수 있다. 이와 같은 절연층(19)은 PECVD, CVD, spin-coating을 포함하는 그룹 중에서 선택된 하나의 방법으로 형성되도록 할 수 있다.The insulating layer 19 is formed to fill the region from which the metal layer 13 is removed. The insulating layer 19 may be formed of a material having a low dielectric constant (k). The insulating layer 19 may be formed of a material having a dielectric constant less than three. In addition, the insulating layer 19 may be formed of a porous dielectric layer. The insulating layer 19 may be formed by one method selected from the group including PECVD, CVD, and spin-coating.

그리고, 도 7에 나타낸 바와 같이, 상기 결과물에 대하여 연마 공정을 수행하고 상기 구리층(17)을 노출시킨다.As shown in FIG. 7, the polishing process is performed on the resultant and the copper layer 17 is exposed.

이때, 상기 연마 공정은 예로서 CMP 공정이 이용될 수 있다. CMP 공정 등에 의하여 상기 구리층(17)이 노출될 때까지 연마가 수행되게 되며, 결과물의 상부면은 평탄면으로 형성될 수 있게 된다.In this case, as the polishing process, for example, a CMP process may be used. Polishing is performed until the copper layer 17 is exposed by a CMP process or the like, and the upper surface of the resultant can be formed into a flat surface.

이와 같은 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하면, PR 스 트립 공정이 없기 때문에 SiO2 층이 발생되는 것을 방지할 수 있게 된다. 이에 따라, 소자의 성능을 향상시킬 수 있게 되며, 선폭이 좁을수록 본 발명에 따른 반도체 소자 제조방법에 의한 효과는 더욱 커질 수 있게 된다. According to the semiconductor device manufacturing method according to the embodiment of the present invention, since there is no PR strip process, it is possible to prevent the SiO 2 layer is generated. Accordingly, the performance of the device can be improved, and the narrower the line width, the greater the effect by the semiconductor device manufacturing method according to the present invention.

즉, 종래 반도체 소자 제조방법에 의하면, 다공성(porous) low-k 물질을 사용하는 경우 배리어 금속을 사용하는 공정이 반드시 필요하고 이때 다공성 low-k 층 내로 배리어 금속이 침투하지 못하게 하는 밀봉(sealing) 공정이 필요하게 된다. 그런데 이는 공정을 복잡하게 만들 뿐만 아니라 일반적으로 밀봉(sealing)에 사용하는 물질의 k 값이 층간유전체층의 k값 보다 크기 때문에 유효 유전상수(effective k) 값을 증가시키고 역시 소자의 성능을 저하시키게 된다.That is, according to the conventional method of manufacturing a semiconductor device, when using a porous low-k material, a process using a barrier metal is necessary, and at this time, a sealing to prevent penetration of the barrier metal into the porous low-k layer. The process is necessary. However, this not only complicates the process but also increases the effective k value and degrades the device performance since the k value of the material generally used for sealing is larger than the k value of the interlayer dielectric layer. .

따라서, 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하면, 상기와 같은 단점을 극복하고 소자의 성능을 효과적으로 향상시킬 수 있게 된다.Therefore, according to the semiconductor device manufacturing method according to an embodiment of the present invention, it is possible to overcome the above disadvantages and to effectively improve the performance of the device.

한편, 도 8 내지 도 14는 본 발명의 다른 실시 예에 따른 반도체 소자 제조방법을 나타낸 도면이다.8 to 14 are diagrams illustrating a method of manufacturing a semiconductor device according to another embodiment of the present invention.

본 발명에 따른 반도체 소자 제조방법에 의하면, 도 8에 나타낸 바와 같이, 하부배선층(21) 위에 제 1 절연층(23)을 형성하고 패터닝을 수행한다. 이때, 상기 하부배선층(21)의 일부가 패터닝된 상기 제 1 절연층(23) 사이로 노출되게 된다.According to the semiconductor device manufacturing method according to the present invention, as shown in FIG. 8, the first insulating layer 23 is formed on the lower wiring layer 21 and patterning is performed. In this case, a portion of the lower wiring layer 21 is exposed between the patterned first insulating layer 23.

상기 하부배선층(11)은 반도체 기판 위에 형성되며, 층간유전체층을 포함할 수 있다. 상기 제 1 절연층(23)은 하나의 예로서 산화층 또는 그 화합물로 형성될 수 있다.The lower wiring layer 11 is formed on the semiconductor substrate and may include an interlayer dielectric layer. As an example, the first insulating layer 23 may be formed of an oxide layer or a compound thereof.

이어서, 도 9에 나타낸 바와 같이, 상기 패터닝된 제 1 절연층(23) 및 상기 노출된 하부배선층(21) 위에 구리 시드층(25)을 형성한다.Next, as shown in FIG. 9, a copper seed layer 25 is formed on the patterned first insulating layer 23 and the exposed lower wiring layer 21.

그리고, 도 10에 나타낸 바와 같이, 상기 구리 시드층(25) 위에 구리층(27)을 형성한다. 이때, 상기 구리층(27)은 예로서 전기도금법 등에 의하여 형성될 수 있다.As shown in FIG. 10, a copper layer 27 is formed on the copper seed layer 25. In this case, the copper layer 27 may be formed by, for example, an electroplating method.

이후, 도 11에 나타낸 바와 같이, 상기 결과물에 대하여 연마 공정을 수행하고 상기 제 1 절연층(23)을 노출시킨다. 이때, 상기 연마 공정은 예로서 CMP 공정이 이용될 수 있다. CMP 공정 등에 의하여 상기 제 1 절연층(23)이 노출될 때까지 연마가 수행되게 되며, 결과물의 상부면은 평탄면으로 형성될 수 있게 된다.Thereafter, as illustrated in FIG. 11, a polishing process is performed on the resultant and the first insulating layer 23 is exposed. In this case, as the polishing process, for example, a CMP process may be used. Polishing is performed until the first insulating layer 23 is exposed by a CMP process or the like, and the upper surface of the resultant may be formed as a flat surface.

본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하면, 도 12에 나타낸 바와 같이, 상기 노출된 제 1 절연층(23)을 제거한다. 여기서, 상기 제 1 절연층(23)은 하나의 예로서 식각 공정에 의하여 제거될 수 있다.According to the semiconductor device manufacturing method according to the embodiment of the present invention, as shown in FIG. 12, the exposed first insulating layer 23 is removed. Here, the first insulating layer 23 may be removed by an etching process as an example.

이어서, 도 13에 나타낸 바와 같이, 상기 결과물에 제 2 절연층(29)을 형성한다.Next, as shown in FIG. 13, the 2nd insulating layer 29 is formed in the said result.

상기 제 2 절연층(29)은 상기 제 1 절연층(23)이 제거된 영역을 채우도록 형성된다. 상기 제 2 절연층(29)은 저 유전상수(k) 값을 갖는 물질로 형성되도록 할 수 있다. 상기 제 2 절연층(29)은 유전상수 값이 3 보다 작은 물질로 형성되도록 할 수 있다. 또한 상기 제 2 절연층(29)은 다공성 유전체층으로 형성되도록 할 수 있다. 이와 같은 제 2 절연층(29)은 PECVD, CVD, spin-coating을 포함하는 그룹 중에서 선택된 하나의 방법으로 형성되도록 할 수 있다.The second insulating layer 29 is formed to fill a region from which the first insulating layer 23 is removed. The second insulating layer 29 may be formed of a material having a low dielectric constant (k). The second insulating layer 29 may be formed of a material having a dielectric constant less than three. In addition, the second insulating layer 29 may be formed of a porous dielectric layer. The second insulating layer 29 may be formed by one method selected from the group including PECVD, CVD, and spin-coating.

그리고, 도 14에 나타낸 바와 같이, 상기 결과물에 대하여 연마 공정을 수행 하고 상기 구리층(27)을 노출시킨다.As shown in FIG. 14, a polishing process is performed on the resultant and the copper layer 27 is exposed.

이때, 상기 연마 공정은 예로서 CMP 공정이 이용될 수 있다. CMP 공정 등에 의하여 상기 구리층(27)이 노출될 때까지 연마가 수행되게 되며, 결과물의 상부면은 평탄면으로 형성될 수 있게 된다.In this case, as the polishing process, for example, a CMP process may be used. Polishing is performed until the copper layer 27 is exposed by a CMP process, etc., the upper surface of the resultant can be formed into a flat surface.

이와 같은 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하면, PR 스트립 공정이 없기 때문에 SiO2 층이 발생되는 것을 방지할 수 있게 된다. 이에 따라, 소자의 성능을 향상시킬 수 있게 되며, 선폭이 좁을수록 본 발명에 따른 반도체 소자 제조방법에 의한 효과는 더욱 커질 수 있게 된다.According to the semiconductor device manufacturing method according to the embodiment of the present invention, since there is no PR strip process, it is possible to prevent the SiO 2 layer is generated. Accordingly, the performance of the device can be improved, and the narrower the line width, the greater the effect by the semiconductor device manufacturing method according to the present invention.

본 발명에 따른 반도체 소자 제조방법에 의하면, 저유전상수 값을 갖는 유전체층을 형성함에 있어, 양질의 기계적 강도를 구비하고 제조공정을 단순화시킴으로서, 소자의 특성 및 제품 수율을 향상시킬 수 있는 장점이 있다.According to the semiconductor device manufacturing method according to the present invention, in forming a dielectric layer having a low dielectric constant value, by having a good mechanical strength and simplifying the manufacturing process, there is an advantage that can improve the characteristics and product yield of the device.

Claims (11)

하부배선층 위에 금속층을 패터닝하는 단계;Patterning a metal layer over the lower interconnection layer; 상기 패터닝된 금속층 및 상기 노출된 하부배선층 위에 구리 시드층을 형성하는 단계;Forming a copper seed layer over the patterned metal layer and the exposed lower interconnection layer; 상기 구리 시드층 위에 구리층을 형성하는 단계;Forming a copper layer over the copper seed layer; 상기 결과물에 대하여 제 1 연마 공정을 수행하고 상기 금속층을 노출시키는 단계;Performing a first polishing process on the resultant and exposing the metal layer; 상기 금속층을 제거하는 단계;Removing the metal layer; 상기 결과물에 절연층을 형성하는 단계;Forming an insulating layer on the resultant; 상기 결과물에 대하여 제 2 연마 공정을 수행하고 상기 구리층을 노출시키는 단계;Performing a second polishing process on the resultant and exposing the copper layer; 를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.Semiconductor device manufacturing method comprising a. 하부배선층 위에 제 1 절연층을 패터닝하는 단계;Patterning a first insulating layer over the lower wiring layer; 상기 패터닝된 제 1 절연층 및 상기 노출된 하부배선층 위에 구리 시드층을 형성하는 단계;Forming a copper seed layer over the patterned first insulating layer and the exposed lower interconnection layer; 상기 구리 시드층 위에 구리층을 형성하는 단계;Forming a copper layer over the copper seed layer; 상기 결과물에 대하여 제 1 연마 공정을 수행하고 상기 제 1 절연층을 노출시키는 단계;Performing a first polishing process on the resultant and exposing the first insulating layer; 상기 제 1 절연층을 제거하는 단계;Removing the first insulating layer; 상기 결과물에 제 2 절연층을 형성하는 단계;Forming a second insulating layer on the resultant; 상기 결과물에 대하여 제 2 연마 공정을 수행하고 상기 구리층을 노출시키는 단계;Performing a second polishing process on the resultant and exposing the copper layer; 를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.Semiconductor device manufacturing method comprising a. 제 1항에 있어서,The method of claim 1, 상기 절연층은 유전상수 값이 3 보다 작은 물질로 형성되는 것을 특징으로 하는 반도체 소자 제조방법.The insulating layer is a semiconductor device manufacturing method, characterized in that formed of a material having a dielectric constant value less than 3. 제 1항에 있어서,The method of claim 1, 상기 절연층은 다공성 유전체층으로 형성되는 것을 특징으로 하는 반도체 소자 제조방법.The insulating layer is a semiconductor device manufacturing method, characterized in that formed by a porous dielectric layer. 제 1항 또는 제 2항에 있어서, The method according to claim 1 or 2, 상기 하부배선층은 반도체 기판 위에 형성된 층간유전체층을 포함하는 것을 특징으로 하는 반도체 소자 제조방법.And the lower wiring layer comprises an interlayer dielectric layer formed on the semiconductor substrate. 제 1항에 있어서,The method of claim 1, 상기 금속층을 제거함에 있어, 식각 공정에 의하여 상기 금속층을 제거하는 것을 특징으로 하는 반도체 소자 제조방법.In removing the metal layer, the method of manufacturing a semiconductor device, characterized in that for removing the metal layer by an etching process. 제 1항에 있어서,The method of claim 1, 상기 절연층을 형성함에 있어, 상기 절연층은 상기 금속층이 제거된 영역을 채우도록 형성되는 것을 특징으로 하는 반도체 소자 제조방법. In forming the insulating layer, the insulating layer is a semiconductor device manufacturing method, characterized in that formed to fill the region from which the metal layer is removed. 제 2항에 있어서,The method of claim 2, 상기 제 2 절연층은 유전상수 값이 3 보다 작은 물질로 형성되는 것을 특징으로 하는 반도체 소자 제조방법.The second insulating layer is a semiconductor device manufacturing method, characterized in that formed of a material having a dielectric constant value less than 3. 제 2항에 있어서,The method of claim 2, 상기 제 2 절연층은 다공성 유전체층으로 형성되는 것을 특징으로 하는 반도체 소자 제조방법.The second insulating layer is a semiconductor device manufacturing method, characterized in that formed of a porous dielectric layer. 제 2항에 있어서,The method of claim 2, 상기 제 1 절연층을 제거함에 있어, 식각 공정에 의하여 상기 제 1 절연층을 제거하는 것을 특징으로 하는 반도체 소자 제조방법.In removing the first insulating layer, the method of manufacturing a semiconductor device, characterized in that for removing the first insulating layer by an etching process. 제 2항에 있어서,The method of claim 2, 상기 제 2 절연층을 형성함에 있어, 상기 제 2 절연층은 상기 제 1 절연층이 제거된 영역을 채우도록 형성되는 것을 특징으로 하는 반도체 소자 제조방법.In forming the second insulating layer, the second insulating layer is formed to fill the region in which the first insulating layer is removed, characterized in that the semiconductor device manufacturing method.
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