KR20080053351A - 나노-필라들을 구비한 반도체 장치 및 이를 위한 방법 - Google Patents

나노-필라들을 구비한 반도체 장치 및 이를 위한 방법 Download PDF

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Abstract

반도체 장치(10)는 도전성 재료(16)로 형성된 복수의 필라들(22)을 포함한다. 필라들은 도전성 재료(16)를 패터닝하기 위해 하드마스크로서 복수의 나노결정들(20)을 이용함으로써 형성된다. 도전성 재료의 두께는 필라들의 높이를 결정한다. 마찬가지로, 필라의 폭은 나노결정(20)의 직경에 의해 결정된다. 일 실시예에서, 필라들(22)은 폴리실리콘으로 형성되고 충분한 전하 보유 및 낮은 전압 동작을 갖는 비휘발성 메모리 셀(25)의 전하 저장 영역으로서 기능한다. 또 다른 실시예에서, 필라들은 금속으로 형성되고 집적회로의 표면적을 증가시킴이 없이 증가된 용량을 갖는 금속-절연체-금속(MIM) 캐패시터(50)용 플레이트 전극으로서 기능한다.
반도체 장치, 필라, 나노결정, 나노클러스터, 금속-절연체-금속 캐패시터

Description

나노-필라들을 구비한 반도체 장치 및 이를 위한 방법{SEMICONDUCTOR DEVICE HAVING NANO-PILLARS AND METHOD THEREFOR}
본 발명은 일반적으로 집적회로들에 관한 것으로 특히 나노-필라들(nan-pillar)을 구비한 반도체 장치 및 이에 대한 방법에 관한 것이다.
전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리(electrically erasable programmable read only memory: EEPROM) 구조들은 비휘발성 데이터 저장을 위한 집적회로들에서 일반적으로 이용된다. EEPROM 장치 구조는 일반적으로 전하를 저장하기 위한 플로팅 게이트(floatin gate)를 포함한다. 전하는 제어 전압들을 이용하여 플로팅 게이트 구조에 넣어지게 하거나 플로팅 게이트 구조로부터 제거될 수 있다. 플로팅 게이트 밑에 채널의 도전율은 플로팅 게이트에 저장된 전하들의 존재에 의해 변경된다. 도전율 차이는 2 개의 서로 다른 상태들에서 장치에 연관된 문턱 전압(VT)의 시프트에 의해 나타내어진다. 하전된 또는 방전된 플로팅 게이트에 기인한 도전율에 차이가 감지될 수 있고, 이에 따라 바이너리 메모리 상태들(binary memory states)이 결정될 수 있게 된다.
많은 종래 기술의 비휘발성 메모리 장치들에서, 플로팅 게이트는 폴리실리콘 과 같은 재료의 균일한 층으로부터 형성된다. 이러한 종래 기술의 장치의 구조들에서, 플로팅 게이트 밑에 얇은 터널 유전층(thin tunnel dielctric layer)은 얇은 터널 유전층 내 결함들을 통해 플로팅 게이트에서 하부 채널로 전하 누설의 문제를 드러낸다. 이러한 전하 누설은 장치 내 저장된 메모리 상태의 열화를 초래할 수 있고 따라서 바람직하지 못하다. 이러한 전하 누설을 피하기 위해서, 종종 터널 유전체의 두께가 증가된다. 그러나, 보다 두꺼운 터널 유전체는 전하 캐리어들(charge carriers)이 이 두꺼운 터널 유전체를 통과해야 하기 때문에 플로팅 게이트로부터 전하를 저장하고 제거하기 위해 보다 높은 프로그래밍 및 소거 전압들을 요구한다. 많은 경우들에 있어서, 보다 높은 프로그래밍 전압들은 전력 소비를 증가시키며 프로그래밍 전압 요건을 충족하기 위해 공급 전압을 증가시키기 위해서 전하 펌프들(charge pumps)의 구현을 요구할 수도 있다. 이러한 전하 펌프들은 집적회로에 대해 현저한 량의 다이 면적을 소비하며 따라서 메모리 어레이 면적 효율(memory array area efficiency)을 감소시키고 전체 비용들을 증가시킨다.
위에 기술된 문제들 때문에, 전형적인 플로팅 게이트 전하 저장 영역들을 대신하기 위한 다른 재료들이 개발되고 있다. 요구되는 터널 유전체의 두께를 감소시키고 전하 펌프들에 대한 필요성을 감소시킴으로써 메모리 구조들의 면적 효율을 향상시키기 위해서, 플로팅 게이트용으로 이용되는 재료의 균일한 층은 복수의 나노클러스터들(nanoclusters)로 대체될 수 있고, 이들은 분리된 전하 저장 소자들로서 동작한다. 이러한 나노클러스터들은 또한 이들이 실리콘 결정들로 형성될 수 있기 때문에, 나노결정들(nanocrystals)이라고도 한다. 복합적으로, 복수의 나노클러스터들은 국부적인 하부 결함을 통해 단일 나노클러스터에 관하여 발생하는 어떠한 누설이든 전하가 다른 나노클러스터들로부터 고갈되지 않게 되도록(나노클러스터들간에 평균 간격을 제어함으로써, 플로팅 게이트에 나노클러스터들 간에 어떠한 측방향 전하 흐름(lateral charge flow)도 없게 하는 것이 보증된다) 서로로부터 물리적으로 분리된 상태에 있게 하면서 적합한 전하 저장 용량을 제공한다. 그러나, 나노클러스터들 또는 나노결정들로부터 형성된 전하 저장층은 폴리실리콘으로부터 형성된 플로팅 게이트만큼 많은 전하를 저장하지 않을 것이다. 나노결정들은 그만큼의 전하를 저장하지 않을 것이기 때문에, 프로그래밍된 상태와 소거된 상태간에 전압차는 비교적 작을 수 있어, 감지 및 신뢰성 문제들을 초래한다.
그러므로, 나노결정 메모리 장치보다 더 많은 전하를 저장하면서도 낮은 전압 프로그램 및 소거 동작들을 제공할 집적회로 장치를 제공하는 것이 바람직하다.
본 발명은 첨부한 도면들을 참조함으로써 더 잘 이해될 수 있고, 이의 다수의 목적들, 특징들, 및 잇점들이 당업자들에게 명백하게 될 수 있다. 서로 다른 도면들에서 동일 참조부호들의 사용은 다른 것이 언급되지 않는 한 동일 요소들을 나타낸다. 당업자들은 도면들에 요소들이 단순화 및 명료성을 위해 도시되고 반드시 비례하여 도시되지 않았음을 이해한다. 예를 들면, 도면들에서 일부 요소들의 치수들은 본 발명의 실시예들의 이해를 향상시키는데 도움이 되도록 다른 요소들에 비해 과장되어 있을 수 있다.
도 1은 산화층 및 도전층이 형성된 후의 반도체 장치(10)의 일부를 도시하는 도면.
도 2는 나노결정들이 형성된 후의 도 1의 반도체 장치의 일부를 도시하는 도면.
도 3은 도전층으로부터 필라들(pillars)을 형성하기 위해 패터닝되고 에칭된 후의 도 2의 반도체 장치를 도시하는 도면.
도 4는 필라들의 상부로부터 산화층이 제거된 후의 도 3의 반도체 장치를 도시하는 도면.
도 5는 필라들 주위 및 필라들 위에 절연층이 형성되고 이어서 다른 도전층이 형성된 후의 도 4의 반도체 장치를 도시하는 도면.
도 6은 본 발명의 일 실시예에 따라 비휘발성 메모리 셀(non-volatile memory cell)을 형성하기 위한 다른 프로세싱 후의 도 5의 반도체 장치를 도시하는 도면.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치를 도시하는 도면.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치를 도시하는 도면.
일반적으로, 본 발명은 일 실시예에서 하드마스크(hardmask)로서 나노결정들을 이용하여 반도체 기판 상에 구조들을 형성하기 위한 방법을 제공한다. 일 실시예에서, 구조들은 필라 형상이며 하나의 나노결정의 직경에 의해 결정되는 두께를 갖는다. 다른 실시예에서, 복수의 필라들은 폴리실리콘으로 형성되며 비휘발성 메 모리 셀의 전하 저장 영역으로서 이용된다. 다른 실시예에서, 복수의 필라들은 금속으로 형성되고 비교적 큰 금속-절연체-금속(metal-insulator-metal; MIM) 캐패시터를 위한 플레이트 전극(plate electrode)으로서 기능한다. 일반적으로, MIM 캐패시터는 반도체 장치의 마지막 2 개의 금속층들에 형성되나, MIM 캐패시터는 상호접층들(interconnect layer) 내 임의의 곳에 또는 반도체 기판 상에 형성될 수 있다.
반도체 장치 상에 복수의 필라들을 형성하기 위해 하드마스크(hardmask)로서 나노결정들을 이용함으로써, 전하 저장을 위해 나노결정들을 이용하여 유사한 메모리보다 더 많은 전하를 저장할 수 있는 전하 저장층을 갖는 비휘발성 메모리가 형성될 수 있다. 필라들은 더 많은 전하를 저장할 수 있기 때문에, 메모리는 소거된 상태와 프로그래밍된 상태간에 더 나은 VT 차를 가질 것이다. 또한, 메모리는 유사한 플로팅 게이트 메모리보다 낮은 프로그래밍 전압을 요구할 것이다.
MIM 캐패시터를 형성하기 위해 필라들을 이용함으로써 MIM 캐패시터가 집적회로 상에 더 많은 표면적을 소비하지 않고 보다 큰 플레이트 전극들을 구비하게 한다.
다음은 발명을 실행하기 위한 형태의 상세한 설명을 개시한다. 설명은 발명을 예시하기 위한 것이고 제한하기 위해 취해진 것은 아니다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 장치(10)의 일부 및 반도체 장치(10)를 제작하기 위한 방법을 도시한 것이다. 도 1은 도전층(16)이 피 착된 후의 반도체 장치(10)의 일부를 도시한 것이다. 도 1에서, 유전층(14)이 반도체 기판(12) 상에 형성된다. 예시된 실시예에서, 반도체 기판(12)은 실리콘을 포함한다. 다른 실시예들에서, 기판(12)은 갈륨비소와 같은 다른 재료일 수도 있다. 유전층(14)은 반도체 기판(12)의 열산화(thermal oxidation)에 의해 형성된다. 유전층(14)은 또한 예를 들면 산화하프늄, 산화알루미늄, 또는 하프늄 실리케이트와 같은 고(high) K 유전체일 수도 있다. 또한, 예시된 실시예에서, 유전층(14)은 약 2 내지 7 나노미터(㎚)의 두께이다. 다른 실시예들에서, 유전층(14)은 다른 두께일 수 있다.
도전층(16)은 유전층(14) 상에 피착된다. 일 실시예에서, 도전층(16)은 폴리실리콘이다. 다른 실시예에서, 도전층(16)은 예를 들면 알루미늄, TaN, TiN, 텅스텐 등과 같은 금속 등과 같은 다른 도전성 재료일 수 있다. 도전층(16)의 두께는 복수의 나노-필라들의 높이를 결정한다. 일 실시예에서, 도전층(16)의 두께는 약 10 내지 50 ㎚ 이다. 선택적으로, 도전층(16)은, 비휘발성 메모리 셀을 위한 채널 영역을 형성하기 위해 도전층(16)에 도펀트들(dopants)을 첨가하기 위해 이온 주입(8)으로 주입될 수도 있다. 다른 실시예들에서, 도전층(16)은 여러 에너지들, 각도들, 및/또는 종들로 단일 또는 복수 주입들로 도핑될 수 있다.
도 2는 복수의 나노결정들(20)이 도핑된 도전층(16) 상에 형성된 후의 도 1의 반도체 장치의 일부를 도시한 것이다. 일 실시예에서, 나노 결정들(20)은 절연층(18) 상에 직접 나노클러스터들의 핵을 형성하고(nucleate) 성장시키는 종래의 화학기상증착(chemical vapor deposition; CVD) 기술을 이용하여 형성된다. 예시 된 실시예에서, 층(18)에는 약 5 내지 20 ㎚의 두께를 갖는 산화실리콘이 피착된다. 다른 실시예들에서, 층(18)은 질화실리콘일 수 있다. 복수의 나노결정들 각각은 약 3 내지 12 ㎚의 직경을 갖는다. 바람직하게는, 나노결정들은 나노결정들간에 간격을 대략 나노결정의 직경과 동일하게 하여 비교적 균일하게 이격된다.
도 3은 도전층(16)이 패터닝되고 에칭되어 필라들(22)을 형성한 후의 도 2의 반도체 장치(10)를 도시한 것이다. 도 2에 도시된 나노결정들(20)은 도전층(16) 상에 복수의 필라들(22)을 패터닝하는데 이용된다. 나결정들은 층(18)에 대한 하드마스크로서 기능한다. 필라들(22)을 형성하기 위해 나노결정들 사이로부터 도전층(16)을 제거하기 위해, 유전층(14)에 대해 선택적인 이방성 건식 에칭 공정(anisotropic dry etch process)이 이용된다. 나노결정들이 도전층(16)과 동일한 재료로 형성된다면, 도전층(16)을 제거하는 동일 이방성 건식 에칭 공정은 도 3에 도시된 바와 같이 나노결정들을 또한 제거한다. 필라들(22)의 직경은 나노결정들의 크기에 의해 결정된다.
도 4는 산화층(18)이 필라들(22)의 상부로부터 제거된 후의 도 3의 반도체 장치(10)를 도시한 것이다. 위에 기술된 이방성 건식 에칭의 결과로서 나노결정들이 제거되지 않았다면 층(18) 및 나노결정들을 제거하기 위해 습식 에칭(wet etch)이 이용된다. 선택적으로는, 다른 실시예들에서, 비휘발성 메모리용 추가 전하 저장 용량을 제공하기 위해 필라들 상에 층(18) 및 나노결정들이 남겨질 수 있다.
도 5는 제어 유전층(24)이 필라들(22) 주위 및 필라들(22) 위에 형성되고 이어서 또 다른 도전층(28)이 형성된 후의 도 4의 반도체 장치를 도시한 것이다. 제 어 유전층(24)에 이산화실리콘이 피착된다. 이산화실리콘층(24)은 모든 필라들(22) 상에 그리고 이들 사이에 피착되고 필라들(22)의 상부 위에 평균으로 약 7 내지 12 ㎚가 되게 피착된다. 다른 실시예들에서, 절연층(24)은 실리콘 나노-필라들(22)을 부분적으로 산화시킴으로써 형성될 수 있다. 또한, 층(22)은 적층된 유전체로서, 이를테면 ONO(산화물-질화물-산화물) 적층 또는 고 K 적층일 수 있다. 폴리실리콘층(28)은 약 100 내지 200 ㎚ 사이의 두께로 절연층(24) 상에 피착된다.
도 6은 본 발명의 일 실시예에 따라 비휘발성 메모리 셀(25)을 형성하기 위한 다른 가공 후의 도 5의 반도체 장치를 도시한 것이다. 폴리실리콘층(28)은 제어 유전층(24) 상에 제어 게이트(38)를 형성하기 위해 패터닝되고 에칭된다. 메모리 셀(25)을 형성하기 위해 다른 종래 프로세싱 단계들이 수행된다. 예를 들면, 제어 게이트(38) 양측에 측벽 스페이서들(sidewall spacers; 30)이 형성된다. 또한, 드레인/소스 영역들 및 확장부들(34, 36)이 기판(12) 내 제어 게이트(38)의 양측에 확산된다. 또한, 메모리 셀을 제작하는데 이용되는 다른 종래 구조들을 형성하기 위해 여기 도시되지 않거나 기술되지 않은 다른 종래 프로세싱 단계들이 반도체 장치(10)에 수행될 수 있다. 예를 들면, 상호접속들, 콘택들, 및 패시베이션 층들(passivation layers)이 형성된다. 이후에, 반도체 장치(10)를 포함하는 웨이퍼(wafer)는 웨이퍼의 집적회로들을 분리하기 위해 싱귤레이팅된다.
비휘발성 메모리 셀(25)은 유사한 나노결정 메모리보다 더 많은 전하 저장 용량 외에도 낮은 전압 프로그램 및 소거 동작들의 잇점을 갖는 비휘발성 메모리를 제공한다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치(40)를 도시한 것이다. 반도체 장치(40)는 반도체 장치(40)가 도 6에 도시된 한 층 대신에 2 개의 반도체층들을 포함하는 필라들(40)을 포함하는 것을 제외하곤 반도체 장치(10)와 동일하다. 반도체 장치(40)에서, 반도체층(44)은 유전체층(14) 상에 형성되며, 반도체층(42)은 반도체층(44) 상에 형성되어 비휘발성 메모리 셀을 위한 플로팅 게이트를 형성한다. 일반적으로, 반도체 층(44)은 일 도전형을 갖도록 형성되며 반도체층(42)은 다른 도전형을 갖는다. 구체적으로, 반도체 층(44)은 N 도핑된 폴리실리콘을 포함하고 반도체층(42)은 P 도핑된 폴리실리콘을 포함한다. 폴리실리콘층들은 인-시투 도핑(in-situ doping), 이온 주입 또는 이외 다른 방법을 이용하여 형성될 수 있다.
반도체층들(42, 44)은 함께, "판독 교란(read disturb)"이라고 하는 일부 플로팅 게이트형 비휘발성 메모리들에 있어서의 전형적인 문제를 완화시키는 P-N 접합(P-N junction)을 형성한다. 판독 교란은 메모리 셀이 판독될 때 제어 유전체에 걸쳐 나타나는 전계에 의해 야기된다. 이 전계는 플로팅 게이트 상에 저장된 전하가 누설되게 할 수 있다. 플로팅 게이트 전극에 전하에 나타나는 전계는 기입 동작들 동안보다 판독 동작들 동안에 더 작으나, 비휘발성 메모리는 이의 수명의 대부분 동안 연속적으로 판독될 수 있다. 전계에 대해 이러한 연장된 노출 기간들 후에, 플로팅 게이트 전극에 저장된 전하는 변할 수 있고, 판독 동작 동안 로우(low) 문턱치 상태를 하이 문턱치 상태로부터 구별할 수 있게 한다. 반도체 장치(40)의 플로팅 게이트로서 P-N 접합의 이용은 전계가 판독 동작 동안 낮아지게 할 수 있고, 이에 따라 판독 교란에 대해 더 나은 내성(immunity)을 제공한다. 마찬가지로, 반도체층들(42, 44)의 도전성을 반대로 함으로써, 데이터 보유동안 플로팅 게이트로부터의 전하 손실은 터널 산화물(tunnel oxide)에 전계를 낮춤으로써 완화될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 반도체 장치(50)를 도시한 것이다. 반도체 장치(50)는 나노결정들이 반도체 장치(50) 상에 복수의 필라들(55)을 형성하기 위해 하드마스크로서 이용되는, 위에 기술된 방법에 따라 형성된 MIM 캐패시터 구조를 포함한다. 반도체 장치(50)는 레벨간 유전층(ILD)(52)을 포함한다. 예시된 실시예에서, ILD(52)는 복수의 금속 도체들을 지지하고 전기적으로 분리시키는데 적합한 임의의 절연 재료이다. 예를 들면, ILD(52)는 이산화실리콘으로부터 형성될 수 있다. 금속층(54)은 ILD(52) 상에 피착된다. 금속층(54)은 구리, 탄탈, 질화탄탈, 및/또는 알루미늄을 포함할 수 있다. 금속층(54)의 두께는 복수의 필라들(55)의 평균 필라 높이를 결정하는데 있어 중요하다. 금속층(54)의 두께는 전기 저항을 최소화하기 위해서, 금속층(54)이 에칭된 후에, 필라들의 바닥에 충분한 금속이 잔류하도록 선택된다. 일 실시예에서, 금속층(54)의 두께는 약 20 내지 200 ㎚이다.
복수의 필라들(55)은 도 3에 복수의 필라들(16)과 동일한 방식으로 형성된다. 절연층(도 2에서 절연층(18))은 금속층(54) 상에 형성된다. 복수의 나노결정들(도 2에서 나노결정들(20))은 금속층(54) 위의 절연층 상에 직접 나노클러스터들의 핵을 형성하고 성장시키기 위해 종래 CVD 프로세스를 이용하여 형성된다. 도 7 에서, 복수의 나노결정들 각각은 약 10 내지 20 ㎚의 직경을 갖는다. 바람직하게는, 나노결정들은 약 20 ㎚ 내지 40 ㎚의 간격으로 비교적 균일하게 이격된다. 위에 기술된 방법과는 달리, 금속층(54)이 ILD(52)까지 에칭되는 것을 방지하기 위해서 이방성 건식 에칭이 시간조절된다. 이어서, 도 4의 논의에서 위에 기술된 바와 같이 하드마스크를 형성한 나노결정들 및 절연층을 제거하기 위해 습식 에칭이 이용된다. 필라들(55)은 캐패시터용의 하부 플레이트 전극의 부분으로서 기능한다. 유전층(56)이 약 5 내지 10 ㎚의 두께로 필라들(55) 각각의 측들 및 상부 위에 피착된다. 유전층(56)은 MIM 캐패시터 절연체로서 기능하며 질화실리콘, 산화하프늄, 탄탈 펜톡사이드, 이산화실리콘, 및 산화알루미늄, 및 이들의 적층된 조합들과 같은 임의의 종래 절연체 재료일 수 있다.
금속층(58)은 유전층(56) 상에 형성되며 상부 플레이트 전극으로서 기능한다. 금속은 하부 플레이트 전극과 동일하거나 이와는 다를 수도 있다. 통상적으로, 상부 플레이트 전극은 구리 또는 텅스텐 또는 알루미늄이다. 상부 플레이트 전극 위에 하나 이상의 추가의 상호접속 층들(도시생략)을 추가하기 위해 추가의 프로세싱 단계들이 포함될 수 있다. 예를 들면, MIM 캐패시터 위에 상부 금속층은 전원 도체들의 루트를 정하는데 이용될 수 있고 디커플링 애플리케이션을 수행하기 위해 전원 도체들에 결합된다.
MIM 캐패시터의 필라들(55)은 MIM 캐패시터를 구현하는 집적회로 상에 이용되는 표면적을 증가시킴이 없이 증가된 플레이트 전극 영역의 잇점을 제공한다.
도 8에 도시된 바와 같이 기술된 실시예는 최종 상호접속층 바로 밑에 형성 된 MIM 캐패시터이다. 그러나, 당업자들은 반도체 기판 위에 임의의 곳에 MIM 캐패시터가 형성될 수도 있음을 알 것이다. 예를 들면, MIM 캐패시터는 제 1 상호접속 층 밑에, 또는 최종 상호접속층 위에, 또는 이들 사이의 임의의 곳에 형성될 수 있다. IC 상호접속 회로의 필수 부분들로서 일반적으로 항시 온-칩(on-chip)에 있는, 도면들에는 분명하게 도시되지 않은, 관련 구조들이 있는 것에 유의한다.
이익들, 이외 잇점들, 및 문제들에 대한 해결책들이 구체적인 실시예들에 관하여 위에 기술되었다. 그러나, 이익들, 다른 잇점들, 문제들에 대한 해결책들, 및 어떤 이익, 이점 또는 해결책이 보다 두드러지게 할 수 있는 임의의 구성요소(들)은 청구항들 중 어느 하나 또는 전부의 결정적이고, 필수, 또는 필요한 특징 또는 요소로서 해석되지 않아야 한다. 여기에서 사용되는 "포함하다"라는 용어는, 열거된 구성요소들을 포함하는 프로세스, 방법, 물품, 또는 장치가 단지 이들 구성요소들만을 포함하는 것이 아니라 분명하게 열거되지 않은 또는 이러한 공정, 방법, 물품, 또는 장치에 본연의 다른 구성요소들을 포함할 수 있게, 비배타적 포괄을 포함하는 것이다.
전술한 명세서에서, 발명은 구체적인 실시예들을 참조하여 기술되었다. 그러나, 당업자는 이하 청구항들에 개시된 본 발명의 범위 내에서 다양한 수정들 및 변경들이 행해질 수 있음을 안다. 따라서, 명세서 및 도면들은 제한적인 의미가 아니라 예시적인 것으로서 간주되어야 하고 모든 이러한 수정들은 본 발명의 범위 내에 포함되도록 의도된다.

Claims (23)

  1. 제 1 층을 형성하는 단계;
    상기 제 1 층 상에 복수의 나노클러스터들을 형성하는 단계; 및
    상기 제 1 층을 패터닝하는 단계를 포함하고,
    상기 제 1 층을 패터닝하는 단계는 상기 복수의 나노클러스터들을 하드 마스크로서 이용하여 에칭하는 단계를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 제 1 층 상에 제 2 층이 형성되고 상기 복수의 나노클러스터들은 상기 제 2 층 상에 형성되며;
    상기 복수의 나타노클러스터들을 하드 마스크로서 이용하여 에칭하는 단계는 상기 제 2 층의 복수의 패터닝된 구조들을 형성하기 위해 상기 복수의 나타노클러스터들을 하드 마스크로서 이용하여 상기 제 2 층을 에칭하는 단계를 포함하며,
    상기 패터닝하는 단계는 상기 제 2 층의 상기 복수의 패터닝된 구조들을 하드 마스크로서 이용하여 상기 제 1 층을 에칭하는 단계를 포함하는, 방법.
  3. 제 2 항에 있어서,
    상기 제 2 층은 유전 재료를 포함하는, 방법.
  4. 제 1 항에 있어서,
    상기 제 1 층은 전하 저장 재료를 포함하는, 방법.
  5. 제 4 항에 있어서,
    상기 제 1 층은 제 1 도전형을 갖는 제 1 반도체층 및 상기 제 1 반도체층 상에 형성된 제 2 도전형을 갖는 제 2 반도체층을 포함하는, 방법.
  6. 제 1 항에 있어서,
    상기 제 1 층은 금속을 포함하는, 방법.
  7. 제 1 항에 있어서,
    상기 복수의 나노클러스터들은 상기 제 1 층 상에 제 1 패턴을 구비하며;
    상기 제 1 층을 패터닝하는 단계는 일반적으로 상기 제 1 패턴의 패턴을 갖는 복수의 구조들을 형성하는 단계를 포함하는, 방법.
  8. 제 1 항에 있어서,
    상기 제 1 층은 도핑된 반도체 재료를 포함하는, 방법.
  9. 제 1 항에 있어서,
    상기 제 1 층을 패터닝하는 단계는 상기 제 1 층의 복수의 패터닝된 구조들 을 형성하는 단계를 포함하고,
    상기 방법은:
    게이트를 형성하는 단계를 더 포함하고,
    상기 게이트를 형성하는 단계는 상기 제 1 층의 상기 복수의 패터닝된 구조들 상에 게이트 재료층을 형성하는 단계를 포함하며,
    상기 게이트는 상기 복수의 패터닝된 구조들의 패터닝된 구조들 상에 배치되는, 방법.
  10. 제 9 항에 있어서,
    상기 게이트 재료층을 형성하는 단계에 앞서 상기 복수의 패터닝된 구조들을 부분적으로 산화하는 단계를 더 포함하는, 방법.
  11. 제 9 항에 있어서,
    상기 제 1 층을 패터닝하는 단계는 상기 제 1 층의 상기 복수의 패터닝된 구조들을 형성하는 단계를 포함하고,
    상기 방법은:
    상기 제 1 층의 상기 복수의 패터닝된 구조들 상에 유전 재료층을 형성하는 단계를 더 포함하고,
    상기 게이트 재료층은 상기 유전 재료층 상에 형성되는, 방법.
  12. 제 9 항에 있어서,
    상기 게이트는 트랜지스터의 제어 게이트로서 특징지워지며, 상기 게이트 밑에 위치된 상기 제 1 층의 상기 복수의 패터닝된 구조들의 패터닝된 구조들은 이산 메모리 상태들을 저장하기 위한 복수의 전하 저장 구조들로서 이용되는, 방법.
  13. 제 1 항에 있어서,
    상기 제 1 층을 패터닝하는 단계는 상기 제 1 층의 복수의 패터닝된 구조들을 형성하는 단계를 포함하고,
    상기 방법은:
    캐패시터의 제 1 캐패시터 전극을 형성하는 단계를 더 포함하고,
    상기 제 1 캐패시터 전극을 형성하는 단계는 상기 제 1 층의 상기 복수의 패터닝된 구조들의 패터닝된 구조들 상에 도전성 재료층을 형성하는 단계를 포함하고;
    상기 캐패시터의 제 2 캐패시터 전극이 상기 제 1 층의 상기 복수의 패터닝된 구조들의 패터닝된 구조들을 포함하는, 방법.
  14. 제 13 항에 있어서,
    상기 제 1 캐패시터는 상기 제 2 캐패시터 전극의 상기 제 1 층의 상기 복수의 패터닝된 구조들의 상기 패터닝된 구조들 사이에 측방향으로 배치된 도전성 재료를 포함하는, 방법.
  15. 제 1 항에 있어서,
    상기 제 1 층을 패터닝하는 단계는 상기 제 1 층의 복수의 패터닝된 구조들을 형성하는 단계를 포함하고,
    상기 방법은:
    상기 제 1 층의 상기 복수의 패터닝된 구조들 상에 유전 재료층을 형성하는 단계를 더 포함하고,
    상기 유전 재료층의 재료는 상기 제 1 층의 상기 복수의 패터닝된 구조들의 패터닝된 구조들 사이에 측방향으로 위치된, 방법.
  16. 제 1 항에 있어서,
    상기 복수의 나노클러스터들(nanoclusters)은 반도체 재료로 된 것인, 방법.
  17. 제 1 항에 있어서,
    상기 복수의 나노클러스터들은 복수의 나노결정들(nanocrystals)을 포함하는, 방법.
  18. 제 1 항에 있어서,
    상기 제 1 층을 패터닝하는 단계는 상기 제 1 층의 복수의 패터닝된 구조들을 형성하는 단계를 포함하고,
    상기 제 1 층의 상기 복수의 패터닝된 구조들은 물리적으로 서로 분리된, 방법.
  19. 반도체 장치에 있어서,
    제어 게이트;
    이산 메모리 상태들을 저장하기 위해 상기 제어 게이트 밑에 위치된 복수의 측방향으로 이격된 전하 저장 재료의 필라들을 포함하는 전하 저장 영역; 및
    상기 제어 게이트와 상기 복수의 측방향으로 이격된 필라들 사이에 위치된 유전 재료를 포함하는, 반도체 장치.
  20. 제 19 항에 있어서,
    상기 복수의 측방향으로 이격된 필라들 각각은 제 2 도전형을 갖는 제 2 반도체층 상에 형성된 제 1 도전형을 갖는 제 1 반도체층을 포함하는, 반도체 장치.
  21. 제 19 항에 있어서,
    상기 제어 게이트 및 전하 저장 영역은 활성 재료 상에 위치된 게이트 적층에 위치되고,
    상기 반도체 장치는:
    상기 활성 재료에 형성되고 상기 게이트 적층에 관하여 측방향으로 위치된 제 1 및 제 2 전류 단자 영역들을 더 포함하는, 반도체 장치.
  22. 용량성 장치에 있어서,
    도전성 재료를 포함하고 측방향으로 이격된 복수의 필라들을 포함하는 제 1 전극;
    상기 제 1 전극 상에 위치된 제 2 전극으로서, 상기 복수의 필라들 사이에 측방향으로 위치된 도전성 재료를 포함하는 상기 제 2 전극; 및
    상기 제 1 전극과 상기 제 2 전극 사이에 유전 재료를 포함하는, 용량성 장치.
  23. 제 22 항에 있어서,
    상기 제 1 및 제 2 전극들은 집적회로의 상호접속 영역 내 층간 유전체 위에 위치된, 용량성 장치.
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