KR20080050112A - 반도체 메모리 장치의 내부전압 모니터링 회로 및 방법 - Google Patents

반도체 메모리 장치의 내부전압 모니터링 회로 및 방법 Download PDF

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Abstract

본 발명에서는 반도체 메모리 장치의 내부전압 모니터링 회로 및 모니터링 방법이 개시된다. 본 발명에 따른 반도체 메모리 장치의 내부전압 모니터링 회로는, 피드백되어 입력되는 모니터링 신호를 이용하여 내부전압을 조정한 후, 내부전압과 스타트제어신호를 출력하는 전원조정부; 내부전압, 스타트제어신호, 반도체 메모리 장치의 외부로부터 인가되는 외부전압을 입력받아, 스타트제어신호를 기준으로 내부전압과 외부전압의 차이를 비교하여 비교논리신호를 출력하는 비교부; 및 비교논리신호와 클록신호를 인가받아 클록신호를 기준으로 비교논리신호를 카운팅하여, 이를 상기 모니터링 신호로서 반도체 메모리 장치의 외부와 전원조정부에 출력하는 카운터부를 구비한다. 본 발명에 따른 내부전압 모니터링 회로/방법은, 반도체 메모리 장치의 정확한 내부전압을 측정하고 그 내부전압을 용이하게 모니터링하며, 그 내부전압을 조정할 수 있다.
내부전압 모니터링 회로

Description

반도체 메모리 장치의 내부전압 모니터링 회로 및 방법{Internal voltage monitoring circuit of semiconductor memory device and method for the same}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면에 대한 간단한 설명이 제공된다.
도 1은 종래의 반도체 메모리 장치의 내부전압 모니터링 회로도 이다.
도 2는 본 발명에 따른 반도체 메모리 장치의 내부전압 모니터링 회로를 나타내는 블록도이다.
도 3은 도 2의 전원조정부가 구비하는 퓨즈회로를 나타낸다
도 4는 도 2의 비교부의 구체적인 블록도이다.
도 5는 도 4의 제1 딜레이부와 제2 딜레이부의 구체적인 회로도이다.
도 6은 본 발명과 관련된 신호들의 파형도이다.
도 7은 본 발명에 따른 반도체 메모리 장치의 내부전압 모니터링 방법에 관한 흐름도이다.
본 발명은 반도체 메모리 장치의 내부전압 발생회로에 관한 것으로서, 특히 내부전압 모니터링 회로에 관한 것이다.
반도체 메모리 장치는 고집적, 고성능 및 저전력화를 추구하고 있다. 반도체 메모리 장치가 고집적화됨에 따라 칩(chip) 내에 구성되는 각 트랜지스터 등의 소자의 크기는 점점 작아지고 있다. 이에 따라, 작아진 트랜지스터 등의 소자특성에 대해 안정성 및 신뢰성을 보장하기 위한 방법들이 개발되고 있다.
그 방법들 중의 하나가 반도체 메모리 장치 내에 내부전압 발생회로를 내장하는 것이다. 그리고, 내부전압 발생회로를 포함하는 반도체 메모리 장치는 목표로 하는 내부전압이 출력되는지를 모니터링하는 회로가 필요하다.
도 1은 종래의 내부전압 모니터링 회로(100)를 나타낸다. 전원부(120)는 반도체 메모리 장치(110) 내에 내장되며 내부전압(VINT)을 발생한다. 외부전압(VEXT)는 반도체 메모리 장치(110)의 외부에서 인가되는 전압이다. 비교기(130)는 차동증폭기 등으로 구성된다.
종래의 내부전압(VINT)을 모니터링하는 방법은 외부전압(VEXT)을 램프(ramp) 파형의 형태로 반도체 메모리 장치(110)에 인가시키면서 출력되는 모니터링 신호(OUT)를 관찰하는 단계로 진행된다. 종래의 내부전압(VINT)을 모니터링하는 방법은 통상 반도체 메모리 장치가 패키지(package)로 제작된 후에 이용된다.
그러나, 이 방법의 경우 단순히 비교기(130)를 이용하여 내부전압(VINT)을 모니터링하기 때문에 비교기(130) 자체의 오프셋(offset) 또는 비교기 자체의 지연 시간 등으로 인하여 오차가 발생한다. 따라서 정확한 내부전압을 측정하기를 필요로 하는 곳에서는 종래의 내부전압(VINT)을 모니터링하는 방법은 그 오차로 인하여 한계가 있다는 문제점이 있다.
본 발명의 기술적 과제는 상기한 종래의 문제점을 해결하여 정확한 내부전압을 측정하고 내부전압을 용이하게 모니터링하며, 또한 내부전압(VINT)과 외부전압(VEXT)을 비교하여 그 내부전압을 조정할 수 있는 내부전압 모니터링 회로를 제공하는 데에 있다.
본 발명의 다른 기술적 과제는 내부전압을 용이하게 모니터링하며, 또한 내부전압(VINT)과 외부전압(VEXT)을 비교하여 그 내부전압을 조정할 수 있는 내부전압 모니터링 방법을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치의 내부전압 모니터링 회로는, 피드백되어 입력되는 모니터링 신호를 이용하여 내부전압을 조정한 후, 상기 내부전압과 스타트제어신호를 출력하는 전원조정부; 상기 내부전압, 상기 스타트제어신호, 상기 반도체 메모리 장치의 외부로부터 인가되는 외부전압을 입력받아, 상기 스타트제어신호를 기준으로 상기 내부전압과 상기 외부전압의 차이를 비교하여 비교논리신호를 출력하는 비교부; 및 상기 비교논리신호와 클록신호를 인가받아 상기 클록신호를 기준으로 상기 비교논리신호를 카운팅하여, 이를 상기 모니터링 신호로서 상기 반도체 메모리 장치의 외부와 상기 전원조정부에 출력하는 카운터부를 구비한다.
상기 전원조정부는, 퓨즈회로를 구비하고, 상기 모니터링 신호를 이용하여 상기 퓨즈회로 내의 퓨즈를 절단하여 상기 내부전압을 조정하는 것을 특징으로 한다.
상기 비교부는, 상기 스타트제어신호 또는 상기 외부전압을 인가받아 스타트신호를 발생하는 스타트신호부; 상기 내부전압에 의해 구동되어 상기 스타트신호를 지연시켜 제1 딜레이(delay) 신호를 출력하는 제1 딜레이부; 상기 외부전압에 의해 구동되어 상기 스타트신호를 지연시켜 제2 딜레이 신호를 출력하는 제2 딜레이부; 및 상기 제1 딜레이 신호 및 상기 제2 딜레이 신호를 입력받아 XOR 논리 연산하여 상기 비교논리신호를 출력하는 XOR 게이트를 구비한다.
상기 제1 딜레이부는, 적어도 1개의 버퍼를 구비한다.
상기 제2 딜레이부는, 적어도 1개의 버퍼를 구비한다.
상기 카운터부에 인가되는 클록신호는, 상기 반도체 메모리 장치의 외부에서 인가되거나 또는 상기 반도체 메모리 장치의 내부에서 발생되는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 내부전압 모니터링 방법은, (a) 스타트신호를 발생하는 단계; (b) 상기 스타트신호를 기준으로 반도체 메모리 장치의 외부전압과 내부전압의 차이를 비교하여 비교논리신호를 발생하는 단계; (c) 상기 비교논리신호를 클록신호를 기준으로 카운팅하여 모니터링 신호를 발생하는 단계; (d) 상기 모니터링 신호의 카운트 수가 0 인지를 판단하는 단계; 및 (e) 상기 카운트 수가 0 이 아닌 경우, 상기 내부전압을 조정한 후, 상기 (a) 내지 (d)단계를 반복하는 단계를 구비한다.
상기 (b) 단계는, (b1) 상기 내부전압에 의해 구동되는 적어도 1개의 버퍼를 이용하여 상기 스타트신호를 지연시켜 제1 딜레이 신호를 출력하는 단계; (b2) 상기 외부전압에 의해 구동되는 적어도 1개의 버퍼를 이용하여 상기 스타트신호를 지연시켜 제2 딜레이 신호를 출력하는 단계; 및 (b3) 상기 제1 딜레이 신호 및 상기 제2 딜레이 신호를 입력받아 XOR 논리 연산하여 상기 비교논리신호를 출력하는 단계를 구비한다.
상기 (c) 단계의 클록신호는, 상기 메모리 장치의 외부에서 인가되거나 또는 상기 메모리 장치의 내부에서 발생되는 것을 특징으로 한다.
상기 (e) 단계는, 상기 반도체 메모리 장치 퓨즈회로 내의 퓨즈를 절단하여 상기 내부전압을 조정하는 단계를 구비한다.
따라서 본 발명에 발명에 따른 내부전압 모니터링 회로/방법은, 반도체 메모리 장치의 정확한 내부전압을 측정하고 그 내부전압을 용이하게 모니터링하며, 또한 내부전압과 외부전압의 전압 차를 비교하여 그 내부전압을 조정할 수 있는 것을 특징으로 할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명에 따른 반도체 메모리 장치의 내부전압 모니터링 회로를 나타내는 블록도이다. 도 2를 참조하면, 반도체 메모리 장치의 내부전압 모니터링 회로(100)는 전원조정부(120), 비교부(220) 및 카운터부(230)를 구비한다.
전원조정부(120) 피드백되어 입력되는 모니터링 신호(OUT)를 이용하여 내부전압(VINT)을 조정한 후, 조정된 내부전압(VINT)을 출력한다. 모니터링 신호(OUT)는 카운터부(230)에서 출력하여 피드백 신호로서 전원조정부(210)에 입력된다.
전원조정부(120)에서 내부전압을 조정하는 방법은 퓨즈회로를 이용하는 방법이 있으며, 이는 아래 도 3의 설명에서 자세히 설명된다. 전원조정부(120)는 내부전압(VINT)의 조정이 끝난 후에는 스타트제어신호(STRT_CTRL)를 출력한다. 스타트제어신호(STRT_CTRL)는 비교부(220)에 입력되고, 그 자세한 동작은 아래 도 4에서 설명된다.
비교부(220)는 내부전압(VINT), 스타트제어신호(STRT_CTRL) 및 반도체 메모리 장치(110)의 외부로부터 인가되는 외부전압(VEXT)을 입력받아, 상기 스타트제어신호를 기준으로 내부전압과 외부전압의 차이를 비교하여 비교논리신호(LGG)를 출력한다. 비교부(220)에 대한 자세한 구조는 아래 도 4에서 설명된다.
카운터부(230)는 비교부(220)에서 출력하는 비교논리신호(LOG)와 클록신호(CLK)를 인가받아 클록신호(CKL)를 기준으로 비교논리신호(LOG)를 카운팅하여 이를 모니터링 신호(OUT)로서 출력한다. 모리터링 신호(OUT)는 반도체 메모리 장치(110)의 외부와 전원조정부(210)에 출력된다. 전원조정부(210)에 출력되는 모니터링 신호(OUT)는 피드백 신호로서 이용된다.
카운터부(230)에 인가되는 클록신호(CLK)는, 반도체 메모리 장치의 외부(110)에서 인가되거나 또는 반도체 메모리 장치(110)의 내부에서 발생될 수 있다.
도 3은 전원조정부(210, 도 2)가 구비하는 퓨즈회로(300)를 나타낸다. 퓨즈회로(300) 내의 퓨즈는 복수 개로서 병렬로 연결이 되며, 도 3에서는 예시적으로 3개의 퓨즈들(310, 320, 330)이 도시된다.
전원조정부(210, 도 2) 내의 퓨즈들(310, 320, 330)은 피드백 신호로서 인가되는 모니터링 신호(OUT, 도 2)에 의해 그 절단 여부가 결정된다. 즉, 모니터링 신호(OUT)의 카운터 수에 따라 퓨즈들(310, 320, 330)의 절단 여부가 결정된다.
퓨즈회로(300) 내의 퓨즈들(310, 320, 330)이 절단된 경우에는, 절단된 퓨즈에 흐르는 전류가 차단되므로, 퓨즈회로(300)에서 출력되는 전류량(CURR)은 감소하게 된다. 이러한 전류량(CURR)의 변화에 따라 전원조정부(210, 도 2)는 출력하는 내부전압(VINT)를 조정한다. 전류량에 따라 전압을 발생하는 것은 당업자가 용이하게 구현할 수 있으므로, 그 구체적인 회로의 설명은 생략된다.
도 4는 비교부(220, 도 2)의 구체적인 블록도이다. 도 4를 참조하면, 비교부(220)는 스타트신호부(410), 제1 딜레이부(420), 제2 딜레이부(430) 및 XOR 게이트(440)를 구비한다.
스타트신호부(410)는 스타트제어신호(STRT_CTRL)가 인가되거나 또는 외부전압(VEXT)을 인가받은 경우, 스타트신호(STRT)를 발생한다. 스타트신호(STRT)는 아래에서 설명될 제1 딜레이부(420)와 제2 딜레이부(430)에서 출발 신호로서 이용된 다.
제1 딜레이부(420)는 내부전압(VINT)에 의해 구동되어 스타트신호(STRT)를 지연시켜 제1 딜레이 신호(DLY_1)를 출력한다. 따라서, 제1 딜레이 신호(DLY_1)는 스타트신호(STRT)가 지연된 형태의 파형이며, 그 지연 정도는 구동 전압인 내부전압(VINT)의 세기에 따라 달라진다. 제1 딜레이부(420)의 구체적인 회로는 아래 도 5에서 자세히 설명된다.
제2 딜레이부(430)는 스타트신호(STRT)를 입력받아 외부전압(VEXT)에 의해 구동되어 제2 딜레이 신호(DLY_2)를 출력한다. 제2 딜레이 신호(DLY_2)는 스타트신호(STRT)가 지연(delay)된 형태의 파형을 가지며, 그 지연 정도는 구동 전압인 외부전압(VEXT)의 세기에 따라 달라진다. 제2 딜레이부(430)의 구체적인 회로 구조는 아래 도 5에서 자세히 설명된다.
XOR 게이트(440)는 제1 딜레이 신호(DLY_1) 및 상기 제2 딜레이 신호(DLY_2)를 입력받아 익스클루시브 오아(XOR)의 논리 연산을 하여 비교논리신호(LOG)를 출력한다. 비교논리신호(LOG)는 아날로그 신호 형태로서 출력되어, 카운터부(230, 도 2)에 인가된다.
도 5는 도 4의 제1 딜레이부(420)와 제2 딜레이부(430)의 구체적인 회로도이다.
제1 딜레이부(420)는, 적어도 1개의 버퍼를 구비한다. 도 5에는 3개의 버퍼들(422, 424, 426)이 예시적으로 도시되어 있다. 제1 딜레이부(420)에서 출력되는 제1 딜레이 신호(DLY_1)는 스타트신호(STRT)가 지연(delay)된 형태의 파형을 가지 며, 그 지연 정도는 구동 전압인 내부전압(VINT)의 세기에 따라 달라진다. 즉, 내부전압이 크기가 클수록, 구동되는 버퍼들(422, 424, 426)이 짧은 시간 내에 포화가 되므로 제1 딜레이 신호(DLY_1)이 지연되는 정도는 작아지게 된다.
제2 딜레이부(430)는 적어도 1개의 버퍼를 구비하며, 그 구조는 제1 딜레이부(420)와 동일하다.
도 6은 본 발명과 관련된 신호들의 파형도이다.
제1 딜레이 신호(DLY_1)와 제2 딜레이 신호(DLY_2)는 XOR 게이트(440, 도 4)에서 논리연산되어, 비교논리신호(LOG)로서 출력된다. 이 비교논리신호(LOG)는 카운터부(230, 도 2)에서 클록신호(CLK)를 기준으로 카운팅되어 펄스 형태의 모니터링 신호(OUT)로 출력된다. 모니터링 신호(OUT)는 전원조정부(210, 도 2)에 피드백되거나, 반도체 메모리 장치의 외부로 출력되어 이용된다. 즉 모니터링 신호(OUT)가 외부로 출력되므로 이를 이용하여 내부전압(VINT)을 모니터링할 수 있을 뿐만 아니라, 전원조정부(210, 도 2)에서는 피드백되는 모니터링 신호(OUT)를 이용하여 내부전압(VINT)을 조정할 수 있게 한다.
도 7은 본 발명에 따른, 반도체 메모리 장치의 내부전압 모니터링 방법에 관한 흐름도이다.
도 7을 참조하면, 내부전압 모니터링 방법은 스타트신호를 발생하는 단계(S710), 그 스타트신호를 기준으로 반도체 메모리 장치의 외부전압과 내부전압의 차이를 비교하여 비교논리신호를 발생하는 단계(S720), 비교논리신호를 클록신호를 기준으로 카운팅하여 모니터링 신호를 발생하는 단계(S730), 모니터링 신호의 카운트 수가 0 인지를 판단하는 단계(S740) 및 모니터링 신호의 카운트 수가 0 이 아닌 경우, 내부전압을 조정한 후 (S710) 내지 (S740) 단계를 반복하는 단계(S750)를 구비한다.
비교논리신호를 발생하는 단계(S720), 스타트신호를 입력받아 내부전압에 의해 구동되는 적어도 1개의 버퍼를 이용하여 제1 딜레이 신호를 출력하는 단계, 스타트신호를 입력받아 외부전압에 의해 구동되는 적어도 1개의 버퍼를 이용하여 제2 딜레이 신호를 출력하는 단계 및 제1 딜레이 신호와 제2 딜레이 신호를 입력받아 XOR 논리 연산하여 비교논리신호를 출력하는 단계를 구비한다.
모니터링 신호를 발생하는 단계(S730)에서 이용되는 클록신호는, 반도체 메모리 장치의 외부에서 인가되거나 또는 메모리 장치의 내부에서 발생 되는 것이 이용된다.
내부전압 조정에 관련된 단계(S750)는, 반도체 메모리 장치 퓨즈회로 내의 퓨즈를 절단하여 내부전압을 조정하는 단계를 구비한다.
이러한 단계를 거쳐서 발생되는 모니터링 신호(OUT)를 이용하여 내부전압(VINT)을 모니터링할 수 있을 뿐만 아니라, 내부전압(VINT)도 또한 조정할 수 있게 한다.
이상에서는 도면에 도시된 구체적인 실시예를 참고하여 본 발명을 설명하였으나 이는 예시적인 것에 불과하므로, 본 발명이 속하는 기술 분야에서 통상의 기술을 가진 자라면 이로부터 다양한 수정 및 변형이 가능할 것이다. 따라서 본 발명의 보호 범위는 후술하는 특허청구범위에 의하여 해석되어야 하고, 그와 동등 및 균등한 범위 내에 있는 모든 기술적 사상은 본 발명의 보호 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 내부전압 모니터링 회로/방법은, 반도체 메모리 장치의 정확한 내부전압을 측정하고 그 내부전압을 용이하게 모니터링하며, 또한 내부전압과 외부전압의 전압 차를 비교하여 그 내부전압을 조정할 수 있는 효과가 있다.

Claims (10)

  1. 반도체 메모리 장치의 내부전압 모니터링 회로에 있어서,
    피드백되어 입력되는 모니터링 신호를 이용하여 내부전압을 조정한 후, 상기 내부전압과 스타트제어신호를 출력하는 전원조정부;
    상기 내부전압, 상기 스타트제어신호, 상기 반도체 메모리 장치의 외부로부터 인가되는 외부전압을 입력받아, 상기 스타트제어신호를 기준으로 상기 내부전압과 상기 외부전압의 차이를 비교하여 비교논리신호를 출력하는 비교부; 및
    상기 비교논리신호와 클록신호를 인가받아 상기 클록신호를 기준으로 상기 비교논리신호를 카운팅하여, 이를 상기 모니터링 신호로서 상기 반도체 메모리 장치의 외부와 상기 전원조정부에 출력하는 카운터부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 모니터링 회로.
  2. 제1항에 있어서, 상기 전원조정부는,
    퓨즈회로를 구비하고,
    상기 모니터링 신호를 이용하여 상기 퓨즈회로 내의 퓨즈를 절단하여 상기 내부전압을 조정하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 모니터링 회로.
  3. 제1항에 있어서, 상기 비교부는,
    상기 스타트제어신호 또는 상기 외부전압을 인가받아 스타트신호를 발생하는 스타트신호부;
    상기 내부전압에 의해 구동되어 상기 스타트신호를 지연시켜 제1 딜레이(delay) 신호를 출력하는 제1 딜레이부;
    상기 외부전압에 의해 구동되어 상기 스타트신호를 지연시켜 제2 딜레이 신호를 출력하는 제2 딜레이부; 및
    상기 제1 딜레이 신호 및 상기 제2 딜레이 신호를 입력받아 XOR 논리 연산하여 상기 비교논리신호를 출력하는 XOR 게이트를 구비하는 것을 특징으로 하는 내부전압 모니터링 회로.
  4. 제3항에 있어서, 상기 제1 딜레이부는,
    적어도 1개의 버퍼를 구비하는 것을 특징으로 하는 내부전압 모니터링 회로.
  5. 제3항에 있어서, 상기 제2 딜레이부는,
    적어도 1개의 버퍼를 구비하는 것을 특징으로 하는 내부전압 모니터링 회로.
  6. 제1항에 있어서, 상기 카운터부에 인가되는 클록신호는,
    상기 반도체 메모리 장치의 외부에서 인가되거나 또는 상기 반도체 메모리 장치의 내부에서 발생되는 것을 특징으로 하는 내부전압 모니터링 회로.
  7. 반도체 메모리 장치의 내부전압 모니터링 방법에 있어서,
    (a) 스타트신호를 발생하는 단계;
    (b) 상기 스타트신호를 기준으로 반도체 메모리 장치의 외부전압과 내부전압의 차이를 비교하여 비교논리신호를 발생하는 단계;
    (c) 상기 비교논리신호를 클록신호를 기준으로 카운팅하여 모니터링 신호를 발생하는 단계;
    (d) 상기 모니터링 신호의 카운트 수가 0 인지를 판단하는 단계; 및
    (e) 상기 카운트 수가 0 이 아닌 경우, 상기 내부전압을 조정한 후, 상기 (a) 내지 (d)단계를 반복하는 단계를 구비하는 것을 특징으로 하는 내부전압 모니터링 방법.
  8. 제7항에 있어서, 상기 (b) 단계는,
    (b1) 상기 내부전압에 의해 구동되는 적어도 1개의 버퍼를 이용하여 상기 스타트신호를 지연시켜 제1 딜레이 신호를 출력하는 단계;
    (b2) 상기 외부전압에 의해 구동되는 적어도 1개의 버퍼를 이용하여 상기 스타트신호를 지연시켜 제2 딜레이 신호를 출력하는 단계; 및
    (b3) 상기 제1 딜레이 신호 및 상기 제2 딜레이 신호를 입력받아 XOR 논리 연산하여 상기 비교논리신호를 출력하는 단계를 구비하는 것을 특징으로 하는 내부전압 모니터링 방법.
  9. 제7항에 있어서, 상기 (c) 단계의 클록신호는,
    상기 메모리 장치의 외부에서 인가되거나 또는 상기 메모리 장치의 내부에서 발생되는 것을 특징으로 하는 내부전압 모니터링 방법.
  10. 제7항에 있어서, 상기 (e) 단계는,
    상기 반도체 메모리 장치 퓨즈회로 내의 퓨즈를 절단하여 상기 내부전압을 조정하는 단계를 구비하는 것을 특징으로 하는 내부전압 모니터링 방법.
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* Cited by examiner, † Cited by third party
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CN109727575A (zh) * 2017-10-31 2019-05-07 三星电子株式会社 显示驱动电路和包括显示驱动电路的显示设备

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