KR20080040277A

KR20080040277A - Plasma display device for protecting dot noise

Info

Publication number: KR20080040277A
Application number: KR1020060107994A
Authority: KR
Inventors: 김명관; 정제석
Original assignee: 삼성에스디아이 주식회사
Priority date: 2006-11-02
Filing date: 2006-11-02
Publication date: 2008-05-08

Abstract

A plasma display apparatus for preventing dot noises is provided to activate a blank signal during the outputting time of a dummy address signal by outputting dummy address data after normal address data. A plasma display apparatus includes N address electrodes, M scan electrodes, a controller(211), and address and scan electrode drivers(221,231). The controller outputs address data including N normal address data and (N+1)-th dummy address data. The address electrode driver receives the address data and outputs an address signal for addressing the N address electrodes in response to the address data. The scan electrode driver scans the M scan electrodes in response to signals outputted from the controller.

Description

Plasma display device for preventing dot noise

도 1은 플라즈마 디스플레이 장치의 화면에 나타나는 도트 노이즈를 보여준다. 1 illustrates dot noise that appears on a screen of a plasma display device.

도 2는 본 발명에 따른 플라즈마 디스플레이 장치의 일 실시예를 보여주는 블록도이다.2 is a block diagram showing an embodiment of a plasma display device according to the present invention.

도 3은 도 2에 도시된 플라즈마 디스플레이 패널의 내부 구성도이다. FIG. 3 is a diagram illustrating an internal configuration of the plasma display panel shown in FIG. 2.

도 4는 도 2에 도시된 플라즈마 디스플레이 패널의 영상을 표시하는 단위 프레임의 구조를 보여준다.4 illustrates a structure of a unit frame displaying an image of the plasma display panel shown in FIG. 2.

도 5는 도 2에 도시된 일부 신호들의 타이밍도이다. FIG. 5 is a timing diagram of some signals shown in FIG. 2.

도 6A 내지 도 6D는 도 5에 도시된 어드레스 신호의 발생 과정을 설명하기 위한 회로도들이다. 6A through 6D are circuit diagrams for describing a process of generating an address signal illustrated in FIG. 5.

도 7은 도 2에 도시된 플라즈마 디스플레이 장치의 화면을 보여준다. FIG. 7 shows a screen of the plasma display device shown in FIG. 2.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

201; 플라즈마 디스플레이 장치, 211; 제어부201; Plasma display device 211; Control

221; 어드레스전극 구동부, 231; 스캔전극 구동부221; An address electrode driver 231; Scan electrode driver

241; 방전유지전극 구동부, 251; 플라즈마 디스플레이 패널241; A discharge sustain electrode driver 251; Plasma display panel

AR1∼ARm,AG1∼AGm,AB1∼ABm; 어드레스 전극들AR1-ARm, AG1-AGm, AB1-ABm; Address electrodes

Y1∼Yn; 스캔 전극들, X1∼Xn; 방전유지 전극들Y1 to Yn; Scan electrodes, X1 to Xn; Discharge holding electrodes

611; 스위칭 수단, 621; 풀업 트랜지스터611; Switching means, 621; Pull-up transistor

631; 풀다운 트랜지스터, 641; 전하분배용 캐패시터631; Pull-down transistor, 641; Charge Distribution Capacitor

본 발명은 플라즈마 디스플레이 장치에 관한 것으로서, 특히 플라즈마 디스플레이 장치의 화면에 도트 노이즈가 발생하는 것을 방지하기 위한 플라즈마 디스플레이 장치에 관한 것이다. The present invention relates to a plasma display device, and more particularly, to a plasma display device for preventing dot noise from occurring on a screen of the plasma display device.

플라즈마 디스플레이 장치는 플라즈마 디스플레이 패널, 및 상기 플라즈마 디스플레이 패널을 구동하는 장치를 구비한다. 플라즈마 디스플레이 패널은 기본적으로 어드레스 전극들과 스캔 전극들 및 방전유지 전극들을 구비한다. 상기 어드레스 전극들과 스캔 전극들 및 방전유지 전극들 사이에 디스플레이 셀들이 형성된다. 플라즈마 디스플레이 패널을 구동하는 장치는 어드레스 신호를 출력하여 상기 어드레스 전극들을 구동하는 어드레스전극 구동부와, 스캔 신호들을 순차적으로 출력하여 상기 스캔 전극들을 구동하는 스캔전극 구동부와, 방전 전압을 출력하여 상기 방전유지 전극들에서 발생되는 방전을 일정 시간 동안 유지하는 방전유지전극 구동부 및 상기 어드레스전극 구동부와 스캔전극 구동부 및 방전유지전극 구동부의 동작을 제어하는 제어부를 구비한다. The plasma display apparatus includes a plasma display panel and a device for driving the plasma display panel. The plasma display panel basically includes address electrodes, scan electrodes, and discharge sustain electrodes. Display cells are formed between the address electrodes, the scan electrodes, and the discharge sustain electrodes. An apparatus for driving a plasma display panel includes an address electrode driver for outputting an address signal to drive the address electrodes, a scan electrode driver for sequentially outputting scan signals to drive the scan electrodes, and outputting a discharge voltage to maintain the discharge. And a control part controlling the operation of the discharge sustain electrode driver for maintaining a discharge generated at the electrodes for a predetermined time and the operation of the address electrode driver, the scan electrode driver, and the discharge sustain electrode driver.

상기 어드레스전극 구동부는 어드레스 전극들을 어드레싱하는 과정에서 어드레스 신호들을 출력하며, 어드레스 신호는 전하분배 동작을 통하여 발생된다. 상기 어드레스전극 구동부가 전하분배 동작을 통하여 어드레스 신호를 발생시킴으로써, 상기 어드레싱 과정에서 소모되는 전력이 감소된다. The address electrode driver outputs address signals during addressing of the address electrodes, and the address signals are generated through a charge distribution operation. As the address electrode driver generates an address signal through a charge distribution operation, power consumed in the addressing process is reduced.

상기 어드레스 신호가 발생하는 과정에서 2번의 전하분배 동작이 수행된다. 즉, 상기 어드레스 신호가 로우 레벨(low level)에서 하이 레벨(high level)로 상승할 때 첫 번째 전하분배 동작이 이루어지고, 상기 어드레스 신호가 하이 레벨에서 로우 레벨로 하강할 때, 두 번째 전하분배 동작이 이루어진다. 상기 첫 번째 전하분배 동작이 이루어지기 위해서는 상기 어드레스전극 구동부에 연결된 전하분배용 캐패시터에 충전된 전압이 상기 어드레스전극 구동부를 통하여 상기 플라즈마 디스플레이 패널로 전달되어야 하며, 상기 두 번째 전하분배 동작이 이루어지기 위해서는 상기 플라즈마 디스플레이 패널로부터 출력되는 전압이 상기 어드레스전극 구동부를 통하여 상기 전하분배용 캐패시터로 전달되어야 한다. In the process of generating the address signal, two charge distribution operations are performed. That is, a first charge distribution operation is performed when the address signal rises from a low level to a high level, and a second charge distribution is performed when the address signal falls from a high level to a low level. The operation is made. In order to perform the first charge distribution operation, a voltage charged in a charge distribution capacitor connected to the address electrode driver must be transferred to the plasma display panel through the address electrode driver. In order to perform the second charge distribution operation, The voltage output from the plasma display panel must be transferred to the charge distribution capacitor through the address electrode driver.

이 때, 상기 두 번째 전하분배 동작이 이루어지지 않으면, 상기 전하분배용 캐패시터에는 전압이 충전되지 않는다. 그러면, 이어서 발생되는 어드레스 신호는 전하분배 동작을 수행하지 않고 곧바로 상승하게 되며, 이 때 어드레스 신호의 상승 기울기는 매우 급격하다. 어드레스 신호가 급격히 상승하게 되면, 상기 어드레스전극 구동부로 입력되는 어드레스 데이터가 간섭을 받아서 왜곡될 수가 있다. 어드레스 데이터가 왜곡되면, 도 1에 도시된 바와 같이, 플라즈마 디스플레이 장치의 화면(101)에 도트 노이즈(111)가 발생할 수가 있다. At this time, if the second charge distribution operation is not performed, no voltage is charged in the charge distribution capacitor. Then, the address signal generated subsequently rises immediately without performing the charge distribution operation, and the rising slope of the address signal is very sharp at this time. When the address signal rises sharply, the address data input to the address electrode driver may be disturbed and distorted. When the address data is distorted, as shown in FIG. 1, dot noise 111 may occur on the screen 101 of the plasma display apparatus.

이러한 현상은 플라즈마 디스플레이 장치의 화면에 디스플레이되는 영상의 계조를 표현하기위한 단위 프레임을 구성하는 복수개의 서브필드들 중 각 서브필드의 마지막 부분에서 주로 발생한다. This phenomenon occurs mainly at the last part of each subfield among the plurality of subfields constituting the unit frame for expressing the gray level of the image displayed on the screen of the plasma display apparatus.

본 발명은 도트 노이즈의 발생을 방지하기 위한 플라즈마 디스플레이 장치를 제공하는 것을 목적으로 한다.An object of the present invention is to provide a plasma display device for preventing the generation of dot noise.

상기 목적을 달성하기 위하여 본 발명은The present invention to achieve the above object

N개의 어드레스 전극들; M개의 스캔 전극들; N개의 노멀 어드레스 데이터와 N+1번째의 더미 어드레스 데이터를 포함하는 어드레스 데이터를 출력하는 제어부; 상기 어드레스 데이터를 입력하고, 상기 어드레스 데이터에 응답하여 상기 N개의 어드레스 전극들을 어드레싱하는 어드레스 신호를 출력하는 어드레스전극 구동부; 및 상기 제어부의 출력 신호에 응답하여 상기 M개의 스캔 전극들을 스캔하는 스캔전극 구동부를 구비하는 플라즈마 디스플레이 장치를 제공한다.N address electrodes; M scan electrodes; A control unit for outputting address data including N normal address data and N + 1th dummy address data; An address electrode driver for inputting the address data and outputting an address signal for addressing the N address electrodes in response to the address data; And a scan electrode driver configured to scan the M scan electrodes in response to an output signal of the controller.

바람직하기는, 상기 제어부는 상기 어드레스 신호의 출력을 제어하는 브랭크 신호와, 상기 어드레스전극 구동부의 전하분배 동작을 제어하는 전하분배 인에이블 신호를 더 출력한다. 또한, 상기 어드레스전극 구동부는 상기 브랭크 신호가 하이 레벨로써 액티브된 상태에서 상기 어드레스 신호를 출력하고, 상기 전하분배 인에이블 신호가 하이 레벨로써 액티브될 때 전하분배 동작을 수행하여 상기 어드레스 신호를 출력한다. Preferably, the control unit further outputs a blank signal for controlling the output of the address signal and a charge distribution enable signal for controlling the charge distribution operation of the address electrode driver. The address electrode driver may output the address signal when the blank signal is activated at a high level, and perform a charge distribution operation when the charge distribution enable signal is activated at a high level to output the address signal. do.

본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. In order to fully understand the operational advantages of the present invention and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings that describe exemplary embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 각 도면에 기재된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 2는 본 발명에 따른 플라즈마 디스플레이 장치의 일 실시예를 보여주는 블록도이다. 도 2를 참조하면, 플라즈마 디스플레이 장치(201)는 제어부(211), 어드레스전극 구동부(221), 스캔전극 구동부(231), 방전유지전극 구동부(241) 및 플라즈마 디스플레이 패널(251)을 구비한다. 2 is a block diagram showing an embodiment of a plasma display device according to the present invention. Referring to FIG. 2, the plasma display apparatus 201 includes a controller 211, an address electrode driver 221, a scan electrode driver 231, a discharge sustain electrode driver 241, and a plasma display panel 251.

제어부(211)는 외부 영상 신호(ESi)를 입력하고, 방전유지 제어 신호(Sx), 스캔 제어 신호(Sy), 어드레스 데이터(Sa), 브랭크 신호(BLK) 및 전하분배 신호(CSE)를 출력한다. The control unit 211 inputs an external image signal ESi, and supplies the discharge sustain control signal Sx, the scan control signal Sy, the address data Sa, the blank signal BLK, and the charge distribution signal CSE. Output

제어부(211)로부터 출력되는 어드레스 데이터(Sa)는 복수개의 어드레스 전극들(도 3의 AR1∼ARm,AG1∼AGm,AB1∼ABm)을 어드레싱(addressing)하는 복수개의 노멀(normal) 어드레스 데이터(도 5의 511)와 1개의 더미(dummy) 어드레스 데이터(도 5의 521)를 포함한다. 예컨대, 어드레스 전극들(도 3의 AR1∼ARm,AG1∼AGm,AB1∼ABm)이 768개라고 하면, 서브필드들(도 3의 SF1∼SF8) 중 각 서브필드에서 발생되는 어드레스 데이터(Sa)는 768개의 노멀 어드레스 데이터(도 5의 511)와 1개의 더미 어드레스 데이터(도 5의 521)를 포함한다. 더미 어드레스 데이터(도 5의 521)는 769번째로 발생된다. 더미 어드레스 데이터(도 5의 521)는 모두 제로(zero)로 설정된다. 따라서, 더미 어드레스 데이터(도 5의 521)에 의해서는 어드레스 신호(Add)가 발생되지 않는다. The address data Sa output from the control unit 211 includes a plurality of normal address data (addresses) addressing a plurality of address electrodes (AR1 to ARm, AG1 to AGm, and AB1 to ABm in FIG. 3). 511 of 5 and one dummy address data (521 of FIG. 5) are included. For example, if the number of address electrodes AR1 to ARm, AG1 to AGm, and AB1 to ABm in FIG. 3 is 768, the address data Sa generated in each subfield among the subfields SF1 to SF8 in FIG. Includes 768 normal address data (511 in FIG. 5) and one dummy address data (521 in FIG. 5). The dummy address data (521 in Fig. 5) is generated 769th time. All of the dummy address data (521 in Fig. 5) is set to zero. Therefore, the address signal Add is not generated by the dummy address data 521 of FIG. 5.

어드레스 데이터(Sa)에 더미 어드레스 데이터(도 5의 521)가 포함됨에 따라 제어부(211)는 각 서브필드에서 복수개의 어드레스 전극들(도 3의 AR1∼ARm,AG1∼AGm,AB1∼ABm)과 1개의 가상 어드레스 전극(도시 안됨)을 어드레싱하기 위한 시간동안 브랭크 신호(BLK)를 액티브(active)시킨다. 예컨대, 어드레스 전극들(도 3의 AR1∼ARm,AG1∼AGm,AB1∼ABm)이 768개라면, 제어부(211)는 각 서브필드에서 768개의 어드레스 전극들(도 3의 AR1∼ARm,AG1∼AGm,AB1∼ABm)과 1개의 가상 어드레스 전극을 어드레싱하기 위한 시간동안 브랭크 신호(BLK)를 액티브(active)시킨다. As the dummy address data 521 of FIG. 5 is included in the address data Sa, the controller 211 controls a plurality of address electrodes (AR1 to ARm, AG1 to AGm, and AB1 to ABm in FIG. 3) in each subfield. The blank signal BLK is activated during the time for addressing one virtual address electrode (not shown). For example, if there are 768 address electrodes (AR1 to ARm, AG1 to AGm, and AB1 to ABm in FIG. 3), the controller 211 controls 768 address electrodes (AR1 to ARm, AG1 to FIG. 3 in each subfield. The blank signal BLK is activated during the time for addressing AGm, AB1 to ABm and one virtual address electrode.

제어부(211)는 노멀 어드레스 데이터(도 5의 511)에 의한 어드레스 신호(Add)의 출력을 위해 전하분배 신호(CSE)를 액티브시키고, 더미 어드레스 데이터(도 5의 521)를 위해서는 전하분배 신호(CSE)를 액티브시키지 않는다. The control unit 211 activates the charge distribution signal CSE to output the address signal Add by the normal address data 511 of FIG. 5, and the charge distribution signal C 521 for the dummy address data 521 of FIG. 5. CSE) is not activated.

어드레스전극 구동부(221)는 제어부(211)로부터 출력되는 어드레스 데이터(Sa)와 브랭크 신호(BLK) 및 전하분배 신호(CSE)를 받아서 어드레스 전극들(도 3의 AR1∼ARm,AG1∼AGm,AB1∼ABm)을 어드레싱하는 어드레스 신호(Add)를 출력한다. 어드레스 데이터(Sa)는 적색 어드레스 전극들(도 3의 AR1∼ARm)을 어드레싱하는 적색 데이터와 녹색 어드레스 전극들(도 3의 AG1∼AGm)을 어드레싱하는 녹색 데이터 및 청색 어드레스 전극들(도 3의 AB1∼ABm)을 어드레싱하는 청색 데이터를 포함한다. 어드레스전극 구동부(221)는 브랭크 신호(BLK)가 액티브된 상태에서 전하분배 신호(CSE)에 응답하여 어드레스 신호(Add)를 발생하기 위한 전하분배 동작을 수행 한다. The address electrode driver 221 receives the address data Sa, the blank signal BLK, and the charge distribution signal CSE, which are output from the controller 211, and receives the address electrodes AR1 to ARm, AG1 to AGm, The address signal Add which addresses AB1 to ABm) is output. The address data Sa includes red data addressing the red address electrodes AR1 to ARm in FIG. 3 and green data and blue address electrodes addressing the green address electrodes AG1 to AGm in FIG. And blue data addressing AB1 to ABm). The address electrode driver 221 performs a charge distribution operation to generate an address signal Add in response to the charge distribution signal CSE while the blank signal BLK is activated.

스캔전극 구동부(231)는 제어부(211)로부터 출력되는 스캔 제어 신호(Sy)를 받아서 스캔 전극들(도 3의 Y1∼Yn)을 스캔하기 위한 스캔 신호(Py)를 출력한다. 스캔 신호(Py)는 펄스 형태를 갖는다. 스캔 신호(Py)가 스캔 전극들(도 3의 Y1∼Yn)에 인가될 때, 어드레스 신호(Add)가 어드레스 전극들(도 3의 AR1∼ARm,AG1∼AGm,AB1∼ABm)에 인가된다. 스캔 신호(Py)와 어드레스 신호(Add)가 동시에 인가되는 디스플레이 셀에서 어드레스 방전이 발생한다. The scan electrode driver 231 receives the scan control signal Sy output from the controller 211 and outputs a scan signal Py for scanning the scan electrodes Y1 to Yn of FIG. 3. The scan signal Py has a pulse shape. When the scan signal Py is applied to the scan electrodes (Y1 to Yn in FIG. 3), the address signal Add is applied to the address electrodes (AR1 to ARm, AG1 to AGm, and AB1 to ABm in FIG. 3). . An address discharge occurs in the display cell to which the scan signal Py and the address signal Add are simultaneously applied.

방전유지전극 구동부(241)는 제어부(211)로부터 출력되는 방전유지 제어 신호(Sx)를 입력하고, 방전유지 신호(Px)를 출력하여 방전유지 전극들(도 3의 X1∼Xn)을 구동한다. 방전유지 신호(Px)는 어드레싱된 디스플레이 셀에만 인가되어 이미 발생된 어드레스 방전을 유지한다. The discharge sustain electrode driver 241 inputs a discharge sustain control signal Sx output from the controller 211 and outputs a discharge sustain signal Px to drive the discharge sustain electrodes (X1 to Xn in FIG. 3). . The discharge sustain signal Px is applied only to the addressed display cells to maintain the address discharge already generated.

플라즈마 디스플레이 패널(251)은 구동부들(221,231,241)로부터 출력되는 신호들(Add,Py,Px)을 받아서 영상 및/또는 문자를 화면에 시각적으로 표시한다. The plasma display panel 251 receives the signals Add, Py, and Px output from the driving units 221, 231, and 241 and visually displays an image and / or a text on the screen.

도 3은 도 2에 도시된 플라즈마 디스플레이 패널(251)의 내부 구성도이다. 도 3을 참조하면, 플라즈마 디스플레이 패널(251)의 앞쪽 및 뒤쪽 글라스 기판들(310,313) 사이에 어드레스 전극들(AR1∼ARm,AG1∼AGm,AB1∼ABm), 유전체층들(311,315), 스캔 전극들(Y1∼Yn), 방전유지 전극들(X1∼Xn), 형광체(316), 격벽(317) 및 보호층(312)이 구비된다. 3 is a diagram illustrating an internal configuration of the plasma display panel 251 of FIG. 2. Referring to FIG. 3, address electrodes AR1 to ARm, AG1 to AGm, AB1 to ABm, dielectric layers 311 and 315, and scan electrodes are disposed between the front and rear glass substrates 310 and 313 of the plasma display panel 251. (Y1 to Yn), discharge sustain electrodes X1 to Xn, phosphor 316, partition 317, and protective layer 312 are provided.

어드레스 전극들(AR1∼ARm,AG1∼AGm,AB1∼ABm)은 뒤쪽 글라스 기판(313)의 앞쪽에 일정한 패턴으로 형성된다. The address electrodes AR1 to ARm, AG1 to AGm, and AB1 to ABm are formed in a predetermined pattern on the front side of the rear glass substrate 313.

하부 유전체층(315)은 어드레스 전극들(AR1∼ARm,AG1∼AGm,AB1∼ABm)의 앞쪽에 전면 도포된다. The lower dielectric layer 315 is applied to the front surface of the address electrodes AR1 to ARm, AG1 to AGm, and AB1 to ABm.

하부 유전체층(315)의 앞쪽에는 격벽(317)들이 어드레스 전극들(AR1∼ARm,AG1∼AGm,AB1∼ABm)과 평행한 방향으로 형성된다. 격벽(317)들은 각 디스플레이 셀의 방전 영역을 구획하고 각 디스플레이 셀 사이의 광학적 간섭(cross talk)을 방지하는 기능을 한다. The barrier ribs 317 are formed in front of the lower dielectric layer 315 in a direction parallel to the address electrodes AR1 to ARm, AG1 to AGm, and AB1 to ABm. The partition walls 317 divide a discharge region of each display cell and prevent optical cross talk between each display cell.

형광층(316)은 격벽(317)들 사이에 도포된다. The fluorescent layer 316 is applied between the partition walls 317.

방전유지 전극들(X1∼Xn)과 스캔 전극들(Y1∼Yn)은 어드레스 전극들(AR1∼ARm,AG1∼AGm,AB1∼ABm)과 교차되도록 앞쪽 글라스 기판(310)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점들에서 디스플레이 셀들이 구성된다. 방전유지 전극들(X1∼Xn)과 스캔 전극들(Y1∼Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극들(Xna,Yna)과 전도도를 높이기 위한 금속 전극들(Xnb,Ynb)이 결합되어 형성된다. The discharge sustain electrodes X1 to Xn and the scan electrodes Y1 to Yn have a predetermined pattern on the back of the front glass substrate 310 so as to intersect the address electrodes AR1 to ARm, AG1 to AGm, and AB1 to ABm. Is formed. Display cells are constructed at each intersection. The discharge sustain electrodes X1 to Xn and the scan electrodes Y1 to Yn are transparent electrodes Xna and Yna made of a transparent conductive material, such as indium tin oxide (ITO), and metal electrodes Xnb, for increasing conductivity. Ynb) is formed by bonding.

앞쪽 유전체층(311)은 방전유지 전극들(X1∼Xn)과 스캔 전극들(Y1∼Yn)의 뒤쪽에 전면 도포되어 형성된다. 강한 전계로부터 디스플레이 패널(251)을 보호하기 위한 보호층(312) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전체층(311)의 뒤쪽에 전면 도포되어 형성된다. The front dielectric layer 311 is formed by applying the entire surface to the back of the discharge sustain electrodes X1 to Xn and the scan electrodes Y1 to Yn. A protective layer 312 for protecting the display panel 251 from a strong electric field, for example, a magnesium monoxide (MgO) layer is formed by applying a front surface to the back of the front dielectric layer 311.

방전 공간(314)에는 플라즈마 발생용 가스가 밀봉된다.The plasma generation gas is sealed in the discharge space 314.

도 3은 3전극을 갖는 디스플레이 패널(251)을 보여주지만, 본 발명은 2전극 또는 4전극을 포함하는 다전극 디스플레이 패널에도 동일하게 적용될 수가 있다. Although FIG. 3 shows a display panel 251 having three electrodes, the present invention can be equally applied to a multi-electrode display panel including two electrodes or four electrodes.

도 4는 도 2에 도시된 플라즈마 디스플레이 패널(251)의 영상을 표시하는 단위 프레임의 구조를 보여준다. 도 4를 참조하면, 단위 프레임은 시분할 계조를 표시하기 위하여 8개의 서브필드들(SF₁∼SF₈)로 분할된다. 서브필드들(SF₁∼SF₈)은 계조 가중치에 따라 8개 이하 또는 8개 이상으로 구성될 수 있다. 서브필드들(SF₁∼SF₈)은 각각 리셋 단계(R₁∼R₈), 어드레스 단계(A₁∼A₈), 및 디스플레이 유지 단계(S₁∼S₈)로 분할된다. 4 illustrates a structure of a unit frame displaying an image of the plasma display panel 251 of FIG. 2. Referring to FIG. 4, a unit frame is divided into _eight subfields SF ₁ to SF 8 to indicate time division gray levels. The subfields SF ₁ to SF ₈ may include 8 or less or 8 or more depending on the gray scale weight. The subfields SF ₁ to SF ₈ are divided into reset steps R ₁ to R ₈ , address steps A _{1 to} A ₈ , and display holding steps S _{1 to} S ₈ , respectively.

모든 디스플레이 셀들의 방전 조건들은 리셋 단계(R₁∼R₈)에서 균일해지며, 이어지는 어드레스 단계(A₁∼A₈)에서 수행될 어드레싱에 적합한 상태로 유지된다. 어드레스 단계(A₁∼A₈)에서는 어드레스 전극들(도 3의 AR1∼ARm,AG1∼AGm,AB1∼ABm)에 영상 데이터가 인가되고, 스캔 전극들(도 3의 Y1∼Yn)에 스캔 신호(도 2의 Py)가 순차적으로 인가된다. 스캔 신호(Py)가 인가되는 동안에 선택된 디스플레이 셀들에 어드레스 신호(도 3의 Add)가 인가되면 어드레싱 방전이 발생하며 그에 따라 전극들 주위에 벽전하들이 발생하며, 선택되지 않은 디스플레이 셀들에는 벽전하들이 발생하지 않는다. Discharge conditions for all display cells becomes uniform in the reset step (R ₁ ~R _8), it is maintained in the state suitable for addressing to be performed in the following address period (A ₁ ~A _8). In the address steps A _{1 to} A ₈ , image data is applied to the address electrodes AR1 to ARm, AG1 to AGm, and AB1 to ABm in FIG. 3, and a scan signal is applied to the scan electrodes Y1 to Yn in FIG. 3. (Py in Fig. 2) is applied sequentially. When the address signal (Add in FIG. 3) is applied to the selected display cells while the scan signal Py is applied, addressing discharge occurs and wall charges are generated around the electrodes, and wall charges are applied to the unselected display cells. Does not occur.

디스플레이 유지 단계(S₁∼S₈)에서는 스캔 전극들(도 3의 Y1∼Yn)과 방전유지 전극들(도 3의 X1∼Xn)에 방전용 펄스가 교호하게 인가되며, 어드레스 단계(A₁∼A₈)동안에 벽전하들이 축적된 디스플레이 셀들에서 방전이 발생한다. 따라서, 플라 즈마 디스플레이 패널(도 3의 251)의 휘도는 단위 프레임에서 차지하는 디스플레이 유지 단계(S₁∼S₈)의 길이에 비례한다. 단위 프레임에서 차지하는 디스플레이 유지 단계(S₁∼S₈)의 길이는 255T(T는 단위 시간)이다. 따라서 단위 프레임에서 한 번도 표시되지 않은 경우를 포함하여 256 계조로써 표시할 수 있다.In the display holding steps S _{1 to} S ₈ , discharge pulses are alternately applied to the scan electrodes (Y1 to Yn in FIG. 3) and the discharge holding electrodes (X1 to Xn in FIG. 3), and the address step (A _1). Discharge occurs in display cells in which wall charges have accumulated during the period ˜A ₈ ). Therefore, the luminance of the plasma display panel 251 of FIG. 3 is proportional to the length of the display holding steps S _{1 to} S ₈ occupied in the unit frame. The length of the display holding steps S _{1 to} S ₈ occupying a unit frame is 255T (T is unit time). Therefore, it can be displayed in 256 gray scales, even if it is not displayed once in a unit frame.

즉, 제1 서브필드(SF₁)의 디스플레이 유지 단계(S₁)에는 2⁰에 상응하는 시간(1T)이, 제2 서브필드(SF₂)의 디스플레이 유지 단계(S₂)에는 2¹에 상응하는 시간(2T)이, 제3 서브필드(SF₃)의 디스플레이 유지 단계(S₃)에는 2²에 상응하는 시간(4T)이, 제4 서브필드(SF₄)의 디스플레이 유지 단계(S₄)에는 2³에 상응하는 시간(8T)이, 제5 서브필드(SF₅)의 디스플레이 유지 단계(S₅)에는 2⁴에 상응하는 시간(16T)이, 제6 서브필드(SF₆)의 디스플레이 유지 단계(S₆)에는 2⁵에 상응하는 시간(32T)이, 제7 서브필드(SF₇)의 디스플레이 유지 단계(S₇)에는 2⁶에 상응하는 시간(64T)이, 제8 서브필드(SF₈)의 디스플레이 유지 단계(S₈)에는 2⁷에 상응하는 시간(128T)이 각각 설정된다.That is, a is ²¹ first display sustaining step of sub-field (SF ₁₎ time (1T) is the second sub-field (SF ₂₎ corresponding to include ²⁰ holding step display (S ₁₎ of the (S ₂₎ The corresponding time 2T is the display holding step S ₃ of the third subfield SF _{3. The} time 4T corresponding to 2 ² is the display holding step S _{4 of} the fourth subfield SF ₄ . _4), the time (8T) which corresponds to ^23, the fifth sub-field (this time (16T) is equivalent to ²⁴ display the maintenance phase of SF ₅₎ (S _5), the sixth sub-field (SF ₆₎ In the display holding step S _{6 of} the time 32T corresponding to 2 ⁵ , the display holding step S ₇ of the seventh subfield SF ₇ includes the time 64T corresponding to 2 ⁶ . In the display holding step S ₈ of the subfield SF ₈ , a time 128T corresponding to 2 ⁷ is set, respectively.

이에 따라, 서브필드들(SF₁∼SF₈) 중에서 디스플레이될 서브필드를 적절히 선택하면, 어느 서브필드에서도 표시되지 않는 0(영) 계조를 포함하여 모두 256 계조의 디스플레이가 수행된다.Accordingly, if a subfield to be displayed is appropriately selected among the subfields SF ₁ to SF ₈ , display of 256 gray levels is performed including all zero (zero) gray levels that are not displayed in any of the subfields.

도 5는 도 2에 도시된 일부 신호들의 타이밍도이고, 도 6A 내지 도 6D는 도 5에 도시된 어드레스 신호(Add)의 발생 방법을 설명하기 위한 회로도들이다. FIG. 5 is a timing diagram of some signals shown in FIG. 2, and FIGS. 6A to 6D are circuit diagrams for explaining a method of generating an address signal Add shown in FIG. 5.

도 6A 내지 도 6D를 참조하면, 어드레스전극 구동부(221)는 스위칭 수단(611), 풀업 트랜지스터(pull-up transistor)(621) 및 풀다운 트랜지스터(pull-down transistor)(631)를 구비한다. 어드레스전극 구동부(221)에는 전하분배용 캐패시터(641)와 플라즈마 디스플레이 패널(251)이 연결된다. 6A to 6D, the address electrode driver 221 includes a switching means 611, a pull-up transistor 621, and a pull-down transistor 631. The charge distribution capacitor 641 and the plasma display panel 251 are connected to the address electrode driver 221.

스위칭 수단(611)은 전하분배 신호(CSE)에 응답하여 동작한다. 예컨대, 전하분배 신호(CSE)가 하이 레벨(high)로 액티브(active)되면 스위칭 수단(611)은 온(on)되고, 전하분배 신호(CSE)가 로우 레벨(low level)로 인액티브(inactive)되면 스위칭 수단(611)은 오프(off)된다. 스위칭 수단(611)은 바이폴라 트랜지스터(Bipolar Transistor) 또는 MOS FET(Metal Oxide Semiconductor Field Effect Transistor)로 구성되는 것이 바람직하다. The switching means 611 operates in response to the charge distribution signal CSE. For example, when the charge distribution signal CSE is active at a high level, the switching means 611 is turned on, and the charge distribution signal CSE is inactive at a low level. The switching means 611 is turned off. The switching means 611 is preferably composed of a bipolar transistor or a metal oxide semiconductor field effect transistor (MOS FET).

풀업 트랜지스터(621)는 풀업 신호(PU)에 응답하여 동작한다. 풀업 트랜지스터(621)는 P채널 MOS FET로 구성되는 것이 바람직하다. 따라서, 풀업 신호(PU)가 로우 레벨로 액티브되면 풀업 트랜지스터(621)는 온되고, 풀업 신호(PU)가 하이 레벨로 인액티브되면 풀업 트랜지스터(621)는 오프된다. 풀업 신호(PU)는 제어부(도 2의 211)로부터 출력되어 어드레스전극 구동부(221)로 입력될 수고 있고, 어드레스전극 구동부(221)의 내부에서 발생될 수도 있다.The pull-up transistor 621 operates in response to the pull-up signal PU. The pull-up transistor 621 is preferably composed of a P-channel MOS FET. Accordingly, the pull-up transistor 621 is turned on when the pull-up signal PU is active at a low level, and the pull-up transistor 621 is turned off when the pull-up signal PU is inactive at a high level. The pull-up signal PU may be output from the controller 211 of FIG. 2 and input to the address electrode driver 221, and may be generated inside the address electrode driver 221.

풀다운 트랜지스터(631)는 풀다운 신호(PD)에 응답하여 동작한다. 풀다운 트랜지스터(631)는 N채널 MOS FET로 구성되는 것이 바람직하다. 따라서, 풀다운 신호(PD)가 하이 레벨로 액티브되면 풀다운 트랜지스터(631)는 온되고, 풀다운 신호(PD)가 로우 레벨로 인액티브되면 풀다운 트랜지스터(631)는 오프된다. 풀다운 신호(PD)는 제어부(도 2의 211)로부터 출력되어 어드레스전극 구동부(221)로 입력될 수고 있고, 어드레스전극 구동부(221)의 내부에서 발생될 수도 있다.The pull-down transistor 631 operates in response to the pull-down signal PD. The pull-down transistor 631 is preferably composed of an N-channel MOS FET. Therefore, the pull-down transistor 631 is turned on when the pull-down signal PD is active at a high level, and the pull-down transistor 631 is turned off when the pull-down signal PD is inactive at a low level. The pull-down signal PD may be output from the controller 211 of FIG. 2 and input to the address electrode driver 221, and may be generated inside the address electrode driver 221.

도 6A 내지 도 6D를 참조하여 도 5에 도시된 어드레스 신호(Add)의 발생 과정을 설명하기로 한다.A generation process of the address signal Add shown in FIG. 5 will be described with reference to FIGS. 6A to 6D.

어드레스전극 구동부(221)는 어드레스 데이터(Sa)를 입력하고, 브랭크 신호(BLK)와 전하분배 신호(CSE)와 풀업(pull-up) 신호(PU) 및 풀다운(pull-down) 신호(PD)에 응답하여 어드레스 신호(Add)를 출력한다. 어드레스전극 구동부(221)는 플라즈마 디스플레이 패널(도 2의 201)에 구비되는 전원공급부(미도시)로부터 어드레스 전압(Va)을 공급받는다. The address electrode driver 221 inputs the address data Sa, the blank signal BLK, the charge distribution signal CSE, the pull-up signal PU, and the pull-down signal PD. Outputs an address signal Add. The address electrode driver 221 receives an address voltage Va from a power supply unit (not shown) provided in the plasma display panel 201 of FIG. 2.

서브필드들(도 4의 SF1∼SF8) 중 하나에서 어드레스 신호(Add)를 발생하는 과정을 설명하기로 한다. 어드레스 단계에서, 스캔 신호(Py)가 스캔 전극들(도 3의 Y1∼Yn)에 순차적으로 인가된다. 이 때, 스캔 신호(Py)는 액티브될 때는 펄스로써 발생되고, 인액티브될 대는 접지전압으로써 유지된다.A process of generating an address signal Add in one of the subfields SF1 to SF8 of FIG. 4 will be described. In the address step, the scan signal Py is sequentially applied to the scan electrodes (Y1 to Yn in FIG. 3). At this time, the scan signal Py is generated as a pulse when it is activated and is maintained as the ground voltage when it is inactivated.

어드레스 신호(Add)가 발생되는 제1 단계로써, 브랭크 신호(BLK)와 전하분배 신호(CSE)가 하이 레벨로 액티브된다. 그러면, 스위칭 수단(611)이 온되어 전하분배용 캐패시터(641)로부터 어드레스전극 구동부(221)를 통하여 플라즈마 디스플레 이 패널(251)까지 전류 통로(A)가 형성된다. 그러면, 전하분배용 캐패시터(641)에 충전된 전압이 어드레스전극 구동부(221)를 통하여 플라즈마 디스플레이 패널(251)에 인가된다. 즉, 첫 번째 전하분배 동작이 진행된다. 따라서, 어드레스 신호(Add)가 접지 전압(Vg)에서 제1 전압(V1)으로 상승하게 된다. 제1 전압 레벨(V1)은 접지 전압(Vg)보다 높다. 그러다가 전하분배 신호(CSE)가 로우 레벨로 인액티브되면 스위칭 수단(611)이 오프되어 전류 경로(A)가 차단된다. 그에 따라 첫 번째 전하분배 동작이 중지된다. As a first step in which the address signal Add is generated, the blank signal BLK and the charge distribution signal CSE are activated to a high level. Then, the switching means 611 is turned on to form a current path A from the charge distribution capacitor 641 to the plasma display panel 251 through the address electrode driver 221. Then, the voltage charged in the charge distribution capacitor 641 is applied to the plasma display panel 251 through the address electrode driver 221. That is, the first charge distribution operation is performed. Therefore, the address signal Add is increased from the ground voltage Vg to the first voltage V1. The first voltage level V1 is higher than the ground voltage Vg. Then, when the charge distribution signal CSE is inactive to the low level, the switching means 611 is turned off to block the current path A. FIG. As a result, the first charge distribution operation is stopped.

제2 단계로써, 전하분배 신호(CSE)가 인액티브됨과 동시에 풀업 신호(PU)가 로우 레벨로 액티브된다. 그러면, 풀업 트랜지스터(621)가 턴온(turn-on)되고, 그로 인하여 풀업 트랜지스터(621)의 드레인에 인가되는 어드레스 전압(Va)이 플라즈마 디스플레이 패널(251)에 인가된다. 따라서, 어드레스 신호(Add)가 제1 전압(V1)에서 어드레스 전압(Va)으로 상승한다. 어드레스 전압(Va)은 제1 전압(V1)보다 높다. 소정 시간이 지난 후에 풀업 신호(PU)는 하이 레벨로 인액티브된다. As a second step, the charge distribution signal CSE is inactivated and the pull-up signal PU is activated at a low level. Then, the pull-up transistor 621 is turned on, whereby an address voltage Va applied to the drain of the pull-up transistor 621 is applied to the plasma display panel 251. Therefore, the address signal Add rises from the first voltage V1 to the address voltage Va. The address voltage Va is higher than the first voltage V1. After a predetermined time, the pull-up signal PU is inactive to a high level.

제3 단계로써, 풀업 신호(PU)가 인액티브됨과 동시에 전하분배 신호(CSE)가 하이 레벨로 액티브된다. 그러면, 스위칭 수단(611)이 온되어 플라즈마 디스플레이 패널(251)로부터 어드레스전극 구동부(221)를 통하여 전하분배용 캐패시터(641)에 전류 통로(B)가 형성된다. 이 때, 전하분배용 캐패시터(641)에는 전압이 방전된 상태이므로, 플라즈마 디스플레이 패널(251)의 전압이 어드레스전극 구동부(221)를 통하여 전하분배용 캐패시터(641)에 인가되어 전하분배용 캐패시터(641)를 충전시킨다. 즉, 두 번째 전하분배 동작이 수행된다. 이에 따라, 어드레스 신 호(Add)가 어드레스 전압(Va)에서 제2 전압(V2)으로 하강한다. 제2 전압(V2)은 어드레스 전압(Va)보다 낮다. 그러다가, 전하분배 신호(CSE)가 로우 레벨로 인액티브되면 스위칭 수단(611)이 오프되어 전류 경로가 차단된다. 그에 따라 두 번째 전하분배 동작이 중지된다. In a third step, the pull-up signal PU is inactivated and the charge distribution signal CSE is activated to a high level. Then, the switching means 611 is turned on to form the current path B in the charge distribution capacitor 641 from the plasma display panel 251 through the address electrode driver 221. At this time, since the voltage is discharged in the charge distribution capacitor 641, the voltage of the plasma display panel 251 is applied to the charge distribution capacitor 641 through the address electrode driver 221, thereby causing the charge distribution capacitor ( 641). That is, the second charge distribution operation is performed. Accordingly, the address signal Add drops from the address voltage Va to the second voltage V2. The second voltage V2 is lower than the address voltage Va. Then, when the charge distribution signal CSE is inactive to the low level, the switching means 611 is turned off to cut off the current path. As a result, the second charge distribution operation is stopped.

제4 단계로써, 전하분배 신호(CSE)가 인액티브됨과 동시에 풀다운 신호(PD)가 하이 레벨로 액티브된다. 그러면, 풀다운 트랜지스터(pull-down transistor)(631)가 턴온되어 풀다운 트랜지스터(631)의 소오스에 인가되는 접지 전압(Vg)이 플라즈마 디스플레이 패널(251)에 인가된다. 따라서, 어드레스 신호(Add)가 제2 전압(V2)에서 접지전압(Vg)으로 하강한다. As a fourth step, the charge distribution signal CSE is inactivated and the pull-down signal PD is activated to a high level. Then, the pull-down transistor 631 is turned on and the ground voltage Vg applied to the source of the pull-down transistor 631 is applied to the plasma display panel 251. Therefore, the address signal Add drops from the second voltage V2 to the ground voltage Vg.

서브 필드(SFn)의 마지막 노멀 어드레스 데이터(511)에 의한 어드레스 신호(Add)가 출력되고 나면, 더미 어드레스 데이터(521)가 어드레스전극 구동부(도 2의 221)로 입력된다. 이 때, 더미 어드레스 데이터(521)는 모두 제로로 설정되기 때문에, 어드레스전극 구동부(도 2의 221)는 더미 어드레스 데이터(521)가 입력될 때는 어드레스 신호(Add)를 출력하지 않는다. After the address signal Add by the last normal address data 511 of the subfield SFn is output, the dummy address data 521 is input to the address electrode driver 221 of FIG. 2. At this time, since the dummy address data 521 is all set to zero, the address electrode driver 221 of FIG. 2 does not output the address signal Add when the dummy address data 521 is input.

더미 어드레스 데이터(521)가 입력되는 동안, 전하분배 신호(CSE)는 액티브되지 않는다. While the dummy address data 521 is input, the charge distribution signal CSE is not activated.

브랭크 신호(BLK)는 더미 어드레스 데이터(521)에 의한 더미 어드레스 신호가 발생되기 위한 시간(td) 동안 논리 하이로 액티브된다. 실제, 더미 어드레스 신호는 발생되지 않는다. 더미 어드레스 신호가 발생될 수 있는 시간(td)이 지난 후에 브랭크 신호(BLK)는 논리 로우로 인액티브된다. The blank signal BLK is active at a logic high for a time td for generating a dummy address signal by the dummy address data 521. In fact, no dummy address signal is generated. After the time td at which the dummy address signal can be generated, the blank signal BLK is inactivated to logic low.

이와 같이, 제어부(211)로부터 더미 어드레스 데이터(521)가 출력되어 어드레스전극 구동부(도 2의 221)로 입력됨에 따라, 브랭크 신호(BLK)는 각 서브필드에서 마지막 어드레스 신호(511)가 출력되고 나서 소정 시간(td) 후에 로우 레벨로 인액티브된다. 이 때, 외부 노이즈에 의하여 브랭크 신호(BLK)가 설정된 시간보다 일찍 인액티브될 수도 있는데, 그럴지라도 시간적 마진이 충분하여 브랭크 신호(BLK)는 마지막 어드레스 신호(511)가 출력된 이후에 인액티브된다. 즉, 마지막 어드레스 신호(511)가 출력되는 동안에는 브랭크 신호(BLK)는 인액티브되지 않는다. As described above, as the dummy address data 521 is output from the controller 211 and input to the address electrode driver 221 of FIG. 2, the blank signal BLK is outputted from the last address signal 511 in each subfield. And then become inactive to the low level after a predetermined time td. At this time, the blank signal BLK may be inactive earlier than the set time due to external noise. However, since the time margin is sufficient, the blank signal BLK may not be displayed after the last address signal 511 is output. Becomes active. That is, the blank signal BLK is not inactive while the last address signal 511 is output.

브랭크 신호(BLK)가 마지막 어드레스 신호의 발생 이후에 인액티브됨에 따라, 어드레스전극 구동부(도 2의 221)는 각 서브필드에서 완전한 전하분배 동작을 수행하여 마지막 어드레스 신호를 출력한다. 그로 인하여, 전하분배용 캐패시터641)에 전압이 충전된 상태에서 서브필드(SFn)가 종료된다.As the blank signal BLK is inactivated after generation of the last address signal, the address electrode driver 221 of FIG. 2 performs a complete charge distribution operation in each subfield to output the last address signal. Thus, the subfield SFn is terminated while the voltage is charged in the charge distribution capacitor 641.

따라서, 이어지는 서브필드(SFn+1)의 첫 번째 어드레싱 단계에서 어드레스 신호(Add)는 정상적인 전하분배 동작을 통하여 출력된다. Therefore, in the first addressing step of the subsequent subfield SFn + 1, the address signal Add is output through a normal charge distribution operation.

도 7은 도 2에 도시된 디스플레이 패널(251)의 화면을 보여준다. 도 7에 도시된 바와 같이, 본 발명에 따른 플라즈마 디스플레이 장치(도 2의 201)의 화면(701)에는 도트 노이즈(도 1의 111)가 발생하지 않는다. FIG. 7 shows a screen of the display panel 251 shown in FIG. 2. As illustrated in FIG. 7, dot noise (111 in FIG. 1) does not occur on the screen 701 of the plasma display apparatus 201 of FIG. 2.

본 발명에 따르면, 제어부(211)는 각 서브필드에서 노멀 어드레스 데이터(511)를 출력한 이후에 더미 어드레스 데이터(521)를 추가로 출력한다. 그에 따 라, 제어부(211)는 더미 어드레스 신호가 출력될 수 있는 시간(td) 동안 브랭크 신호(BLK)를 액티브시킨다. According to the present invention, the control unit 211 further outputs the dummy address data 521 after outputting the normal address data 511 in each subfield. Accordingly, the controller 211 activates the blank signal BLK for a time td at which the dummy address signal can be output.

상기와 같이, 브랭크 신호(BLK)가 더미 어드레스 신호가 출력될 수 있는 시간(td) 동안 액티브 상태로 유지됨에 따라, 어드레스전극 구동부(221)는 각 서브필드에서 완전한 전하분배 동작을 수행하여 마지막 어드레스 신호를 출력한다. 그에 따라, 전하분배용 캐패시터(641)에 전압이 충전된 상태에서 각 서브필드가 종료되고, 이어지는 서브필드의 첫 번째 어드레싱 단계에서 어드레스 신호(Add)는 정상적인 전하분배 동작을 통하여 출력된다.As described above, as the blank signal BLK remains active for a time td at which the dummy address signal can be output, the address electrode driver 221 performs a complete charge distribution operation in each subfield. Output the address signal. Accordingly, each subfield is terminated while the charge distribution capacitor 641 is charged, and the address signal Add is output through the normal charge distribution operation in the first addressing step of the subsequent subfield.

따라서, 플라즈마 디스플레이 장치(201)의 화면에는 도트 노이즈(도 1의 111)가 발생하지 않는다. Therefore, dot noise (111 in FIG. 1) does not occur on the screen of the plasma display device 201.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

Claims

N address electrodes;

M scan electrodes;

A control unit for outputting address data including N normal address data and N + 1th dummy address data;

An address electrode driver for inputting the address data and outputting an address signal for addressing the N address electrodes in response to the address data; And

And a scan electrode driver configured to scan the M scan electrodes in response to an output signal of the controller.

The method of claim 1, wherein the control unit

And a blank signal for controlling the output of the address signal.

The method of claim 2, wherein the address electrode driver

And outputting the address signal while the blank signal is activated at a high level.

The method of claim 2, wherein the blank signal is

And an active state for a period in which a dummy address signal by the dummy address data can be generated.

The method of claim 1, wherein the control unit

And generating the dummy address data from a first subfield to a last previous subfield among a plurality of subfields constituting a unit frame representing an image.

The method of claim 1, wherein the control unit

And outputting a charge distribution enable signal for controlling a charge distribution operation of the address electrode driver.

The method of claim 6, wherein the address electrode driver

And inputting the charge distribution enable signal and performing a charge distribution operation when the charge distribution enable signal is activated at a high level to output the address signal.

The method of claim 7, wherein the address electrode driver

A first step of raising the address signal from a ground voltage to a first voltage by performing the charge distribution operation when the charge distribution signal is activated;

A second step of stopping the charge distribution operation and raising the address signal to an address voltage higher than the first voltage when the charge distribution signal is inactive;

A third step of performing the charge distribution operation to lower the address signal to a second voltage lower than the address voltage when the charge distribution signal is activated; And

And when the charge distribution signal is inactive, performing the fourth step of stopping the charge distribution operation and lowering the address signal to the ground voltage to output the address signal.