KR20080039995A

KR20080039995A - 인덕턴스 값 감소 방법 및 전자 어셈블리

Info

Publication number: KR20080039995A
Application number: KR1020087006311A
Authority: KR
Inventors: 패트릭 잉 쳉 펑
Original assignee: 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘 피
Priority date: 2005-08-15
Filing date: 2006-08-07
Publication date: 2008-05-07
Also published as: CN101283630A; WO2007021642A3; EP1915891A2; WO2007021642A2; CN101283630B; US20070035014A1

Abstract

볼 그리드 어레이 칩(100)용 디커플링 퍼캐시터와 직렬인 인덕턴스를 감소시키는 방법이 제공된다. 볼 그리드 어레이는 회로 보드(300)의 표면 상에 노출된 전도성 상호접속부(302)에 연결된 전도성 볼(106)을 포함한다. 표면은 겉면 및 내부를 포함하고, 겉면과 내부 양쪽 모두에서 노출된 전도성 상호접속부(302)를 갖는다. 본 발명의 방법은 적어도 하나의 디커플링 커패시터(C, C1, C2)를 전도성 상호접속부(302)에 인접하게 회로 보드(300)의 표면의 내부에 물리적으로 배치하는 단계와, 각각의 커패시터(C, C1, C2)를 인접한 전도성 상호접속부 중 적어도 2개의 상호접속부에 전기적으로 연결하는 단계를 포함한다.

Description

인덕턴스 값 감소 방법 및 전자 어셈블리{METHOD FOR REDUCING THE INDUCTANCE IN SERIES WITH A DECOUPLING CAPACITOR FOR A BGA CHIP AND CORRESPONDING ASSEMBLY}

본 발명은 반도체 디바이스에 관한 것으로서, 보다 구체적으로는 디커플링 커패시터에 관한 것이다.

많은 유형의 전자 디바이스가 보편화되었으며, 사람들의 일상생활에 다양한 기능으로 사용된다. 이들 디바이스 중 대부분의 디바이스의 핵심은 필요한 기능을 수행하도록 설계된 전자 회로기기를 포함하는 집적회로 또는 칩이다. 예를 들어, 많은 최신 전자 디바이스는 마이크로프로세서 또는 디지털 신호 프로세서를 포함하며, 이들은 집적 회로 또는 칩의 일례이다. 칩은 전자 회로기기가 형성되는 반도체 다이를 포함한다. 반도체 다이는 다수의 전기 리드를 포함하는 패키지에 물리적으로 장착된다. 패키지에 물리적으로 장착될 뿐 아니라, 반도체 다이 내의 전자 회로기기는 패키지의 전기 리드에 전기적으로 연결된다. 반도체 다이 상에 형성된 전자 회로기기는 이러한 방식으로 패키지 및 전기 리드를 통해 다른 칩의 전자 회 로기기에 연결될 수 있다.

한 가지 대중적인 유형의 칩용 패키지로는 볼 그리드(a ball grid array: BGA)가 알려져 있으며, 이는 도 1에 도시한 개략적인 단면도에 예시되어 있다. 도 1에 예시한 샘플 칩(100)은 상호접속 보드(104)의 상측 표면에 접착되거나 또는 물리적으로 부착된 반도체 다이를 포함한다. 상호접속 보드(104)는 소형 회로 보드와 유사하며, 반도체 다이(102) 내의 전자 회로기기(도시하지 않음)가 접속되어 있는 다수의 전도성 트레이스(도시하지 않음)를 포함한다. 상호접속 보드(104) 내의 이들 전도성 트레이스는 솔더 볼과 같이 상호접속 보드의 바닥 표면 상에 노출된 전도성 볼에 연결되어, 다이(102) 내의 전자 회로기기를 다른 칩에 전기적으로 상호접속시킨다. 칩(100)은 전형적으로 전도성 볼(106)을 통해서 외부 회로 보드(108) 상에 장착되며, 이러한 방식으로 다이(102) 내의 전자 회로기기는 외부 회로 보드 상에 장착된 다른 칩의 전자 회로기기와도 상호접속된다. 전형적으로, 칩(100)은 전도성 볼(106)을 융해시켜 외부 회로 보드와 칩 사이에 물리적 및 전기적 상호접속을 제공하게 하는 공정인 유체 솔더링(flow soldering)을 통해서 외부 회로 보드(108)의 상측 표면에 접속된다. 상호접속 보드(104)와 전도성 볼(106)은 총괄하여 칩(100)의 "패키지"를 형성하며, 다음의 설명에서도 그와 같이 지칭될 수 있다.

도 2는 도 1의 외부 회로 보드(108)의 기저도(a bottom view)로서 외부 회로 보드의 바닥 표면 상에 행 및 열로 배열된 다수의 전도성 상호접속부(206)를 예시하고 있다. 전도성 상호접속부(206)는 전도성 볼(106)(도 1)과 외부 인쇄 회로 보 드 내의 포인트 사이에 물리적 및 전기적 상호접속 포인트를 제공한다. 예를 들어, 전도성 상호접속부(206)는 외부 회로 보드(108) 상의 비아(vias)에 대응할 수 있으며, 유체 솔더링 동안에 각각의 전도성 볼(106)(도 1)은 융해되어, 대응하는 비아 내에 유입되고 각각의 전도성 볼을 비아에 의해 규정된 외부 회로 보드 내의 포인트와 상호접속시킨다.

상호접속 보드(108)의 바닥 표면 상에는 다수의 디커플링 커패시터(C)도 배치된다. 각각의 디커플링 커패시터(C)는, 도면에서 하나의 커패시터(C)에 대해 예시한 바와 같이, 보드(108) 내의 전도성 트레이스(200a, 200b)를 통해서 한 쌍의 전도성 상호접속부(206)에 전기적으로 상호접속된다. 당업자라면 이해할 수 있는 바와 같이, 디커플링 커패시터(C)는 고주파를 과도전류용 접지에 단락시키고 칩(100)의 공급 전압에 대해 발생하거나 연결될 수 있는 다른 고주파 신호를 제공하는 필터로서 효과적으로 기능한다. 각각의 디커플링 커패시터(C)는 칩(100)의 전원 공급 면과 접지면 사이에 연결되며, 다수의 커패시터는 보다 양호한 필터링을 위해 다양한 물리적 위치에서 각각의 전원 공급 면으로 사용된다. 전도성 상호접속부(206) 중 몇몇은 칩(100)의 전원 공급 면 및 일부 접지 면에 연결된다. 따라서, 디커플링 커패시터(C)는 선택된 전도성 트레이스(206)에 트레이스(200a, 200b)를 통해 연결되며, 그에 의해 칩(100)의 공급 및 접지 면에 연결된다.

도 2에 도시한 바와 같이, 이들 상호접속부(206) 중 일부는 보드(108)의 바닥 표면의 내부에 놓인다. 디커플링 커패시터(C)를 바닥 표면의 내부에 있는 전도성 상호접속부(108)에 상호접속시키면 전도성 트레이스(200a, 200b)가 커패시터와 전도성 상호접속부 사이에 비교적 길게 이어지게 된다. 이들 긴 전도성 트레이스(200a, 200b)는 비교적 큰 인던턴스를 갖게 되며, 이러한 비교적 큰 인덕턴스는 대응하는 디커플링 커패시터(C)와 직렬로 형성되게 된다. 이 비교적 큰 직렬 인덕턴스는 직렬 접속된 커패시터(C) 및 트레이스(200a, 200b)의 인덕턴스에 의해 나타나는 유효 임피던스가 소정 고주파에서 원하는 정도로 작지는 않게 한다. 이로 인해, 전원 공급 면 상의 고주파 과도전류 또는 그 밖의 신호는 칩(100)의 적당한 동작에 영향을 미칠 정도로 충분히 큰 진폭을 갖게 될 수 있다. 보다 큰 디커플링 커패시터(C)가 커패시터 및 트레이스(200a, 200b)의 인덕턴스에 의해 나타나는 유효 임피던스를 낮추는 데 사용될 수 있지만, 이러한 커패시터는 보다 고가이고 보드(108)의 표면에서 보다 많은 공간을 차지한다.

볼 그리드 어레이 칩용 디커플링 커패시터와 직렬로 고유하게 형성되는 인덕턴스를 감소시켜 디커플링 커패시터의 디커플링 기능을 향상시킬 필요가 있다.

본 발명의 일 양상에 따르면, 본 발명의 방법은 볼 그리드 어레이용 디커플링 커패시터와 직렬인 인덕턴스의 값을 감소시킨다. 볼 그리드 어레이는 회로 보드의 표면 상에 노출된 전도성 상호접속부에 연결된 다수의 전도성 볼을 포함한다. 표면은 겉면 및 내부기기를 포함하며, 내부기기 및 겉면 상에 노출된 전도성 상호접속부를 갖는다. 본 발명의 방법은 회로 보드의 표면의 내부에 전도성 상호접속부에 인접하는 적어도 하나의 디커플링 커패시터를 배치하는 단계와, 인접한 전도성 상호접속부 중 적어도 2개의 상호접속부에 각각의 커패시터를 전기적으로 연결하는 단계를 포함한다.

도 1은 외부 회로 보드 상에 장착된 볼 그리드 어레이(BGA) 패키지를 포함하는 통상적인 칩의 개략적인 단면도,

도 2는 디커플링 커패시터 및 칩과 회로 보드 사이의 물리적 및 전기적 상호접속부의 전형적인 구조를 예시한 도 1의 외부 회로 보드의 기저도,

도 3은 본 발명의 일 실시예에 따른 볼 그리드 어레이 칩에 연결된 외부 회로 보드 상의 내장형 디커플링 커패시터의 구조를 예시한 기저도,

도 4는 본 발명의 일 실시예에 따른 도 3의 외부 회로 보드 상의 내장형 디커플링 커패시터의 장치를 예시한 상세 기저도,

도 5는 본 발명의 다른 실시예에 따른 도 3의 외부 회로 보드 상의 내장형 디커플링 커패시터의 장치를 예시한 상세 기저도,

도 6은 본 발명의 다른 실시예에 따른 도 3의 칩을 포함하는 컴퓨터 회로기기를 포함하는 컴퓨터 시스템의 기능 블록도이다.

도 3은 본 발명의 일 실시예에 따라 볼 그리드 어레이 칩(도시하지 않음)에 연결된 외부 회로 보드(300) 상의 내장형 디커플링 커패시터(C1, C2)의 배열을 예 시한 기저도이다. 다수의 전도성 상호접속부(302)는 외부 회로 보드의 바닥 표면 상에 행 및 열로 배열된다. 외부 회로 보드(300) 및 전도성 상호접속부(302)는 도 1 및 도 2를 참조하여 이전에 논의한 대응 소자와 동일하며, 그에 따라 간결성을 위해 다시 상세히 설명하지는 않을 것이다. 도 1 및 도 2의 통상적인 칩(100)과는 대조적으로, 도 3의 실시예는, 아래에서 보다 상세히 설명되는 바와 같이, 외부 회로 보드(300)의 겉면 주위에 위치하는 대신에 커패시터를 전기적으로 연결시키는 전도성 상호접속부(302)에 인접하면서 보드의 내부에 위치하는 디커플링 커패시터(C1, C2)를 포함한다. 커패시터를 전기적으로 연결시키는 전도성 상호접속부(302)에 인접하도록 외부 회로 보드(304)의 내부에 디커플링 커패시터(C1, C2)를 배치하면, 커패시터와 전도성 상호접속부를 상호접속시키는 전도성 트레이스의 길이가 감소한다. 이들 감소시킨 길이는 전도성 트레이스의 인덕턴스를 낮추어, 디커플링 커패시터(C1, C2) 및 전도성 트레이스에 의해 나타나는 전체 임피던스를 낮춘다. 이 보다 낮은 전체 임피던스는 디커플링 커패시터(C1, C2)의 디커플링 동작 또는 필터링 기능을 향상시킨다.

다음의 설명에서는, 본 발명의 충분한 이해를 제공하기 위해, 개시된 본 발명의 실시예와 관련하여 어느 정도의 세부사항을 설명한다. 그러나, 당업자라면, 본 발명이 그러한 특정한 세부사항 없이도 실시될 수 있음을 이해할 것이다. 또한, 당업자라면, 후술할 예시적인 실시예가 본 발명의 범주를 제한하는 것이 아니며, 개시된 실시예의 다양한 변경물, 등가물 및 조합물과, 그러한 실시예의 구성소자가 본 발명의 범주 내에 있다는 것도 이해할 수 있을 것이다. 개시되는 각각의 실시예 중 임의의 실시예의 모든 구성소자가 아닌 일부 구성소자를 포함하는 실시예도 또한 이하에서 상세히 설명되지 않는다 하더라도 본 발명의 범주 내에 있을 것이다. 또한, 다음의 설명에서는, 다양한 실시예에 관한 도면이 임의의 특정하거나 상대적인 물리적 치수를 전달하는 것으로 이해되어서는 안 되며, 진술된 바와 다르게 특허청구범위가 진술된 것이 아니라면 진술된 그러한 특정하거나 상대적인 물리적 치수가 제한사항으로 고려되어서는 안 된다는 것을 이해해야 할 것이다. 또한, 예시적인 실시예에 의해 제시되는 다양한 실시예의 일례는 다양한 실시예의 소정 세부사항을 단지 추가로 예시하고자 한 것이며, 본 발명의 범주를 제한하는 것으로 이해되어서는 안 된다. 마지막으로, 이하에서는, 본 발명을 불필요하게 모호하게 하지 않기 위해 잘 알려진 구성소자 및/또는 프로세스의 동작은 상세히 도시하거나 설명하지 않는다.

도 3의 일례에서, 디커플링 커패시터(C1, C2)는 외부 회로 보드(300)의 내부에 전도성 상호접속부(302)의 인접한 행들 사이에 배치된다. 전도성 상호접속부(302)의 행들은 도 3의 일례에서 상측으로부터 바닥측 방향으로 R1-RN으로 표기된다. 디커플링 커패시터(C1)는 인접한 행들(R5, R6)의 전도성 상호접속부들(302) 사이에 배치되며, 디커플링 커패시터(C2)는 인접한 행들(R4, R5)의 전도성 상호접속부들 사이에 배치된다. 디커플링 커패시터(C1)의 제 1 전기 단자는 칩(300)의 전원면(VDD)에 연결된 제 1 전도성 트레이스(304)를 통해서 행(R5) 내의 전도성 상호접속부(302)에 연결되며, 이 전도성 상호접속부는 VDD로 표기된다. 디커플링 커패시터(C1)의 제 2 전기 단자는 제 2 전도성 트레이스(306)를 통해서 행(R6) 내의 전도성 상호접속부(302)에 연결된다. 이 전도성 상호접속부(302)는 회로 보드(300)의 접지면(GND)에 연결되며 GND라 표기된다.

전도성 상호접속부(VDD, GND)에 인접한 상호접속 보드(304)의 내부에서 행(R5)과 행(R6) 사이에 디커플링 커패시터(C1)를 배치함으로써, 전도성 트레이스(304, 306)의 길이 및 그에 따른 인덕턴스가 감소한다. 그 결과, 소정 주파수에서, 직렬 접속된 디커플링 커패시터(C1)에 의해 나타나는 임피던스 및 트레이스(304, 306)의 인덕턴스가 전체적으로 감소하여, 전원면(VDD) 상의 원하지 않는 고주파 신호의 보다 양호한 필터링을 제공한다. 전도성 트레이스(304, 306)의 유효 인덕턴스가 감소했기 때문에, 디커플링 커패시터(C1)의 보다 작은 값이 소정 주파수에서 바람직한 전체 임피던스를 얻는 데 이용될 수 있다는 점에 유의해야 하며, 이는 당업자라면 이해할 수 있을 것이다. 디커플링 커패시터(C1)의 값이 도 2의 통상적인 칩(100)의 디커플링 커패시터(C)의 값과 같다면, 도 3의 실시예에서 소정 주파수에서의 전체 임피던스는 보다 낮다.

도 3의 일례에서, 디커플링 커패시터(C2)는 전도성 상호접속부(302)의 행(R4)과 행(R5) 사이에 배치되고, 전도성 트레이스(308, 310)를 통해서 전도성 상호접속부에 전기적으로 연결되며, 이들 전도성 상호접속부는 각각 그러한 2개의 행 내의 인접한 열 내에 위치하고 VDD 및 GND로 표기된다. 그 결과, 전도성 트레이스(308, 310)의 길이는 VDD 및 GND라 표기되는 전도성 상호접속부가 동일한 열 내에 있는 디커플링 커패시터(C1)에 대한 전도성 트레이스(304, 306)의 길이보다 약간 더 길다. 이 상황에서, 디커플링 커패시터(C2)는 전도성 트레이스(308, 310)의 길이를 감소시키고 그에 의해 그들 트레이스의 심각한 인덕턴스에서 이 디커플링 커패시터에 의해 나타나는 전체 임피던스를 감소시키도록 회전할 수 있으며, 이는 이하에서 보다 상세히 설명될 것이다.

본 발명의 다른 실시예를 논의하기에 앞서, 도 3의 실시예에서는 외부 회로 보드(300)가 도면에 예시되어 있는 전도성 상호접속부(302)의 수많은 행 및 열을 포함하는 것이 일반적이라는 점에 특히 유의해야 한다. 결과적으로, 외부 회로 보드(300)의 겉면 주위에 배치된 디커플링 커패시터와 이 보드의 내부에 있는 전도성 상호접속부(302) 사이에 이어진 전도성 트레이스의 길이는, 디커플링 커패시터가 대응하는 전도성 상호접속부에 인접한 외부 회로 보드의 내부에 배치되는 경우에 그러한 전도성 트레이스의 길이보다 훨씬 클 것이다. 또한, 단 2개의 디커플링 커패시터(C1, C2)는 단지 설명을 용이하게 하기 위해 예시된 것으로서, 일반적으로는 훨씬 많은 그러한 커패시터가 외부 회로(300) 상에 포함될 것이라는 점에 유의해야 한다. 마지막으로, 디커플링 커패시터(C1, C2)가 전원면(VDD)과 접지면(GND) 사이에 연결된 것으로 도시하고 설명하고 있지만, 커패시터는 회로 보드(300) 내의 다른 접지면과 기준면 사이, 예를 들어 전원면(VSS)과 접지면(GND) 사이에 연결될 수 있다. 또한 각각의 디커플링 커패시터(C1, C2)는 전기적 접속을 통해서 인접한 전도성 상호접속부(302)에 접속될 수 있을 뿐 아니라, 외부 회로 보드(300)에 접착되는 것과 같이 물리적으로 부착될 수도 있다.

도 4는 도 3의 외부 회로 보드(300)의 보다 상세한 기저도로서, 본 발명의 일 실시예에 따른 인접한 전도성 상호접속부(302)에 대해 상대적인 내장형 디커플 링 커패시터(C)의 배치를 도시하고 있다. 이 일례에서, 디커플링 커패시터(C)는 커패시터의 한쪽 측면 상에 2개의 전기 단자(400, 402)를 구비한다. 전기 단자(400)는 외부 회로 보드(300)에 연결된 칩(도시하지 않음)의 전원면(VDD)에 대응하며 VDD라 표기되는 제 1 전도성 상호접속부에 연결된다. 마찬가지로, 전기 단자(402)는 칩(도시하지 않음)의 접지면(VDD)에 대응하며 GND라 표기되는 제 2 전도성 상호접속부에 연결된다. 양 전도성 상호접속부(VDD, GND)는 도 4의 일례에서 동일한 열 내에 있으며, 이 상황에서는, 도시되어 있는 바와 같이, 커패시터(C)가 커패시터의 전기 단자와 그들 전도성 상호접속부 사이의 전도성 트레이스(도시하지 않음)의 길이를 감소시키도록 방위지정될 수 있다.

도 5는 도 3의 외부 회로 보드(300)의 보다 상세한 기저도로서, 본 발명의 다른 실시예에 따라 인접한 전도성 상호접속부(302)에 대해 상대적인 내장형 디커플링 커패시터의 배치를 도시하고 있다. 이 일례에서, 디커플링 커패시터(C)는 커패시터의 대향 면의 대향 종단부에 2개의 전기 단자(500, 502)를 구비한다. 전기 단자(500)는 관련된 칩(도시하지 않음)의 전원면(VDD)에 대응하며 VDD라 표기되는 제 1 전도성 상호접속부(302)에 연결되고, 전기 단자(502)는 그 칩의 접지면(VDD)에 대응하며 GND라 표기되는 제 2 전도성 상호접속부에 연결된다. 양 전도성 상호접속부(VDD, GND)는 도 5의 일례에서 동일한 열 내의 인접한 행들에 있다.

이 실시예에서, 각각의 디커플링 커패시터(C)는 전도성 상호접속부(302)의 각 행에 의해 규정되는 축(506)에 대해 상대적인 각도 α로 배치되는 세로방향 또는 길이방향 축(504)을 갖는다. 디커플링 커패시터(C)의 정확한 물리적 크기 및 전도성 상호접속부들(302) 사이의 간격에 따라서, 각도 α는 전기 단자(500, 502)와 대응하는 전도성 상호접속부(VDD, GND) 사이의 전도성 트레이스(도시하지 않음)의 길이를 각각 최소화시키도록 변화할 수 있다.

다른 실시예에서, 디커플링 커패시터(C)는 인접한 행의 전도성 상호접속부들(302) 사이에 유사한 방식으로 배치된다. 이것은 디커플링 커패시터(C)가 인접하는 열의 전도성 상호접속부들 사이에 배치되는 것으로 논의되는 경우에 동일한 개념이 인접한 행의 전도성 상호접속부들 사이로의 디커플링 커패시터 배치에 동일하게 적용된다는 점에서 본 발명의 이전에 설명한 모든 실시예에 대해서도 그러하다는 점에 유의한다. 또한, 이전에 설명한 각각의 실시예는 소정 외부 회로 보드(300) 상에서 배타적으로 사용되어야 하는 것이 아니라, 그 대신에 전원면(VDD) 및 접지면(GND)용 핀 및 관련된 전도성 상호접속부(302)에 의존하여 그러한 실시예들의 조합이 활용될 수도 있다. 예를 들어, 디커플링 커패시터(C)는 전원면(VDD) 및 접지면(GND)이 겉면 주위에 배치되는 외부 회로 보드(300)의 겉면 주위에 위치할 수 있다. 동시에, 이전에 설명한 실시예 중 임의의 것에 따라, 디커플링 커패시터(C)는 전도성 전원면(VDD) 및 접지면(GND)에 대응하는 상호접속부(302)가 외부 회로 보드의 내부에 위치하는 외부 회로 보드(300)의 내부에 배치된다. 이들 내장형 디커플링 커패시터(C)의 경우, 일부는 도 5에 도시한 바와 같이 배치될 수 있고, 다른 일부는 도 4에 도시한 바와 같이 배치될 수 있으며, 나머지는 도 3에 도시한 바와 같이 배치될 수 있다.

도 3에는 도시하지 않았지만, 외부 회로 보드(300)에 연결된 칩은, 도 1의 칩(100) 및 반도체 다이(102)를 참조하여 이전에 논의된 바와 같이 전자 회로기기가 바람직한 기능을 수행하도록 형성되는 반도체 다이(도시하지 않음)를 포함한다. 이 전자 회로기기는 무수한 다양한 기능 중 임의의 기능을 수행할 수 있으며, 그에 따라 회로기기는 예를 들어, 디지털 신호 처리 회로기기 또는 마이크로프로세서 회로기기일 수도 있다. 일 실시예에서, 회로기기는 네트워킹 스위치의 다양한 포트에 연결된 구성소자를 선택적으로 상호접속시키는 네트워킹 스위치를 형성하는 회로기기에 대응한다.

도 6은 본 발명의 다른 실시예에 따라 외부 회로 보드(300) 및 도 3의 관련 칩 또는 칩들(도시하지 않음)을 포함하는 컴퓨터 회로기기(602)를 포함하는 컴퓨터 시스템(600)의 기능 블록도이다. 컴퓨터 회로기기(602)는 특정 소프트웨어를 실행하여 특정 계산 또는 작업을 수행하는 것과 같은 다양한 컴퓨팅 기능을 수행하는 회로기기를 포함한다. 또한, 컴퓨터 시스템(600)은 컴퓨터 회로기기(602)에 연결되어 조작자가 컴퓨터 시스템과 인터페이싱되게 하는 하나 이상의 입력 디바이스(604), 예를 들어 키보드 및 마우스를 포함한다. 전형적으로, 컴퓨터 시스템(600)은 또한 일반적으로 프린터 및 비디오 단자를 포함하는 출력 디바이스와 같이 컴퓨터 회로기기(602)에 연결되는 하나 이상의 출력 디바이스(606)를 포함한다. 하나 이상의 데이터 저장 디바이스(608)는 또한 일반적으로 컴퓨터 회로기기(602)에 연결되어 데이터를 저장하거나 데이터를 외부 저장 매체(도시하지 않음)로부터 검색한다. 전형적인 데이터 저장 디바이스(608)의 일례는 하드디스크, 플로피 디스크, 카세트테이프, CD-ROM, CD-RW 메모리 및 DVD를 포함한다.

본 발명의 다양한 실시예 및 장점이 앞의 설명에서 설명되고 있지만, 상기 진술은 단지 예시적인 것이며, 본 발명의 넓은 원리 내에서 세부적인 변경이 이루어질 수 있다. 따라서 본 발명은 첨부한 특허청구범위에 의해서만 제한되어야 한다.

Claims

볼 그리드 어레이(100)용 디커플링 커패시터(C)와 직렬인 인덕턴스의 값을 감소시키는 방법으로서,

상기 볼 그리드 어레이는 회로 보드(300)의 표면 상에 노출된 전도성 상호접속부(302)에 연결된 다수의 전도성 볼(106)을 포함하며,

상기 표면은 겉면과 내부를 포함하고, 상기 겉면과 내부 양쪽 모두에서 노출된 전도성 상호접속부(302)를 구비하되,

상기 방법은,

적어도 하나의 디커플링 커패시터(C, C1, C2)를 전도성 상호접속부(302)에 인접하게 상기 회로 보드(300)의 상기 표면의 상기 내부에 물리적으로 배치하는 단계와,

각각의 커패시터(C, C1, C2)를 상기 인접한 전도성 상호접속부 중 적어도 2개의 상호접속부에 전기적으로 연결하는 단계를 포함하는

인덕턴스 값 감소 방법.
제 1 항에 있어서,

상기 전도성 상호접속부(302)는 상기 표면 상에 행 및 열로 배열되고,

각각의 행은 축(506)을 가지며,

적어도 하나의 디커플링 커패시터(C, C1, C2)를 전도성 상호접속부(302)에 인접하게 상기 회로 보드(300)의 상기 표면의 상기 내부에 물리적으로 배치하는 단계는 인접한 전도성 상호접속부 행들 사이에 각각의 디커플링 커패시터(C)를 배치하되, 상기 커패시터(C)의 길이방향 축(504)은 상기 인접한 전도성 상호접속부 행들(302)에 의해 규정된 축(506)에 실질적으로 평행한

인덕턴스 값 감소 방법.
제 1 항에 있어서,

상기 전도성 상호접속부(302)는 상기 표면 상에 행 및 열로 배열되고,

각각의 행은 축을 가지며,

적어도 하나의 디커플링 커패시터(C, C1, C2)를 전도성 상호접속부(302)에 인접하게 상기 회로 보드(300)의 상기 표면의 상기 내부에 물리적으로 배치하는 단계는 인접한 전도성 상호접속부 행들 사이에 각각의 디커플링 커패시터(C)를 배치하되, 상기 커패시터의 길이방향 축(504)은 상기 인접한 전도성 상호접속부 행들(302)에 의해 규정된 축(506)에 대해 각도 α를 갖는

인덕턴스 값 감소 방법.
제 4 항에 있어서,

각각의 디커플링 커패시터(C)는 상기 인접한 상호접속부(302) 행들의 2개의 전도성 상호접속부들(302) 사이에서 각도(α)로 배치되고, 거의 중심에 위치하는

인덕턴스 값 감소 방법.
전자 어셈블리로서,

전자 회로기기가 형성되는 다이(102)와,

상기 다이(102)에 물리적으로 부착된 제 1 표면 및 제 2 표면을 구비하되, 상기 다이(102) 내의 상기 전자 회로기기에 연결되고 상기 제 2 표면 상에 노출된 다수의 전도성 볼(106)에 연결된 다수의 전도성 트레이스를 포함하는 상호접속 보드(104)와,

상기 전도성 상호접속부에 연결된 표면 및 다수의 전도성 트레이스에 노출된 다수의 전도성 상호접속부(302)를 포함하되, 상기 표면은 겉면과 내부를 가지며, 전도성 상호접속부(302)는 상기 내부와 상기 겉면 주위에 노출되고, 각각의 전도성 상호접속부(302)는 상기 상호접속 보드(104)의 상기 제 2 표면 상에 노출된 대응 전도성 볼(106)에 연결되는 회로 보드(300)와,

각각은 상기 회로 보드(300)의 상기 표면의 상기 내부에 전도성 상호접속부(302)에 인접하게 상기 회로 보드(300)의 표면에 부착되며, 상기 인접한 전도성 상호접속부(302) 중 적어도 2개에 전기적으로 연결되는 적어도 하나의 디커플링 커패시터(C, C1, C2)를 포함하는

전자 어셈블리.
제 9 항에 있어서,

상기 전도성 상호접속부(302)는 상기 표면 상에 행 및 열로 배열되고,

각각의 행은 축(506)을 가지며,

각각의 커패시터(C)는 세로방향 축(504)을 갖고,

각각의 디커플링 커패시터(C)는 인접한 전도성 상호접속부(302) 행들 사이의 상기 표면에 부착되며,

상기 커패시터(C)의 상기 세로방향 축(504)은 상기 인접한 전도성 상호접속부(302) 행들의 상기 축(506)에 실질적으로 평행인

전자 어셈블리.
제 9 항에 있어서,

상기 전도성 상호접속부(302)는 상기 표면 상에 행 및 열로 배열되고,

각각의 행은 축(506)을 가지며,

각각의 커패시터(C)는 세로방향 축(504)을 갖고,

각각의 디커플링 커패시터(C)는 인접한 전도성 상호접속부(302) 행들 사이에 부착되며,

상기 커패시터(C)의 상기 세로방향 축(504)은 상기 인접한 전도성 상호접속부들(302)에 의해 규정된 상기 축(506)에 대해 각도(α)를 갖는

전자 어셈블리.
제 6 항 또는 제 7 항에 있어서,

각각의 디커플링 커패시터(C)는 실질적으로 상기 인접한 행들 중 제 1 행 내의 2개의 상호접속부(302) 및 상기 인접한 행들 중 제 2 행 내의 2개의 상호접속부(302)에 의해 규정된 정사각형의 전도성 상호접속부(302)의 중앙에 배치되고, 또는 각각의 디커플링 커패시터(C)는 각도(α)로 배치되고 상기 인접한 상호접속부 행들의 2개의 전도성 상호접속부들(302) 사이에 거의 중앙에 위치하는

전자 어셈블리.
제 5 항에 있어서,

각각의 디커플링 커패시터(C)는 다층 세라믹 커패시터를 포함하는

전자 어셈블리.
제 5 항에 있어서,

컴퓨터 시스템(600)을 더 포함하되,

상기 컴퓨터 시스템(600)은

적어도 하나의 데이터 저장 디바이스(608)와,

적어도 하나의 입력 디바이스(604)와,

적어도 하나의 출력 디바이스(606)와,

상기 데이터 저장 디바이스(608), 입력 디바이스(604) 및 출력 디바이스(606)에 연결되며, 상기 전자 어셈블리를 포함하는 처리 회로기기(602)를 포함하는

전자 어셈블리.