KR20080039914A - 회로 지연을 추정하는 프로세스 및 장치 - Google Patents

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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

상이한 접지전압 또는 공급전압을 갖는 구동 게이트에 의해 구동되는 게이트의 지연을 판정하는 방법 및 장치가 개시된다. 본 방법에는 피구동 게이트 및 구동 게이트의 공급전압 및 접지전압으로부터 조정된 공급전압값을 판정하는 단계와, 조정된 공급전압값을 단일 전압 파라미터로서 피구동 게이트에 대한 사전 특성화 지연 모델에 적용하는 단계가 포함된다. 본 장치는 본 방법을 수행하도록 구성된다.
피구동 게이트, 접지전압, 공급전압, 구동 게이트, 지연, 판정.

Description

회로 지연을 추정하는 프로세스 및 장치{PROCESS AND APPARATUS FOR ESTIMATING CIRCUIT DELAY}
본 발명은 피구동 게이트(driven gate)의 지연을 추정하는 프로세스 및 장치에 관한 것이다. 또한, 본 발명은 지연 분석기 및 지연 추정을 위한 컴퓨터 프로그램 제품에 관한 것이다.
종래의 회로 또는 게이트를 위한 지연 모델은 기껏해야 하나의 공급전압 파라미터를 이용하였으며, 게이트 입력에서 신호 스윙에 영향을 미칠 수 있으며 이에 따라 피구동 게이트의 지연에 영향을 미칠 수 있는 구동 블럭에서의 공급전압과 접지전압 이동을 따로따로 고려하지 않았었다. 이와 같은 공급전압과 접지전압 차이는 전원공급 노이즈, 예를 들어, IR 드롭으로 인한 정적 전원공급 노이즈 및/또는 영상/패키지 RLC 분배 네트워크와의 가변적인 전원 수요 상호작용으로 인한 과도 전원공급 노이즈로 인하여 발생될 수 있다. 또한, 이 공급전압과 접지전압 차이는 이하에서 자세하게 설명될 전압섬(voltage island)이 존재하는 경우에서 발생될 수 있다.
일반적으로 회로 지연은 셀의 공급전압과 입력 신호 스윙 모두에 따라 달라지며, 이는 곧 소스 셀 공급전압 및 접지전압에 따라 달라지게 된다. 종래의 지연 모델에서, 입력 스윙은 셀 자체의 접지 대 Vdd와 부합하는 것으로 추정되고, 양의 레벨 쉬프터(explicit level shifter)는 커다란 공급전압차를 갖는 셀들간에 신호를 전송할 것이 요구된다. 하지만, 이들은 셀들이 다수의 공급전압들에 대하여 특성화된 지연을 갖는 특수 셀 레벨 쉬프터이다. 싱크 게이트에서 장치를 완전히 턴오프시키고 이로써 싱크 셀에서 노이즈 감도와 전력소비를 줄일 수 있도록 하기 위하여, 저 공급전압 소스 셀에서 고 공급전압 싱크 셀로 신호를 전송할 때에 레벨 쉬프터가 요구된다. 하지만, 지연, 허비시간, 허비면적 및 허비전력이 없으면 회로는 정확하게 동작할 것이기 때문에, 오로지 초기(early) 모드 타이밍 분석에서의 지연 및 허비시간, 허비면적 및 허비전력을 억제시킬 수 있도록 하기 위하여, 고 공급전압셀에서 저 공급전압셀로 신호를 전송할 때에 레벨 쉬프터가 요구된다.
게다가, 전압에 대한 지연 감도는 저 전력에 필요한 저 공급전압에서 증가되고, 이에 따라 공급전압 소스 셀의 영향이 무시될 때에 초래되었던 지연 추정에서의 오차 또한 증가된다.
이러한 변동의 중요성은 R. Ahmadi 등의 "Timing Analysis in Presence of Power Supply and Ground Voltage Variations"(ICCAD 2003, pp. 1 76-1 83) and S. Pant 등의 "Vectorless Analysis of Supply Noise Induced Delay Variation"(ICCAD 2003, pp. 184-191)에 의해 제시되었다. 이 논문들은 구동 블럭 접지전압 및 공급전압에 대한 추가 파라미터들을 포함시켜 게이트 지연에 관한 특성화 공간을 확장하는 것을 제안하였다. 하지만, 이 방안은 몇가지 단점들을 갖는다. 첫째로, 이 방안에서는 회로 라이브러리를 위한 추가적인 지연 모델을 재특성화하거나 구축할 것 을 요구함에 따라, 규칙 크기가 증가되며, 라이브러리 제공자로부터의 협조없이는 적용할 수 없다. 둘째로, 게이트 지연 특성화 프로세스에 부가되는 각각의 추가적인 특성화 규격은 지연 특성화 비용을 상당히 증가시킬 수 있으며(적어도 두배), 이러한 비용은 수개월의 시뮬레이션기간은 아니더라도 이미 몇주간을 요구할 수 있다.
또한, 상술한 논문들과 같은, L. Chen 등의 "Buffer Delay Change in the Presence of Power and Ground Noise"(IEEE Transactions on CAD, v.1 1 , n.3, June 2003, pp. 461 -473)의 보다 상세한 저널 기사에서는 추가 파라미터들의 함수로서 지연을 특성화하는 것을 제안하였는데, 여기서는 셀상의 공통 모드 및 차분 공급전력 노이즈를 기술한다.
전압섬의 사용증가로 인하여, 자신의 공급 및/또는 접지값들이 구동 게이트(driving gate)의 공급 및/또는 접지값과 다르게 되는 피구동 게이트(driven gate)의 지연을 정확하게 계산할 수 있도록 하는 것이 보다 중요하게 되었다. 피구동 게이트의 접지가 구동 게이트의 접지보다 상당히 낮으면, 낮은 신호는 피구동 게이트에서의 접지에 연결된 NFET를 완전하게 턴오프시키지 않을 것이다. 이와 마찬가지로, 피구동 게이트의 공급전압이 구동 게이트의 공급전압보다 상당히 높으면, 높은 신호는 피구동 게이트에서의 공급전압에 연결된 PFET를 완전하게 턴오프시키지 않을 것이다. 상기 경우들에서, 지연이 두 개의 공급전압들의 함수로서 특별하게 특성화되는 레벨 쉬프팅 회로가 과잉 전류 누설 방지를 위하여 요구된다. 그러나, 기타의 경우(예컨데, 공통 접지를 공유하는 고 전압섬으로부터 저 전압섬 으로의 구동)에서는 레벨 쉬프터가 전기적으로 필요하지 않는다. 하지만, 일부 타이밍 방법들은 이 경우에서도 레벨 쉬프터를 요구하는데, 그 이유는 종래의 타이밍 분석 방법은 구동 게이트 및 피구동 게이트상에서 상이한 공급전압을 가짐으로써 초래되는 지연 변동을 정확하게 모델링하지 않으며, 초기 모드 또는 최소 셀 지연을 과대평가하여 쓸모없는 설계 타이밍 분석을 야기시킬 수 있기 때문이다. 이들 레벨 쉬프터는 차지면적, 전력 및 지연을 가중시킴에 따라 바람직하지가 않다.
셀간의 임계값 조정(adjustment)을 위하여 지연 계산언어(DCL)가 제공되지만, DCL 규격에서는 어떠한 특정 규정을 기술하고 있지 않은데, 즉, 상기 조정은 규칙 개발자에게 떠맡기도록 기획되어 있다. 게다가, 이것은 오직 소스/싱크 전압차들로부터의 지연의 일면만을 다루고 있다.
타이밍 동안 회로 시뮬레이션을 수행하고, 이에 따라 소스/싱크전압차를 직접적으로 모델링할 수 있는 트랜지스터 레벨 타이밍 분석이 활용되어 왔다. 하지만, 이 분석은 고가이며 매우 큰 설계에 대해서는 제대로 개산하지 못한다.
따라서, 게이트 지연 라이브러리의 재특성화를 요구하는 것 없이 상이한 공급전압 및/또는 접지전압들을 갖는 게이트에 의해 구동된 게이트의 지연을 보다 정확하게 추정하는 방법이 필요하다.
본 발명의 실시예는 상이한 접지전압 또는 공급전압을 갖는 구동 게이트에 의해 구동되는 게이트의 지연을 판정하는 방법에 관한 것이다. 본 방법은 피구동 게이트 및 구동 게이트의 공급전압 및 접지전압으로부터 조정된 공급전압값을 판정하는 단계, 및 피구동 게이트에 대한 사전 특성화 지연 모델에 상기 조정된 공급전압값을 단일 전압 파라미터로서 적용하는 단계를 포함한다.
본 발명의 특징에 따르면, 본 방법은 또한 슬루(slew)범위차에 따라 피구동 게이트의 지연을 조정하는 단계를 포함한다.
본 발명의 실시예는 구동 게이트에 결합된 피구동 게이트의 적어도 하나의 지연을 판정하는 프로세스에 관한 것이다. 본 프로세스에는 피구동 게이트 및 구동 게이트의 공급전압 및 접지전압을 판정하는 단계, 및 상기 판정된 전압들로부터 단일 전압을 확정하는 단계, 및 피구동 게이트와 연관된 지연 규칙에 적용되는 단일 전압으로부터 피구동 게이트의 지연을 판정하는 단계를 포함한다.
본 발명의 특징에 따르면, 본 프로세스는 또한 임계값 이동 및 슬루범위차 중 적어도 하나에 대하여 피구동 게이트의 지연을 조정하는 단계를 포함한다.
본 발명의 다른 특징에 따르면, 상승(rising) 천이에서의 지연 판정에 있어서, 판정된 전압값의 감축은 Vdd_src - Gnd_sink 에 대응한다. 판정된 구동 게이트 전압들은 Vdd_src 및 Gnd_src 이며, 판정된 피구동 게이트 전압들은 Vdd_sink 및 Gnd_sink 이다. 프로세스는 또한 피구동 게이트가 다중 내부 스테이지들을 갖는 복합 게이트인지를 판정하는 단계를 포함한다. 또한, 복합 게이트에 있어서, 입력 스테이지를 위한 단일 전압은 Vdd_src - Gnd_sink 이고, 이후의 스테이지들을 위한 단일 전압은 Vdd_sink - Gnd_sink 이다.
본 발명의 또 다른 특징에 따르면, 하강(falling) 천이에서의 지연 판정에 있어서, 단일 전압은 Vdd_sink - Gnd_src 에 대응한다. 판정된 구동 게이트 전압들은 Vdd_src 및 Gnd_src 이며, 판정된 피구동 게이트 전압들은 Vdd_sink 및 Gnd_sink 이다. 프로세스는 또한 피구동 게이트가 다중 내부 스테이지들을 갖는 복합 게이트인지를 판정하는 단계를 포함한다. 또한, 복합 게이트에 있어서, 입력 스테이지를 위한 단일 전압은 Vdd_sink - Gnd_src 이고, 이후의 스테이지들을 위한 단일 전압은 Vdd_sink - Gnd_sink 이다.
본 발명의 다른 특징에 따르면, 본 프로세스는 또한 피구동 게이트가 대부분의 출력 천이를 완료하기 이전에 피구동 게이트에 대한 최종(late) 입력 전압이 획득되었는지를 판정하는 단계, 및 피구동 게이트가 대부분의 천이를 완료하기 이전에 피구동 게이트에 대한 최종 입력 전압이 획득된 경우, 상승 천이에서의 지연(여기서, 판정 전압의 감축은 Vdd_src - Gnd_sink 에 대응함) 및 하강 천이에서의 지연(여기서, 판정 전압의 감축은 Vdd_sink - Gnd_src 에 대응함) 중 적어도 하나의 지연을 판정하는 단계를 포함할 수 있다. 판정된 구동 게이트 전압들은 Vdd_src 및 Gnd_src 이며, 판정된 피구동 게이트 전압들은 Vdd_sink 및 Gnd_sink 이다.
본 프로세스는 또한 입력이 최소 로직 임계값을 통과하는 바로 즉시 출력이 천이를 개시하는 경우에 피구동 게이트는 단일 스테이지 게이트인 것으로 추정하는 단계를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 조정된 값 및 통상값은 최종 모드 및 초기 모드를 계산하는데에 활용된다. 최종 모드에 있어서, 단일 전압은 다음의 등식으로부터 확정된다:
delay_rising_in = f(min(Vdd_sink - Gnd_sink, Vdd_src - Gnd_sink)) 및
delay_falling_in = f(min(Vdd_sink - Gnd_sink, Vdd_sink - Gnd_src)).
판정된 구동 게이트 전압들은 Vdd_src 및 Gnd_src 이며, 판정된 피구동 게이트 전압들은 Vdd_sink 및 Gnd_sink 이다. 초기 모드에 있어서, 단일 전압은 다음의 등식으로부터 확정된다:
delay_rising_in = f(max(Vdd_sink - Gnd_sink, Vdd_src - Gnd_sink)) 및
delay_falling_in = f(max(Vdd_sink - Gnd_sink, Vdd_sink - Gnd_src)).
판정된 구동 게이트 전압들은 Vdd_src 및 Gnd_src 이며, 판정된 피구동 게이트 전압들은 Vdd_sink 및 Gnd_sink 이다.
본 발명의 또 다른 특징에 따르면, 비예측적인 전압 극부 변동에 대하여, 판정된 전압들의 감축은 다음의 등식을 포함한다:
최종 모드의 경우:
delay_rising_in = f(min(Vdd_sink_min - Gnd_sink_max, Vdd_src_min - Gnd_sink_max)) 및
delay_falling_in = f(min(Vdd_sink_min - Gnd_sink_max, Vdd_sink_min - Gnd_src_max)); 그리고
초기 모드의 경우:
delay_rising_in = f(max(Vdd_sink_max - Gnd_sink_min, Vdd_src_max - Gnd_sink_min)) 및
delay_falling_in = f(max(Vdd_sink_max - Gnd_sink_min, Vdd_sink_max - Gnd_src_min)).
판정된 구동 게이트 전압들은 Vdd_src_min, Vdd_src_max, Gnd_src_min, 및 Gnd_src_max 이며, 판정된 피구동 게이트 전압들은 Vdd_sink_min, Vdd_sink_max, Gnd_sink_min, 및 Gnd_sink_max 이다.
본 발명의 다른 특징에 따르면, 게이트는 적어도 하나의 스위칭 입력을 갖는 다중 입력 게이트이다. 스위칭 입력이 하강하고 비 스위칭 입력(X)이 로우이면, 본 프로세스는 싱크 블럭의 최종 또는 초기 지연 계산을 위한 전압을 각각 획득하는데에 사용되는 최소 또는 최대 Vdd_sink - Gnd_src_X 에 대응하는 값을 포함하는 단계를 더 포함하며, 여기서 Vdd_sink 는 피구동 게이트의 전압을 나타내고, Gnd_src_X 는 비 스위칭 입력(X)의 구동 게이트에서의 접지전압을 나타낸다. 또한, 스위칭 입력이 상승하고 비 스위칭 입력(X)이 하이이면, 본 프로세스는 싱크 블럭의 최종 또는 초기 지연계산에서 사용되는 전압을 각각 획득하는데에 사용되는 최소 또는 최대 Vdd_src_X - Gnd_sink 에 대응하는 값을 포함하는 단계를 더 포함하며, 여기서 Vdd_src_X 는 비 스위칭 입력(X)의 구동 게이트의 전압을 나타내고, Gnd_sink 는 피구동 게이트의 접지전압을 나타낸다. 또한, 본 프로세스는 하강 입력으로 인한 지연을 계산하는 경우에, 모든 입력 i에 대하여 Vdd_sink - Gnd_src_i 의 최대 또는 최소를 이용하여 하강 입력으로 인한 지연을 계산하는 단계와, 상승 입력으로 인한 지연을 계산하는 경우에, 모든 입력 i에 대하여 Vdd_src_i - Gnd_sink 의 최대 또는 최소를 이용하여 상승 입력으로 인한 지연을 계산하는 단계를 포함할 수 있다. 이 경우, Vdd_sink 및 Gnd_sink 는 피구동 게이트의 전압들을 나타내며, Vdd_src_i 및 Gnd_src_i 는 피구동 게이트의 모든 입력 i 에 대한 구동 게이트의 전압들을 나타낸다.
본 발명의 또 다른 특징에 따르면, 본 프로세스는 정적 타이밍 분석기에서 수행된다.
본 발명의 다른 특징에 따르면, 정적 타이밍 분석기는 상술한 프로세스를 수행하도록 구성되고 배치된다. 또한, 정적 타이밍 분석기는 컴퓨터 판독가능매체상에 저장된다.
본 발명의 실시예는 피구동 게이트 및 구동 게이트의 공급전압 및 접지전압을 수신하는 장치, 수신 전압으로부터 단일 전압을 생성하도록 구성되고 배치된 제어유닛, 및 피구동 게이트와 연관된 단일 전압에 대한 지연을 지연 규칙으로부터 확정하는 장치를 포함하는 지연 분석기에 관한 것이다.
본 발명의 특징에 따르면, 지연 분석기는 임계값 이동에 따라 수신 공급전압 및 접지전압을 조정하는 장치를 더 포함할 수 있다. 또한, 슬루범위차에 따라 확정된 지연을 조정하는 장치가 포함될 수 있다.
본 발명의 실시예는 피구동 게이트 지연을 판정하는 컴퓨터 사용가능 프로그램 코드를 포함하는 컴퓨터 사용가능매체를 구비한 컴퓨터 프로그램 제품에 관한 것이다. 컴퓨터 프로그램 제품은 피구동 게이트 및 구동 게이트의 공급전압 및 접지전압을 판정하는 컴퓨터 사용가능 프로그램 코드, 판정된 전압들로부터 단일 전압을 생성하는 컴퓨터 사용가능 프로그램 코드, 및 피구동 게이트에 대한 지연 규칙으로부터 단일 전압과 연관된 지연을 액세스하는 컴퓨터 사용가능 프로그램 코드를 포함한다.
본 발명의 특징에 따르면, 단일 전압을 생성하는 코드 단편에는 임계값 이동에 따라 판정 공급전압 및 접지전압을 조정하는 알고리즘이 포함될 수 있다.
더욱이, 단일 전압을 생성하는 코드 단편은 슬루범위차에 따라 확정된 지연을 조정하는 알고리즘을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 단일 전압을 생성하는 코드 단편은 Vdd_src - Gnd_sink 의 표현으로부터 상승 천이에서의 지연을 판정하는 알고리즘을 포함할 수 있다.
알고리즘은 Vdd_sink - Gnd_src 의 표현으로부터 하강 천이에서의 지연을 판정한다.
판정된 구동 게이트 전압들은 Vdd_src 및 Gnd_src 이며, 판정된 피구동 게이트 전압들은 Vdd_sink 및 Gnd_sink 이다.
도 1은 상이한 접지 대 Vdd 전압들에서 동작하는 구동 게이트 및 피구동 게이트를 도시한다.
도 2는 본 발명을 개략적으로 도시한다.
도 3a 및 도 3b는 입력 및 출력 각각에서의 상이한 슬루들을 도시한다.
도 4는 슬루 측정에서의 상이한 전력공급범위 및 지연 임계값에서의 이동을 설명한다.
도 5는 계산된 도착 시간 및 슬루를 조정하는 테이블을 도시한다.
도 6은 피구동 게이트의 지연을 판정하는 프로세스의 흐름도이다.
도 7은 본 발명의 특징에 따른 장치의 예시적인 실시예를 도시한다.
본 발명은 오직 단일 전압 파라미터의 함수인 피구동 게이트의 재특성화되거나 또는 구축된 지연 모델을 이용하여, 피구동 게이트 및 구동 게이트의 공급전압 및 접지전압들을 기초로 피구동 게이트의 적어도 하나의 지연을 판정하는 것에 관한 것이다. 지연 모델에 적용되는 적어도 하나의 조정된 전압값은 피구동 게이트 및 구동 게이트의 공급전압 및 접지전압으로부터 판정이 된다. 또한, 구동 게이트와 피구동 게이트간의 지연 측정 포인트에서의 차이를 나타내는 피구동 게이트의 입력 도착 시간에 지연 조정이 추가될 수 있는 동시에, 피구동 게이트의 입력 슬루, 지연, 및 출력 슬루가 조정된 전압의 판정시에 고려될 수 있다.
본 출원에서, "Gnd_sink"와 "Vdd_sink"는 피구동 게이트(싱크)의 공급전압들을 일컬으며, "Gnd_src"와 "Vdd_src"는 구동 게이트(소스)의 접지전압 및 공급전압을 일컫는데, 이 모든 전압은 동일 기준을 기초로 한다. 이 기준은 임의적이기 때문에, 일반성을 상실하는 것 없이, 이 전압들(예컨데, Gnd_sink) 중에서 하나를 선택하여 이를 공통 기준으로 할 수 있으며, 나머지 세 개의 독립 전압값들은 본 방법을 채택한 지연 계산 서브시스템을 단지 통과할 수 있다.
도 1은 다른 인버터(G1), 즉 소스로부터의 신호에 의해 구동되는 인버터(G2)(싱크)를 도시하며, 여기서 상기 다른 인버터(G1)의 하이값 및 로우값(즉, Vdd 및 접지)은 피구동 인버터의 하이값 및 로우값과 일치하지 않는다. 본 발명에 따라, 상승 신호 및 하강 신호 모두의 경우가 고려된다. 각 경우에서, 트랜지스터 의 출력 천이를 구동시키는 G2에서의 트랜지스터상의 Vgs값은 예컨데, IBM EinsTimer 프로그램과 같은 통상적인 정적 타이밍 분석기가 보통 사용하는 VDD_G2 - GND_G2 값과 다르다.
상기 설명으로부터, 적어도 일부의 경우에서, 피구동 게이트의 입력상의 상승 천이 지연이 통상적인 타이밍 분석에 의해 활용이 되는 Vdd_sink - Gnd_sink 가 아닌 Vdd_src - Gnd_sink 의 함수로서 보다 정확하게 계산될 수 있음을 알 수가 있다. 또한, 일부 경우에서 피구동 게이트의 입력상의 하강 천이 지연이 통상적인 타이밍 분석에 의해 활용되는 Vdd_sink - Gnd_sink 가 아닌 Vdd_sink - Gnd_src 의 함수로서 보다 정확하게 계산될 수 있다. 상기 각 경우들에서 턴오프되는 장치는 상기에서 계산된 조정 전압과는 다른 최종 오프 Vds 전압을 여전히 경험한다. 하지만 이런 영향은 천이 구동으로 전환하는 장치에 인가된 Vgs에서 보다 훨씬 작으므로, 서술된 조정 전압은 여전히 훌륭한 지연계산을 형성한다.
일부 경우에서 이러한 조정 전압의 사용은 보다 정확할 수 있지만, 어떤 상황에서는, 추가적인 계산이 필요할 수 있다. 예를 들어, 피구동 게이트가 다중 내부 스테이지들을 갖는 복합 게이트인 경우, 입력 스테이지에 대해서는 조정 전압이 보다 정확할 것이고, 이후 스테이지들에 대해서는 통상적인 정적 타이밍 분석방법이 보다 정확할 것이다.
도 2에서 도시된 바와 같이, 소스 Vdd 및 Gnd 와, 싱크 Vdd 및 Gnd 는 도면부호 20에서 수신되고, 이들 값은 도면부호 21에서 단일 전압으로 감축된다. 도 1에서 도시된 구성에서, 단일 전압은 상승 천이 및 하강 천이에 따라, 상술한 방법 으로 계산된다. 일단 단일 전압이 판정되면, 단일 전압은 지연을 판정하기 위하여 도면부호 22에서 재특성화 지연 규칙에 적용된다. 하지만, 이하에서 설명되는 바와 같이, 예컨데, 도면부호 23에서 임계값 이동으로 인한 기타 조정이 소스 및 싱크 Vdd 및 Gnd 을 기초로 취해진다. 또한, 이하에서 설명되는 바와 같이, 단일 전압이 도면부호 22에서 슬루를 위해 조정될 수 있다.
또한, 조정 전압을 적용해야하는지를 판정하는데에 도움이 되도록 입력 및 출력 슬루 및 지연이 사용될 수 있다. 피구동 게이트의 출력(또는, 다중 스테이지 게이트의 경우 제1 내부 스테이지의 출력)의 대부분의 천이가 완료되기 이전에 입력이 최종 전압에 도달한 경우 위에서 계산된 조정 전압은 추가적인 정확성을 제공한다. 도 3a에서 도시된 바와 같이, 피구동 게이트의 출력의 대부분의 천이가 완료되기 이전에 입력이 최종 전압에 도달하면, 이로 인하여 최종 전압은 지연에 상당한 영향을 미치게 되지만, 반면에 도 3b에서 도시된 바와 같이, 피구동 게이트의 출력의 대부분의 천이가 완료되기 이전에 입력이 최종 전압에 도달하지 않으면, 이로 인하여 최종 전압은 지연에 영향을 거의 미치지 않는다.
게다가, 라이브러리 게이트에 관한 추가 정보, 즉 단일 스테이지 또는 다중 스테이지인지를 나타내는 추가 정보가 제공되면, 이 정보는 최대 및 최소값들이 적용될 필요가 있는지를 판정하거나, 또는 조정 전압이 단독으로 사용될 수 있는지를 판정하는데에 사용될 수 있다. 일부 경우에서, 피구동 게이트의 입력 슬루, 지연, 및 출력 슬루를 고려함으로써 게이트가 단일 스테이지인지를 판정하는 것이 가능할 수 있다. 만약 게이트 라이브러리에 대한 일부 최소 로직 임계값, 예를 들어, 출력 천이의 개시를 불러일으킬 수 있는 최초 입력 신호 천이가 알려지면, 게이트에서의 하나 이상의 스테이지의 존재를 위해, 이 임계값을 통과하는 입력 신호와 천이를 개시하는 출력 신호사이에 충분한 시간이 경과되었는지를 판정할 수 있게 된다. 만약 입력이 최소 로직 임계값을 통과한 바로 즉시 출력이 천이를 개시하면, 이것은 단일 스테이지 게이트일 수 있음을 추정할 수 있다.
그러므로, 만일 게이트가 단일 스테이지이고, 대부분의 출력 천이가 완료되기 이전에 입력 신호의 천이가 완료된 것으로 판정된다면, 본 발명에 따른 지연 계산을 위한 상술한 조정 전압을 사용하는 것이 이롭고 적당하다.
하지만, 위에 설명된 단일 또는 다중 스테이지 판정이 항상 가능한 것만은 아닐 수 있다. 위 경우에서, 안전한 분석을 보장하기 위하여, 즉, 계산 값들이 긍적적이지 않으면, 조정 전압 및 통상 전압의 최소값이 최종 모드 또는 최대 지연을 계산하는데에 사용될 수 있고, 조정 전압 및 통상 전압의 최대값이 초기 모드 또는 최소 지연을 계산하는데에 사용될 수 있다. 이와 관련하여, 다음의 등식들이 활용된다:
· delay_early_rising_in = f( max( Vdd_sink - Gnd_sink, Vdd_src - Gnd_sink ) )
· delay_late_rising_in = f( min( Vdd_sink - Gnd_sink, Vdd_src - Gnd_sink ) )
· delay_early_falling_in = f( max( Vdd_sink - Gnd_sink, Vdd_sink - Gnd_src ) )
· delay_late_falling_in = f( min( Vdd_sink - Gnd_sink, Vdd_sink - Gnd_src ) )
게이트 지연은 거의 항상 단조 감소 전압 함수이기 때문에, 상기 서술된 등식들은 잘 적용된다. 하지만, 이것이 상기 경우에서 신뢰적이지 않는다면, 초기 모드에서 사용된 최소 지연 및 최종 모드에서 사용된 최대 지연과 함께, 조정 전압 및 통상 전압 모두를 사용하여 지연을 계산할 수 있다. 동일한 두 개의 계산된 지연들의 최대 및 최소가 정확한 초기 및 최종 모드 지연을 판정하는데에 사용될 수 없도록 하기 위하여, 기타 지연 함수 파라미터, 예를 들어, Vdd_sink, Gnd_sink, Vdd_src, 및 Gnd_src 가 최종 및 초기 모드에서 상이한 값들을 가질 수 있음에 따라, 이것은 추가적인 지연 계산을 요구할 수 있음을 주지한다.
일부 경우에서, 비예측적인 전압의 독립적 국부 변동을 나타내는 특정 Vdd 또는 Gnd 값들에 관한 범위가 있을 수 있다. 이 경우, 초기값을 위해서는 최대 Vdd 및 최소 Gnd를 사용하고, 최종값을 위해서는 최소 Vdd 및 최대 Gnd를 사용할 것이다:
· delay_early_rising_in = f( max( Vdd_sink_max - Gnd_sink_min, Vdd_src_max - Gnd_sink_min ) )
· delay_late_rising_in = f( min( Vdd_sink_min - Gnd_sink_max, Vdd_src_min - Gnd_sink_max ) )
· delay_early_falling_in = f( max( Vdd_sink_max - Gnd_sink_min, Vdd_sink_max - Gnd_src_min ) )
· delay_late_falling_in = f( min( Vdd_sink_min - Gnd_sink_max, Vdd_sink_min - Gnd_src_max ) )
만약 전압값 범위가 독립적이지 않다면, 전압들의 조합이 초기 모드 계산에서 최대결과를 가져다주며, 최종 모드 계산에서 최소값을 가져다 주는 지연규칙을 통과하는데에 활용될 수 있다.
게이트에서의 트랜지스터에 대한 몸체 바이어스(예를 들어, Nwell 및 Pwell 또는 기판접촉점)가 게이트와 가까이 있는 것으로 가정하면, 이에 따라 게이트를 위한 공급전압은 몸체 바이어스 전압과 대략 동일하다. 만약 이것이 들어맞지 않으면, 최종 지연을 위하여 Vdd_sink 을 대신으로 min(Vdd_sink, NwelLsink), Gnd_sink 을 대신으로 max(Gnd_sink, PwelLsink)을 사용하고, 초기 지연을 위하여 Vdd_sink 을 대신으로 max(Vdd_sink, NwelLsink), 및 Gnd_sink 을 대신으로 min(Gnd_sink, PwelLsink)을 사용하는 근사방법(bounding method)이 확장될 수 있다. 소스 게이트의 Nwell 및 Pwell 전압들은 싱크 게이트의 지연에 모두 영향을 주는 출력 레벨에 영향을 미치지 않기 때문에 중요하지가 않다. 만약 게이트 지연이 Vdd 및 접지값들로부터 Nwell 및 Pwell 의 독립값들에 대하여 특성화되었다면 well 전압들은 직접 사용될 수 있으며, 상기 치환은 필요하지 않게 된다.
본 발명은 또한 구동 게이트와 피구동 게이트사이의 지연 계산에 사용되는 전압 기준 포인트에서의 차이를 다룰 수 있다. 도 4가 단순 램프로서의 슬루를 모델링하는 것에 기초되고 있지만, 가정된 다른 파형을 다루는데에 유사한 일반방법이 사용될 수 있음을 인지한다.
이를 기초로, 다음의 지연 조정이 피구동 게이트의 입력에서의 상승 및 하강 도착 시간에 추가될 수 있다. 이하의 서술을 위해, 소스 및 싱크 게이트 사이의 임의의 배선 지연을 소스 게이트 지연의 일부로서 간주한다. 파라미터(FM)는 공급전압의 비율로서, 신호 도착 시간이 판정될 때의 전압크로싱 포인트(voltage crossing point)를 정의한다. 통상적인 50% 지연 측정에 대하여 FM = 0.5 이다. 따라서, 신호가 [접지 + (공급 - 접지)*FM]값을 통과할 때에 지연이 측정된다. 즉, 소스 또는 구동 게이트 지연은 피구동 게이트의 입력이 [Gnd_sink + FM_sink * (Vdd_sink - Gnd_sink)] 에 도달하는 시점으로 특성화되고, 싱크 또는 피구동 게이트 지연은 자신의 입력이 [Gnd_sink + FM_sink * (Vdd_sink - Gnd_sink)]에 도달할 때의 시점으로부터 특성화된다. 완전한 일반화를 위하여, 피구동 게이트 및 구동 게이트상에서 그리고 상승 및 하강신호에 대해 상이한 FM 값을 허용한다. 일부 블럭의 지연(출력 파형)이 예컨데, 다른 곳 보다 일부 포인트에서의 크로싱에 대한 상이한 베타율로 인하여 보다 예민하기 때문에, 이 융통성은 구동 게이트와 피구동 게이트의 접지 및 공급에서의 차이가 없을지라도 유용할 수 있다. 이와 유사하게, FS는 슬루측정에서 사용된 포인트들간의 전압범위를 공급전압의 비율로서 다시 기술하며, 개별적인 값들은 소스 및 싱크 게이트 그리고 상승 및 하강 천이에 사용될 수 있다. 10% 내지 90% 의 Vdd 슬루측정에 대해, FS = (0.9 - 0.1 ) = 0.8 이다. 그러므로, 각각의 게이트에 대한 지연 및 슬루 특성화는 FM 및 FS의 자체값을 이용하여 수행될 수 있다. 피구동 게이트 또는 싱크 게이트의 공급 전압과 관련된 조정된 슬루를 생성하기 위하여, 다음 공식이 소스 또는 구동 게이트의 공급 전압과 관 련된 구동 게이트의 출력(또는 순 구동 싱크)에서 계산된 슬루(상승 또는 하강)에 적용된다:
· Slew_sink_in_adjusted = Slew_src_out * [((Vdd_sink - Gnd_sink) * FS_sink)/((Vdd_src-Gnd_src) * FS_src)]
FS_src = FS_sink 인 경우, 이것은 다음으로 감축된다:
· Slew_sink_in_adjusted = Slew_src_out * [(Vdd_sink - Gnd_sink ) / (Vdd_src - Gnd_src)]
소스 게이트 또는 구동 게이트의 공급전압과 관련하여 계산되었던 싱크 게이트에 대한 입력에서 도착 시간에 추가된 도착 시간 조정을 계산하는데에 다음의 공식들이 사용된다. 그 결과물은 공급 전압과 관련된, 피구동 게이트 또는 싱크 게이트의 입력에서의 교정된 도착 시간이다. 각 공식에서의 첫째줄은 공급 전압레벨에 독립적인 신호에 대한 전압 램프율 당 시간을 판정하고, 나머지는 소스 및 싱크 게이트의 측정 기준 포인트들사이의 전압 차이를 판정한다.
· AT_rising_in_adjustment = {Slew_src_out / [FS_src * (Vdd_src - Gnd_src)]}*{[Gnd_sink + FM_sink * (Vdd_sink - Gnd_sink)] - [Gnd_src + FM_src * (Vdd_src - Gnd_src)]} 및
· AT_falling_in_adjustment = {Slew_src_out / [ FS_src * (Vdd_src - Gnd_src)] } * {[Gnd_src + FM_src * (Vdd_src - Gnd_src)] - [Gnd_sink + FM_sink * (Vdd_sink - Gnd_sink)]}
FS_src = FS_sink = FS 및 FM_src = FM_sink = 0.5 인 경우에서, 이들은 다 음으로 감축된다:
· AT_rising_in_adjustment = {Slew_src_out / [ FS * (Vdd_src - Gnd_src)]} * {(Gnd_sink + Vdd_sink) - (Gnd_src + Vdd_src)} / 2, 및
· AT_falling_in_adjustment = {Slew_src_out / [FS * (Vdd_src - Gnd_src )]} * {(Gnd_src + Vdd_src) - (Gnd_sink + Vdd_sink)} / 2
만약 Vdd 및 Gnd 값들이 전압범위로부터의 값을 취할 수 있다면, 초기 모드에서의 최대 AT 조정 및 슬루, 및 최종 모드에서의 최소 AT 조정 및 슬루를 가져다 주는 극값(extreme)들을 선택할 것이다. 다양한 Vdd 및 Gnd 값들에서의 독립적 변동을 위해, 이것은 슬루 조정에 대하여 다음을 가져다준다:
· Slew_sink_in_adjusted_late = Slew_src_out_late * [((Vdd_sink_max - Gnd_sink_min) * FS_sink) / ((Vdd_src_min - Gnd_src_max) * FS_src)]
· Slew_sink_in_adjusted_early = Slew_src_out_early * [((Vdd_sink_min - Gnd_sink_max) * FS_sink) / ((Vdd_src_max - Gnd_src_min) * FS_src)]
· AT_rising_in_adjustment_late = { Slew_src_out_late / [ FS_src * ( Vdd_src_min - Gnd_src_min)]} * {[ Gnd_sink_max + FM_sink * ( Vdd_sink_max - Gnd_sink_max )] - [ Gnd_src_min + FM_src * ( Vdd_src_min - Gnd_src_min )]}
· AT_rising_in_adjustment_early =
{Slew_src_out_early/[FS_src*(Vdd_src_max - Gnd_src_max)]} * {[Gnd_sink_min + FM.sink * ( Vdd_sink_min - Gnd_sink_min )] - [ Gnd_src_max + FM_src * ( Vdd_src_max - Gnd_src_max )]}
· AT_falling_in_adjustmentJate =
{Slew_src_out_late/[FS_src*(Vdd_src_max - Gnd_src_max)]} * {[Gnd_src_max + FM_src * ( Vdd_src_max - Gnd_src_max )] - [ Gnd_sink_min + FM_sink * ( Vdd_sink_min - Gnd_sink_min )]}
· AT_falling_in_adjustment_early = {Slew_src_out_early/[FS_src *(Vdd_src_min - Gnd_src_min )]} * {[Gnd_src_min + FM_src * (Vdd_src_min - Gnd_src_min )] - [Gnd_sink_max + FM_sink *(Vdd_sink_max - Gnd_sink_max )]}
AT 조정을 위해 도시된 극값들이 왜 선택이 되었는지를 이해하기 위하여, 도 4를 참조하면, 상승 천이에 대해, Vdd_src 를 보다 낮게, Gnd_src 를 보다 낮게, Vdd_sink 를 보다 높게, 또는 Gnd_sink 를 보다 높게 이동시키면 소스 도착 시간 측정 포인트에 대해 모든 싱크 도착 시간 측정 포인트가 뒤쳐지는 결과가 초래될 것이다. 그러므로, 이 극값들은 최종 모드에 적합한 최대 도착 시간 조정을 가져다 주며, 반대 극값들은 초기 모드에 적합한 최소 도착 시간 조정을 가져다 준다. 하강 천이에 대하여 유사 분석이 위에서 주어진 값들을 불러일으킨다.
전술한 바에 더하여, 만일 규칙 지연 함수를 통과한 단일 전압값이 지연 계산될 셀의 Vdd - Gnd 가 아니면, 규칙 지연 및 슬루 함수로부터의 결과적인 지연 및 슬루는 교정된 전압 범위에 관한 것이 아닐 것이다. 그러므로, 피구동 셀의 Vdd 및 Gnd 에 대한 교정값으로 도착 시간을 조정하고 구동 블럭 Vdd 및 Gnd 에 대한 슬루를 계산하는 셀 입력에서의 상술한 바와 유사한 방법으로 셀 출력에서의 도착 시간 및 슬루에 대해 조정이 이루어져야한다. 상술한 바와 같은 동일한 연산들이 수행되지만, 이 경우 "_src" 정보는 규칙 지연 함수를 통과한 전압값에 관한 것이고, "_sink"은 피구동 셀의 사실상의 Vdd 및 Gnd 에 관한 것이다. 이러한 제2 조정을 수행하는데에 있어서, 하강 출력 천이에 대한 피구동 셀의 Vdd 및 상승 출력 천이에 대한 피구동 셀의 Gnd 가 되는 출력 천이의 개시 포인트를 확인해야한다. 이 값은 "_src" 및 "_sink" 사이에서 공통으로 고려되어야 하고, 다른 "_src" 값, 즉 상승 출력 천이에서의 Vdd 및 하강 출력 천이에서의 Gnd 는 규칙 지연 함수를 통과한 단일 전압값을 추가하거나 감산함으로써 판정될 수 있다. 이러한 계산들이 도 5에서 도시된 테이블에 제공된다.
본 발명의 다른 실시모습에 따르면, 다중 입력 게이트의 지연은 직렬 트랜지스터 스택, 예컨데, Nand 게이트에서의 풀 다운 NFET의 도전성에 따라 다를 수 있다. 이들 중 하나는 스위칭일 것이고, 그 전압은 상술한 프로세스에 따라 판정될 수 있다. 하지만, 만약 비 스위칭 입력이 특별히 높거나 또는 낮은 전압을 갖는 다면, 이것은 게이트 출력 천이를 가속시키거나 또는 감속시킴으로써 본 명세서에서 서술된 최소 또는 최대 전압값이 더이상 게이트 지연상의 신뢰적인 한계가 되지 않을 수 있다.
따라서, 본 프로세스는 지연 규칙에 적용하는 단일 전압을 판정할 때에 셀의 모든 입력을 구동하는 회로의 공급 전압 및 접지전압들을 고려함으로써 이 문제를 해결하도록 확장된다.
만약, 스위칭 입력이 하강하고, 비 스위칭 입력(X)이 로우이면, 싱크 블럭의 최종 또는 초기 지연 계산에 각각 사용되는 전압을 획득하는데에 사용되는 최소 또 는 최대의 Vdd_sink - Gnd_src_X 을 포함시켜 고려할 것이다. 스위칭 입력이 상승하고, 비 스위칭 입력(X)이 하이이면, 싱크 블럭의 최종 또는 초기 지연 계산에 각각 사용되는 전압을 획득하는데에 사용되는 최소 또는 최대의 Vdd_src_X - Gnd_sink 을 포함시켜 고려할 것이다. 어느쪽 입력 민감도가 스위칭 입력을 출력으로 신호 전파하는데에 필요한지를 종종 파악할 수 없는 것으로 이해하는 바에 따라, 신중함을 위해, 하강 입력으로 인한 지연을 계산할 때에 모든 입력 i 에 대해 Vdd_sink - Gnd_src_i 의 최대 또는 최소를 고려하고, 상승 입력으로 인한 지연을 계산할 때에는 모든 입력 i 에 대해 Vdd_src_i - Gnd_sink 의 최대 또는 최소를 항상 고려한다.
만약 스위칭 입력이 상승이고, 비 스위칭 입력이 로우이거나, 또는 만약 스위칭 입력이 하강이고 비 스위칭 입력이 하이이면, 일반적인 임의의 CMOS 게이트에서, 비 스위칭 입력에 의해 입력이 주어지는 게이트를 갖는 트랜지스터는 스위칭 입력에 의해 입력이 주어지는 게이트를 갖는 트랜지스터와 직렬 스택으로 놓여 있지 않을 것인데, 그 이유는, 상기 스택은 턴온되는 PFETs 와 NFET 모두를 포함해야하고, 이에 따라 출력 천이를 제어하는 통로가 되어야하기 때문이다. 그래서, 이 입력의 소스 Vdd 및 접지 전압들은 보통 최대 또는 최소에서 생략될 수 있다.
만약, 다른 비 스위칭 입력에 의해 입력이 주어지는 트랜지스터와 직렬 스택으로 있는 트랜지스터에 특정 입력이 제공되지 않는 것이 알려진 경우, 비 스위칭 입력과 연관된 소스 전압은 최대 또는 최소로부터 생략될 수 있다. 상기와 같은 스택 구조 정보는 셀 데이터에서 명백하게 획득될 수 있거나, 또는 게이트 함수로부 터 추정될 수 있다. 예를 들어, AND/OR/INVERT 게이트에서, 동일 및 레그에서의 두 입력들은 NFET 스택에 함께 나타나는 것으로 추정될 수 있으며, 그 결과 이들의 전압은 모두 어느 한쪽의 입력 상승으로 인한 지연을 계산하는데에 사용될 것이다. 하지만, 상이한 및 레그에서의 입력들은 상이한 NFET 스택에서 나타나는 것으로 추정될 수 있으며, 그 결과 이들의 전압은 모두 어느 한쪽의 입력 상승으로 인한 지연을 계산하는데에 사용되지 않을 것이다. 하지만, 상이한 및 레그에서의 장치들은 PFET 스택에서 함께 나타나는 것으로 추정될 수 있으며, 그 결과 이들의 전압은 모두 어느 한쪽의 입력 하강으로 인한 지연을 계산하는데에 사용될 것이다. 이 함수 참조는 본질적으로 입력에서 출력으로의 천이를 전파하는 요구된 입력측 민감도를 판정하는 것에 대응하는 것이며, 따라서 지연 규칙에 적용하는 단일 전압을 판정할 때에 셀의 모든 입력을 구동하는 회로의 공급 및 접지 전압을 고려하는 프로세스의 확장의 첫번째 변형과 유사함에 주목한다.
피구동 게이트의 지연을 판정하는 프로세스가 도 6의 흐름도에 도시된다. 스텝 100 에서, 지연 계산되는 천이를 선택한다. 이것은 적어도 게이트, 입력 핀, (상승 또는 하강) 천이, 및 슬루, 및 출력 핀 및 천이를 포함한다. 또한 이것은 다른 비 스위칭 입력의 상태를 포함한다.
스텝 110에서, 구동 게이트의 Vdd 및 Gnd 전압들 및 지연 계산되는 피구동 게이트의 Vdd 및 Gnd 전압들이 구해진다.
스텝 120에서, 대부분의 출력 천이가 완료되기 전에 입력 천이가 완료되었는지에 대하여 선택적 판정이 이루어진다(도 3a 및 도 3b 참조). 이것은 오직 피구동 게이트의 전압들만을 이용하여(즉, 알려진 방법에 따라), 피구동 게이트의 초기 지연 및 출력 슬루를 계산하고, 입력 슬루, 초기 지연 및 출력 슬루에 기초하여 입력 천이가 완료될 때에 완료되게 되는 출력 천이의 대략적인 퍼센트율을 판정함으로써 판정될 수 있다. 예를 들어, 특정 상수 K120, 입력 슬루(Si), 초기 지연(D), 및 초기 출력 슬루(So)에 대해, 식은 수학적으로 "( 0.625*Si - D + 0.625*So ) / So < K120 ?" 로서 표현될 수 있다. 이 식에서, 분자는 출력이 스위칭을 개시한 이후에 입력이 얼마나 오랫동안 여전히 스위칭하는지를 대략 말해주며, 분모는 출력 천이가 완료하는데에 얼마나 시간이 걸리는지를 말해준다. 부등식이 충족되는 경우 대부분의 출력 천이 이전에 입력 천이가 완료된 것으로 간주된다.
스텝 130은 선택적으로 게이트가 단일 스테이지인지를 판정한다. 이것은 라이브러리에 의해 특정될 수 있거나, 또는 상수 K130(단계 120에서 사용된 상수 K120과 관련없음), 입력 슬루(Si), 초기 지연(D), 및 초기 출력 슬루(So)에 대해, K130*Si > D - 0.625*So 인지를 수학적으로 판정함으로써 추정될 수 있다. 이 식에서, 부등식의 좌항은 입력이 언제 일정 스위칭 임계값에 도달하는지를 말해주며, 상수 K130 은 전형적으로 - 0.625 와 0.625 사이에 있다. 부등식의 우항은 출력이 언제 스위칭하기 시작하는지를 말해준다. 만일 부등식이 충족된다면 게이트는 단일 스테이지인 것으로 간주한다.
스텝 120 및 스텝 130에서의 질의가 긍정적이면, 도 1을 참조하여 서술한 바 와 같이, 스텝 140은 단순히 조정 전압만을 선택한다(즉, 구동 게이트의 Vdd 또는 Gnd 와 피구동 게이트의 Vdd 또는 Gnd 사이의 차, 이 차는 입력 천이가 상승 또는 하강인지에 따라 선택된다). 만약 이와 다른 경우, 즉, 스텝 120 및 스텝 130에서의 질의가 부정적이거나, 또는 이 선택적 질의가 수행되지 않으면, 스텝 150은 초기(최소) 지연 또는 최종(최대) 지연이 각각 계산되고 있는지에 기초하여, 피구동 게이트 및 조정 전압에서의 Vdd-Gnd 의 극값(이 극값은 최대값 또는 최소값이다)을 이용한다.
스텝 160은 상술한 바와 같이, 계산되는 지연에 영향을 미칠 수 있는 다른 비 스위칭 입력을 고려한다. 만약 비 스위칭 입력이 지연에 영향을 미치는 것이 알려지지 않으면, 모든 비 스위칭 입력이 고려될 수 있다. 만약 관심 대상의 천이가 발생할 때에 이 비 스위칭 입력의 상태가 알려지면, 오직 이 상태에 대한 조정 전압이 계산될 수 있는데, 즉, 로우 입력에 대하여, 조정 전압은 Vdd_피구동 - Gnd_구동이 될 것이고, 하이 입력에 대하여, 조정 전압은 Vdd_구동 - Gnd_피구동이 될 것이다. 이 표현에서, "구동" 전압은 비 스위칭 입력을 구동시키는 게이트의 대략적인 공급 전압이며, 스위칭 입력을 구동시키는 게이트의 공급 전압은 아니다.
스텝 170은 도 4에서 도시된 바와 같은 입력 지연 및 슬루 조정을 계산한다.
스텝 180은 스텝 120으로부터의 알려진 지연 계산 방법에 이전에 선택된 전압을 입력시킴으로써 게이트 지연 및 출력 슬루를 계산한다.
스텝 190은 스텝 180에서의 전압이 피구동 게이트의 Vdd-Gnd 이였는지를 판정한다. 만일, 스텝 180에서의 전압이 피구동 게이트의 Vdd-Gnd 이 아니였다면, 도 5에서 도시된 바와 같이, 출력 지연 및 슬루 조정이 스텝 200에서 적용된다.
최종적으로, 스텝 210은 (입력 및 출력 조정을 포함한) 지연 및 (임의의 출력 슬루 조정을 포함한) 출력 슬루로 회답한다.
또한, 본 발명의 실시예는 피구동 장치에서 지연을 추정하도록 구성되고 배치된 장치에 관한 것이다. 본 장치의 예시적인 실시예는 도 7에 도시되고 있으며, 여기서 지연 장치(70)는 소스 엘리먼트 및 싱크 엘리먼트 모두의 Vdd 및 Gnd 값들을 수신하는 엘리먼트(71)을 포함한다. 계산 장치(72)는 수신 값들에 대한 단일 전압을 계산하고, 제어 장치(73)는 피구동 엘리먼트에 대한 지연 규칙을 액세스한다. 지연 규칙은 지연 장치(70)내에 저장될 수 있거나 또는 지연 장치(70)로부터 원격저장될 수 있지만, 어느 경우에서도 지연을 확인하는 제어 장치(73)에 의해 지연은 액세스가능하다. 또한, 지연 규칙으로부터 액세스되는 지연은 제어 장치(70)로부터 출력될 수 있거나, 또는 예컨데, 임계값 이동, 슬루 등의 상기 서술된 인자의 경우에서, 지연은 제어 장치(73)에서 조정될 수 있다. 이 경우, 엘리먼트(74)는 피구동 장치의 슬루를 판정하고, 이 슬루는 상술한 방법으로 단일 전압의 조정을 위하여 제어 장치(73)로 보내진다. 또한, 엘리먼트(75)는 임계값 이동을 모니터링하여 엘리먼트에 대한 임의의 도착 시간 조정이 필요한지의 여부를 판정하며, 이 조정들은 제어 장치(73)에 보내져서, 제어 장치(73)는 피구동 엘리먼트의 지연을 출력시킨다.
지연 장치는 완전 하드웨어 실시 형태, 완전 소프트웨어 실시 형태 또는 하드웨어 및 소프트웨어 엘리먼트를 모두 포함하는 실시 형태를 취할 수 있다. 바람 직한 실시 형태로서, 본 발명은 비제한적 예시로서, 펌웨어, 내재 소프트웨어, 마이크로코드 등을 포함하는 소프트웨어로 구현된다.
또한, 본 발명은 컴퓨터 또는 임의의 명령어 수행 시스템에 의해 또는 이와 결합하여 사용 프로그램 코드를 제공하는 컴퓨터 사용가능 또는 컴퓨터 판동가능 매체로부터 액세스가능한 컴퓨터 프로그램 제품의 형태를 취할 수 있다. 상기 목적을 위해, 컴퓨터 사용가능 또는 컴퓨터 판독가능 매체는 명령어 수행 시스템, 장치, 또는 장비에 의해 또는 이와 결합하여 사용 프로그램을 포함하고, 저장하고, 통신하고, 전달하고, 또는 전송할 수 있는 임의의 장치일 수 있다.
매체는 전자, 자기, 광, 전자기, 자외선, 또는 반도체 시스템(또는 장치 또는 장비) 또는 전달매체일 수 있다. 컴퓨터 판독가능 매체의 예로서는 반도체 또는 고체상태 메모리, 자기 테이프, 탈착가능 컴퓨터 디스켓, RAM(random access memory), ROM(read-only memory), 강성 자기 디스크 및 광 디스크가 있다. 오늘날의 광 디스크의 예로서는 CD-ROM(compact disk - read only memory), CD-R/W(compact disk - read/write) 및 DVD 가 있다.
프로그램 코드를 저장하거나 및/또는 수행하는데에 적합한 데이터 프로세싱 시스템은 시스템 버스를 통해 메모리 엘리먼트와 직접 또는 간접적으로 결합된 적어도 하나의 프로세서를 포함할 것이다. 메모리 엘리먼트는 실제 프로그램 코드의 수행동안에 활용되는 로컬 메모리, 벌크 저장장치, 수행도중 벌크 저장장치로부터의 코드 회수의 횟수를 줄이기 위하여 적어도 일부 프로그램 코드의 임시적 저장을 제공하느 캐쉬 메모리가 포함된다.
(비제한적 예시로서, 키보드, 디스플레이, 포인팅 장치 등을 포함하는) 입력/출력 또는 I/O 장치는 시스템에 직접 결합되거나 또는 개재 I/O 컨트롤러를 통해 시스템에 결합된다.
또한 네트워크 아답터가 시스템에 결합되어, 데이터 프로세싱 시스템이 다른 데이터 프로세싱 시스템에 결합되도록 해주거나 또는 개인 또는 공용 개재 네트워크를 통해 원격 프린터 또는 저장장치에 결합되도록 해줄 수 있다. 모뎀, 케이블 모뎀 및 이더넷 카드는 단지 현재 사용가능한 네트워크 아답터의 일 유형에 불과하다.
위의 예시들은 오로지 설명을 위해 제공되었을 뿐 본 발명을 제한시키는 것으로서 해석되어서는 안됨을 주지한다. 본 발명이 예시적인 실시예를 참조하여 서술되는 동안, 여기서 사용된 단어들은 제한용도의 단어라기 보다는 설명 및 해석용도의 단어임을 이해한다. 첨부된 청구범위의 범위내에서, 본 발명의 본연의 기술사상 및 범위를 이탈하지 않고 현재 서술시 및 보정시에 변경들이 취해질 수 있다. 비록 본 발명은 특정 수단, 재료 및 실시예를 참조하여 설명되어 왔지만, 본 발명은 여기서 개시된 특정예에 국한되도록 기획된 것은 아니고, 첨부된 청구범위의 범주내에 있는 모든 기능적 등가 구조, 방법, 사용에 까지 확장된다.

Claims (10)

  1. 피구동 게이트의 접지전압 또는 공급전압과 상이한 접지전압 또는 공급전압을 갖는 구동 게이트에 의해 구동되는 상기 피구동 게이트의 지연을 판정하는 방법으로서:
    상기 피구동 게이트의 공급전압 및 접지전압과, 상기 구동 게이트의 공급전압 및 접지전압으로부터 조정된 공급 전압값을 판정하는 단계; 및
    상기 조정된 공급 전압값을 단일 전압 파라미터로서 상기 피구동 게이트를 위한 사전 특성화 지연 모델에 적용하는 단계
    를 포함하는 것을 특징으로 하는 피구동 게이트의 지연을 판정하는 방법.
  2. 구동 게이트와 결합된 피구동 게이트의 적어도 하나의 지연을 판정하는 프로세스로서:
    상기 피구동 게이트 및 상기 구동 게이트의 공급전압 및 접지전압을 판정하는 단계;
    상기 판정된 전압들로부터 단일 전압을 확정하는 단계; 및
    상기 피구동 게이트와 연관된 지연 규칙에 적용된 상기 단일 전압으로부터 상기 피구동 게이트의 지연을 판정하는 단계
    를 포함하는 것을 특징으로 하는 피구동 게이트의 지연을 판정하는 프로세스.
  3. 제 2 항에 있어서,
    임계값 이동 및 슬루(slew) 범위차 중 적어도 하나에 대하여 상기 피구동 게이트의 지연을 조정하는 단계를 더 포함하는 것을 특징으로 하는 피구동 게이트의 지연을 판정하는 프로세스.
  4. 제 2 항에 있어서,
    상승 천이에서의 지연을 판정하는 경우에서, 상기 판정된 전압들의 감축은 Vdd_src - Gnd_sink 에 대응하며, 상기 판정된 구동 게이트 전압들은 Vdd_src 및 Gnd_src 이며, 상기 판정된 피구동 게이트 전압들은 Vdd_sink 및 Gnd_sink 인 것을 특징으로 하는 피구동 게이트의 지연을 판정하는 프로세스.
  5. 제 2 항에 있어서,
    하강 천이에서의 지연을 판정하는 경우에서, 상기 단일 전압은 Vdd_sink - Gnd_src 에 대응하며, 상기 판정된 구동 게이트 전압들은 Vdd_src 및 Gnd_src 이며, 상기 판정된 피구동 게이트 전압들은 Vdd_sink 및 Gnd_sink 인 것을 특징으로 하는 피구동 게이트의 지연을 판정하는 프로세스.
  6. 제 2 항에 있어서,
    상기 입력이 최소 로직 임계값을 통과하는 즉시 상기 출력이 천이를 개시하 면 상기 피구동 게이트는 단일 스테이지 게이트인 것으로 추정하는 단계를 더 포함하는 것을 특징으로 하는 피구동 게이트의 지연을 판정하는 프로세스.
  7. 제 2 항에 있어서,
    상기 게이트는 적어도 하나의 스위칭 입력을 갖는 다중 입력 게이트인 것을 특징으로 하는 피구동 게이트의 지연을 판정하는 프로세스.
  8. 제 2 항에 따른 상기 프로세스를 수행하도록 구성되고 배치된 것을 특징으로 하는 정적 타이밍 분석기.
  9. 피구동 게이트 및 구동 게이트의 공급전압 및 접지전압들을 수신하는 장치;
    상기 수신된 전압들로부터 단일 전압을 생성하도록 구성되고 배치된 제어 유닛; 및
    지연 규칙으로부터 상기 피구동 게이트와 연관된 상기 단일 전압을 확정하는 장치
    를 포함하는 것을 특징으로 하는 지연 분석기.
  10. 피구동 게이트 지연을 판정하는 컴퓨터 사용가능 프로그램 코드를 포함하는 컴퓨터 판독가능 기록매체로서,
    상기 피구동 게이트 및 구동 게이트의 공급전압 및 접지전압을 판정하는 컴 퓨터 사용가능 프로그램 코드;
    상기 판정된 값들로부터 단일 전압을 생성하는 컴퓨터 사용가능 프로그램 코드; 및
    상기 피구동 게이트에 대한 지연 규칙으로부터, 상기 단일 전압과 연관된 지연을 액세스하는 컴퓨터 사용가능 프로그램 코드
    를 포함하는 것을 특징으로 하는 컴퓨터 판독가능 기록매체.
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