KR20080039096A - 반도체소자의 세정 방법 - Google Patents

Abstract

본 발명은 비트라인 배리어메탈(BL Ti/TiN)의 어택 발생 방지와 공기중분자상오염물(AMCs)을 제거할 수 있는 반도체소자의 세정 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 세정 방법은 배리어메탈이 노출된 패턴을 형성하는 단계; 황산(H₂SO₄), 불산(HF) 및 순수(DIW)를 혼합한 용액을 이용하여 상기 패턴을 세정을 진행하는 단계; 및 상기 세정이 완료된 패턴 상부에 층간절연막을 형성하는 단계를 포함하고, 상술한 본 발명은 본 발명은 층간절연막인 SOD 증착전의 전세정에서 싱글타입 세정 장비에서 황산(H₂SO₄), 불산(HF) 및 순수(DIW)이 혼합된 세정액을 이용하여 세정공정을 진행하므로써, 배리어메탈(Ti/TiN)의 어택 발생 방지와 공기중분자상오염물(AMCs)을 제거할 수 있어 신뢰성이 우수한 비트라인을 형성할 수 있는 효과가 있다.

세정, 황산, 불산, 순수, 배리어메탈, AMC

Description

반도체소자의 세정 방법{METHOD FOR CLEANING OF SEMICONDUCTOR DEVICE}

도 1은 종래기술에 따른 공기중 분자상 오염들(AMC)에 의한 비트페일(Bit Fail)을 나타낸 도면.

도 2는 종래기술에 따른 비트라인 형성 방법을 도시한 도면.

도 3은 종래기술에 따른 SOD의 도포 불량을 나타낸 사진.

도 4a 내지 도 4c는 본 발명의 실시예에 따른 비트라인의 형성 방법을 도시한 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

21 : 하부층 22 : 배리어메탈

23 : 텅스텐막 24 : 하드마스크질화막

25 : 비트라인스페이서질화막

26 : 층간절연막

본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 비트라인의 제조 방법에 관한 것이다.

반도체를 포함한 각종 부품, 전자 제품 등의 생산 공정에서는 각종 입자 오염 물질로 인한 문제가 내재되어 있다. 반도체 설비의 경우 수 ppb 단위의 오염원에 의해서도 공정 수율 및 생산성이 저하되기 때문에, 높은 순도의 기체상 환경이 요구된다. 특히, 반도체 소자 패턴이 미세화됨에 따라 통상의 입자(particle) 오염과 더불어 공기중 분자상 오염(airbone molecular contamination; AMC)이 공정 불량의 원인으로 부각되고 있다.

도 1은 종래기술에 따른 공기중 분자상 오염들(AMC)에 의한 싱글비트페일(Single Bit Fail)을 나타낸 도면이다.

그러므로, 마스크 공정(CW-MK, Gate-MK)과 같이 코팅(Coating) 공정이나 증착전의 전세정(Dep Pre Cleaning)시 SPM 세정(Cleaning)으로 공기중분자상오염을 제거하였다. SPM 세정은 주로 H₂SO₄+H₂O₂+DIW(DI Water)으로 웨이퍼 표면에 잔존하는 대부분의 공기중분자상오염들(AMC)을 제거한다.

그러나, SPM 세정을 이용한 오염물 제거는 다음과 같은 한계가 있다.

도 2는 종래기술에 따른 비트라인 형성 방법을 도시한 도면이다.

도 2에 도시된 바와 같이, 반도체 공정 중에서 게이트 형성 후의 하부층(11)상에 비트라인(Bit Line) 공정을 위해 비트라인배리어메탈(BL BM)로서 Ti/TiN(12)을 증착한 후, 배리어메탈 상에 텅스텐(W, 13), 하드마스크질화막(14)을 차례로 증 착한다.

그리고 비트라인마스크(BL Mask)를 진행한 후 비트라인 식각(BL Etch)을 진행하여 비트라인을 형성한다.

그후, 자기정렬콘택식각(SAC Etch)시 비트라인을 보호하기 위해 비트라인스페이서질화막(BL SP Nitride)을 증착한 후, 비트라인의 측벽에 비트라인스페이서질화막(15)을 잔류시키기 위해 비트라인스페이서식각(BL SP Etch)을 진행한다.

그 후속으로 비트라인과 스토리지노드 사이의 전기적 절연을 위해 층간절연막(ILD, 16)을 증착하는데, 이때 층간절연막(16)은 고밀도플라즈마에 의한 물질(HDP Material)을 사용해 왔으나 반도체가 점차 고집적화 되어감에 따라 갭필문제가(Gap Fill Issue)가 점차 대두 되어 새로운 SOD(Spin On Dielectric) 물질을 사용한다.

그러나, SOD 도포시 세정을 진행하지 않는 경우(No CLN) SOD 도포하였을 때 공기중분자상오염물에 의해 도포 불량이 발생한다. 이는 도 3에 도시되어 있다.

도 3은 종래기술에 따른 SOD의 도포 불량을 나타낸 사진이다.

그래서 SOD 도포 공정은 첫째 SPM 세정(Sulfuric Peroxide Mixture CLN)으로 공기중분자상오염물(AMCs)을 제거하고, 둘째 BOE 세정(BOE CLN)으로 자연산화막(Native Oxide)을 제거할 수 있는 전세정(Pre CLN)이 필요하다.

위 두가지 파티클(Particle)이 제거되지 않으면 SOD 도포가 잘 되지 않는 문제점이 발생하여 후속 공정에서 비트페일(Bit Fail)이 발생하는 등 많은 문제를 초래한다.

그리하여, 최근까지 SOD 도포전 세정은 SPM+BOE를 사용해 왔다.

그러나, 비트라인스페이서식각(BL SP Etch)시 질화막 손실(Nit Loss)이 많거나 오정렬(Miss Align)이 발생하여 배리어메탈(BM Ti/TiN)이 드러나 후속 SOD 도포전 세정에서 SPM 세정에 의해 배리어메탈(BM Ti/TiN)의 어택(Attack)이 발생한다. 심하게는, 비트라인이 쓰러지는(Leaning) 등 정상적으로 형성되지 않는 문제가 발생한다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 비트라인 배리어메탈(BL Ti/TiN)의 어택 발생 방지와 공기중분자상오염물(AMCs)을 제거할 수 있는 반도체소자의 세정 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 반도체소자의 세정 방법은 배리어메탈이 노출된 패턴을 형성하는 단계; 황산, 불산 및 순수를 혼합한 세정액을 이용하여 상기 패턴을 세정을 진행하는 단계; 및 상기 세정이 완료된 패턴 상부에 층간절연막을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 세정 공정은, 싱글타입 세정 장비에서 진행하며, 상기 불산의 농도는 1.25~2.5%이고, 상기 순수의 농도는 변동시키고, 상기 황산의 농도는 고정시키는 것을 특징으로 하고, 상기 세정액에서 상기 황산, 불산 및 순수는 5:1.25:93.75의 비율로 혼합하는 것을 특징으로 하며, 상기 배 리어메탈은 Ti/TiN의 적층 구조이고, 상기 세정은 상기 층간절연막으로서 SOD를 도포하기 전의 세정 공정인 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 4a 내지 도 4c는 본 발명의 실시예에 따른 비트라인의 형성 방법을 도시한 공정 단면도이다.

도 4a에 도시된 바와 같이, 소정 공정이 완료된 하부층(21) 상에 배리어메탈(22)인 Ti/TiN을 형성한다. 이때, 하부층(21)은 트랜지스터, 랜딩플러그콘택 등이 완료될 것이며, 바람직하게는 층간절연막일 수 있다.

이어서, 배리어메탈(22) 상에 텅스텐막(23)과 하드마스크질화막(24)을 차례로 증착한 후 비트라인 패터닝을 진행한다.

이어서, 자기정렬콘택식각(SAC Etch)시 비트라인을 보호하기 위해 비트라인스페이서질화막(BL SP Nitride)을 증착한 후, 비트라인의 측벽에 비트라인스페이서질화막(25)을 잔류시키기 위해 비트라인스페이서식각(BL SP Etch)을 진행한다.

위와 같은 비트라인스페이서식각시, 비트라인스페이서질화막(25)의 손실이 많거나 오정렬(Miss Align)이 발생하여 배리어메탈(22)이 드러나는 경우(도면부호 '100' 참조)가 발생한다.

본 발명은 배리어메탈(22)이 드러나 후속 층간절연막인 SOD 증착전 세정에서 SPM 세정에 의해 배리어메탈(22)이 어택받는 것을 방지함과 동시에 공기중분자상오염물(AMCs)을 제거할 수 있는 새로운 세정 방법을 적용한다.

도 4b에 도시된 바와 같이, 싱글타입 세정(Sigle Type CLN) 장비에서 황산(H₂SO₄), 불산(HF) 및 순수(Deionized water, DIW)를 혼합한 세정액을 사용하여 세정공정을 진행한다. 이것은 기존 습식스테이션(Wet Station) 장비에서 SPM과 희석된 불산(Diluted HF)을 혼합한 것이다.

위와 같이, 싱글타입 장비를 사용하므로 기존 습식스테이션에서보다 황산(H₂SO₄)에 의한 배리어메탈(22)의 어택이 적다. 그리고, 공기중분자상오염물(AMC) 제거 능력 향상을 위해, 싱글타입 세정장비에서 세정레시피를 불산(HF)의 농도는 1.25∼2.5%로 변동시키고, 황산(H₂SO₄)의 농도는 고정시키며, 순수(DIW)의 농도도 변동시킨다. 예컨대, 황산:불산:순수의 혼합비율(H₂SO₄:HF:DIW)을 5:1.25:93.75(%) 비율(부피비율)로 하면 충분하다. 그리고, 세정시간(CLN Time)은 1∼10분(min)이다.

여기서, 황산(H₂SO₄)의 농도를 습식스테이션에서보다 줄여 배리어메탈(22)의어택을 방지할 수 있으며, 또한 공기중분자상오염물(AMCs)이 제거되어 도 4c에 도시된 바와 같이, 후속 층간절연막(26)인 SOD(Spin On Dielectric layer)의 도포 불량도 없앨 수 있다.

결국, 비트라인의 쓰러짐(Leaning) 방지와 양호한 프로파일의 비트라인을 형 성하여 반도체 작동시 전기적 특성의 효율성을 높일 수 있다. 이에 따라, 제조수율을 향상시킬 수 있음은 물론 소자 신뢰성을 향상시킬 수 있다.

상술한 바와 같은 본 발명은 층간절연막(26)인 SOD 증착전의 전세정에서 배리어메탈(22)의 어택 발생 방지와 공기중분자상오염물(AMCs)을 제거할 수 있도록 새로운 세정레시피를 적용한다. 바람직하게, 세정레시피는 싱글타입 세정 장비에서 황산(H₂SO₄), 불산(HF) 및 순수(DIW)의 혼합액이다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 본 발명은 층간절연막인 SOD 증착전의 전세정에서 싱글타입 세정 장비에서 황산(H₂SO₄), 불산(HF) 및 순수(DIW)이 혼합된 세정액을 이용하여 세정공정을 진행하므로써, 배리어메탈(Ti/TiN)의 어택 발생 방지와 공기중분자상오염물(AMCs)을 제거할 수 있어 신뢰성이 우수한 비트라인을 형성할 수 있는 효과가 있다.

Claims (8)

1. 배리어메탈이 노출된 패턴을 형성하는 단계;

   황산, 불산 및 순수를 혼합한 세정액을 이용하여 상기 패턴을 세정을 진행하는 단계; 및

   상기 세정이 완료된 패턴 상부에 층간절연막을 형성하는 단계

   를 포함하는 반도체소자의 세정 방법.
2. 제1항에 있어서,

   상기 세정 공정은, 싱글타입 세정 장비에서 진행하는 반도체소자의 세정 방법.
3. 제2항에 있어서,

   상기 세정액에서,

   불산의 농도는 1.25~2.5%이고, 상기 순수의 농도를 변동시키고, 상기 황산의 농도는 고정시키는 반도체소자의 세정 방법.
4. 제2항에 있어서,

   상기 세정액에서,

   상기 황산, 불산 및 순수는 5:1.25:93.75(%)의 비율로 혼합하는 반도체소자의 세정 방법.
5. 제3항에 있어서,

   상기 세정공정의 시간은 1∼10분동안 진행하는 반도체소자의 세정 방법.
6. 제1항 내지 제5항 중 어느 한 항에 있어서,

   상기 배리어메탈은 Ti/TiN의 적층 구조인 반도체소자의 세정 방법.
7. 제6항에 있어서,

   상기 세정은 상기 층간절연막으로서 SOD(Spin On Dielectric)를 도포하기 전의 세정 공정인 반도체소자의 세정 방법.
8. 제6항에 있어서,

   상기 패턴은 상기 배리어메탈, 텅스텐막 및 하드마스크질화막이 적층된 비트라인인 반도체소자의 세정 방법.

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