KR20080034623A - 전자 방출 디바이스 - Google Patents

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KR20080034623A
KR20080034623A KR1020060100827A KR20060100827A KR20080034623A KR 20080034623 A KR20080034623 A KR 20080034623A KR 1020060100827 A KR1020060100827 A KR 1020060100827A KR 20060100827 A KR20060100827 A KR 20060100827A KR 20080034623 A KR20080034623 A KR 20080034623A
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electrodes
cathode
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전상호
이상조
조진희
안상혁
홍수봉
제병길
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삼성에스디아이 주식회사
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    • H01J31/127—Flat display tubes provided with control means permitting the electron beam to reach selected parts of the screen, e.g. digital selection using large area or array sources, i.e. essentially a source for each pixel group

Abstract

저항층의 구조를 개선하여 아킹에 의한 구동 전극들의 파손을 억제할 수 있도록 하기 위해 본 발명의 실시예에 따른 전자 방출 디바이스는, 기판과, 기판 위에 형성되는 캐소드 전극과, 캐소드 전극들과 절연되어 위치하는 게이트 전극과, 캐소드 전극에 전기적으로 연결되는 전자 방출부를 포함한다. 캐소드 전극은 기판에 설정되는 화소 영역마다 개구부를 형성하는 주 전극과, 개구부 내측에서 주 전극과 이격되어 위치하는 격리 전극들과, 주 전극과 격리 전극들의 사이에 차례로 형성되어 주 전극과 격리 전극들을 전기적으로 연결시키는 복수의 저항층들을 포함한다.
Figure P1020060100827
저항층, 아킹, 구동전극, 캐소드전극, 전자방출부, 주전극, 격리전극

Description

전자 방출 디바이스{ELECTRON EMISSION DEVICE}
도 1은 본 발명의 일 실시예에 따른 전자 방출 디바이스를 이용한 전자 방출 표시 디바이스의 부분 분해 사시도이다.
도 2는 본 발명의 일 실시예에 따른 전자 방출 디바이스를 이용한 전자 방출 표시 디바이스의 부분 단면도이다.
도 3은 본 발명의 일 실시예에 따른 전자 방출 디바이스 중 캐소드 전극 부위를 확대하여 나타낸 부분 평면도이다.
도 4는 본 발명의 다른 실시예에 따른 전자 방출 디바이스 중 캐소드 전극 부위를 확대하여 나타낸 부분 평면도이다.
본 발명은 전자 방출 디바이스에 관한 것으로서, 보다 상세하게는 캐소드 전극의 구조를 개선하여 아킹에 의한 구동 전극들의 파손을 억제할 수 있는 전자 방출 디바이스에 관한 것이다.
일반적으로 전자 방출 소자(electron emission element)는 전자원의 종류에 따라 열음극을 이용하는 방식과 냉음극을 이용하는 방식으로 분류할 수 있다.
여기서, 냉음극을 이용하는 방식의 전자 방출 소자로는 전계 방출 어레이(Field Emission Array; FEA)형, 표면 전도 에미션(Surface-Conduction Emission; SCE)형, 금속-절연층-금속(Metal-Insulator-Metal; MIM)형 및 금속-절연층-반도체(Metal-Insulator-Semiconductor; MIS)형 등이 알려져 있다.
이 중 전계 방출 어레이(FEA)형 전자 방출 소자는 전자 방출부와 전자 방출부의 전자 방출을 제어하는 구동 전극으로서 하나의 캐소드 전극과 하나의 게이트 전극을 구비하며, 전자 방출부의 구성 물질로 일 함수가 낮거나 종횡비가 큰 물질, 일례로 탄소 나노튜브와 흑연 및 다이아몬드상 탄소와 같은 탄소계 물질을 사용하여 진공 중에서 전계에 의해 쉽게 전자가 방출되는 원리를 이용한다.
전자 방출 소자는 일 기판 위에 어레이를 이루며 배치되어 전자 방출 유닛을 형성하고, 전자 방출 유닛은 다른 기판에 형광층과 애노드 전극 등으로 이루어진 발광 유닛과 함께 전자 방출 표시 디바이스를 구성한다.
전자 방출 표시 디바이스는 가장자리가 밀봉되어 진공 용기로 구성되는데, 밀봉 초기에는 대략 10-6 Torr의 진공도를 유지하다가 밀봉 후 내부 구조물에서의 가스 방출 등으로 인해 그 내부에 잔류 가스가 존재하게 된다. 잔류 가스들은 전자 방출부에서 방출된 전자들에 의해 이온화되고, 이온화된 가스는 전자를 방출하며, 이 전자가 다시 잔류 가스를 이온화시키는 과정이 반복되면서 전자 방출 표시 디바이스 내부에 아크 방전이 발생할 수 있다.
이러한 아크 방전은 전자 방출부 주변에서 많이 발생되는데, 아크 방전은 아크 방전이 발생한 하나의 전자 방출부를 파괴시키는데 그치지 않고, 파괴된 전자 방출부가 위치한 캐소드 전극을 따라 아킹 전류를 흘려보내 파괴된 전자 방출부가 위치한 캐소드 전극 전체를 손상시킨다. 손상된 캐소드 전극은 단선되어 동작하지 않으며, 화면에 검은 줄로 표시되어 표시 품질을 저하시킨다.
따라서 본 발명은 상기한 문제점을 해소하기 위한 것으로서, 본 발명의 목적은 캐소드 전극의 구조를 개선하여 아킹 전류를 차단함으로써, 내부 구조물의 손상을 억제할 수 있는 전자 방출 디바이스를 제공하는데 있다.
상기의 목적을 달성하기 위하여 본 발명의 실시예에 따른 전자 방출 디바이스는,
기판과, 기판 위에 형성되는 캐소드 전극과, 캐소드 전극들과 절연되어 위치하는 게이트 전극과, 캐소드 전극에 전기적으로 연결되는 전자 방출부를 포함한다. 캐소드 전극은 기판에 설정되는 화소 영역마다 개구부를 형성하는 주 전극과, 개구부 내측에서 주 전극과 이격되어 위치하는 격리 전극들과, 주 전극과 격리 전극들의 사이에 차례로 형성되어 주 전극과 격리 전극들을 전기적으로 연결시키는 복수의 저항층들을 포함한다.
상기 격리 전극들은 개구부 내에 배치되는 제1 격리 전극, 제1 격리 전극과 주 전극 사이에 배치되는 제2 격리 전극을 포함할 수 있다.
상기 저항층들은 제1 격리 전극과 제2 격리 전극을 연결하는 제1 저항층, 제 2 격리 전극과 주 전극을 연결하는 제2 저항층을 포함할 수 있고, 제1 저항층과 제2 저항층은 서로 이격되어 위치할 수 있다.
상기 제2 격리 전극에는 개구부가 형성되고, 상기 개구부 내측에 제1 격리 전극이 배치될 수 있다.
상기 제1 저항층과 제2 저항층은 주 전극의 길이 방향을 따라 연장될 수 있다.
상기 제1 저항층은 제1 격리 전극의 좌우 양측에 하나씩 형성될 수 있고, 제2 저항층은 제1 격리 전극의 좌우 양측에 하나씩 형성될 수 있다.
상기 제1 저항층의 저항값과 제2 저항층의 저항값을 각각 R1과 R2라 할 때, 전자 방출 디바이스는 하기 조건을 만족하도록 형성될 수 있다.
R1 > R2
상기 제1 격리 전극과 제2 격리 전극 사이의 간격 및 제2 격리 전극과 주 전극의 간격을 각각 G1과 G2라 할 때, 전자 방출 디바이스는 하기 조건을 만족하도록 형성될 수 있다.
G1 > G2
상기 제1 격리 전극은 복수로 형성될 수 있고, 제1 저항층은 적어도 하나의 제1 격리 전극에 대응하여 개별적으로 형성될 수 있다.
상기 제2 격리 전극과 제2 저항층은 제1 격리 전극에 대응하여 개별적으로 형성될 수 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속 하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1과 도 2는 각각 본 발명의 일 실시예에 따른 전자 방출 디바이스를 이용한 전자 방출 표시 디바이스의 부분 분해 사시도와 부분 단면도이고, 도 3은 본 발명의 일 실시예에 따른 전자 방출 디바이스 중 캐소드 전극 부위를 확대하여 나타낸 부분 평면도이다.
도면을 참고하면, 전자 방출 표시 디바이스는 소정의 간격을 두고 평행하게 대향 배치되는 제1 기판(10)과 제2 기판(12)을 포함한다. 제1 기판(10)과 제2 기판(12)의 가장자리에는 밀봉 부재(도시하지 않음)가 배치되어 두 기판(10,12)을 접합시키고, 이로 인해 제1 기판(10)과 제2 기판(12)은 내부 공간을 갖는 용기를 구성하게 된다. 이 용기는 내부 공간이 대략 10-6 Torr의 진공도로 배기되어 진공 용기로 구성된다.
상기에서 제2 기판(12)에 대향하는 제1 기판(10)의 일면에는 전계 방출 어레이(FEA)형 전자 방출 소자들을 포함하는 전자 방출 유닛(100)이 제공되고, 제1 기판(10)에 대항하는 제2 기판(12)의 일면에는 발광 유닛(110)이 제공된다.
먼저, 상기한 전자 방출 유닛(100)에 대해 설명하면, 제1 기판(10) 위에는 제1 전극인 캐소드 전극들(14)이 제1 기판(10)의 일 방향(도면의 y축 방향)을 따라 스트라이프 패턴으로 형성되고, 캐소드 전극들(14)을 덮으면서 제1 기판(10)의 전 체에는 제1 절연층(16)이 형성된다. 제1 절연층(16) 위에는 제2 전극인 게이트 전극들(18)이 캐소드 전극(14)과 직교하는 방향(도면의 x축 방향)을 따라 스트라이프 패턴으로 형성된다.
본 실시예에서 캐소드 전극(14)과 게이트 전극(18)의 교차 영역을 화소 영역으로 정의하면, 각각의 캐소드 전극(14)은 화소마다 그 내부에 개구부(50)를 형성하는 주 전극(141)과, 개구부(50) 내측에서 주 전극(141)과 이격되어 위치하는 격리 전극들(142)과, 주 전극(141)과 격리 전극들(142)의 사이에 차례로 형성되어 주 전극(141)과 격리 전극들(142)을 전기적으로 연결시키는 복수의 저항층들(143)을 포함한다.
격리 전극들(142)은 제1 격리 전극(142a)과 제2 격리 전극(142b)을 포함할 수 있다. 제1 격리 전극(142a)은 주 전극(141)의 개구부(50) 내측에서 주 전극(141)과 이격되어 위치하고, 제2 격리 전극(142b)은 주 전극(141)과 제1 격리 전극(142a) 사이에서 주 전극(141) 및 제1 격리 전극(142a)과 이격되어 위치할 수 있다. 도 1과 도 3에서는 제2 격리 전극(142b)이 개구부(52)를 형성하고, 이 개구부(52) 내측에 제1 격리 전극(142a)이 위치하는 구성을 도시하였다.
저항층들(143)은 일례로 제1 저항층(143a)과 제2 저항층(143b)으로 이루어질 수 있다. 제1 저항층(143a)은 제1 격리 전극(142a)과 제2 격리 전극(142b) 사이에서 제1 격리 전극(142a) 및 제2 격리 전극(142b)과 연결되며, 제2 저항층(143b)은 제2 격리 전극(142b)과 주 전극(141) 사이에서 제2 격리 전극(142b) 및 주 전극(141)과 연결된다.
제1 저항층(143a)은 제1 격리 전극(142a)과 제2 격리 전극(142b)의 윗면 일부를 덮도록 형성되어 제1 격리 전극(142a) 및 제2 격리 전극(142b)과의 접촉 저항을 낮추고, 제2 저항층(143b)은 제2 격리 전극(142b)과 주 전극(141)의 윗면 일부를 덮도록 형성되어 제2 격리 전극(142b) 및 주 전극(141)과의 접촉 저항을 낮춘다.
저항층들(143)은 대략 10,000 내지 100,000 Ω㎝의 비저항을 갖는 물질로 이루어지며 주 전극(141)과 제1 격리 전극들(142a) 및 제2 격리 전극(142b)을 구성하는 도전 물질보다 큰 저항을 가질 수 있으며, 일례로 p형 또는 n형 도핑된 비정질 실리콘으로 이루어질 수 있다.
한편, 전자 방출부(20)에서 아크 방전이 발생하면, 제1 저항층(143a)이 1차적으로 아킹 전류를 낮추고, 제2 저항층(143b)이 제1 저항층(143a)에 의해 낮춰진 아킹 전류를 최소화시키게 된다.
그런데, 상기 과정에서 제1 저항층(143a)이 그 저항값(R1)을 제2 저항층(143b)의 저항값(R2)보다 크게 가지게 되면(R1 > R2), 상기한 아킹 전류를 최소화하는데 유리할 수 있다.
여기서 제1 저항층(143a)과 제2 저항층(143b)의 저항값 차별은, 이들이 서로 다른 저항값을 갖는 물질로 형성되도록 하거나, 다른 한편으로, 제1 저항층과 제2 저항층의 저항값이 동일한 경우, 제1 격리 전극(142a)과 제2 격리 전극(142b) 사이의 거리 및 제2 격리 전극(142b)과 주 전극(141) 사이의 거리를 조정함으로써 제어할 수 있다.
즉, 두 전극 간 저항은 저항층의 폭이 넓어질수록 높아지므로, 본 실시예에서는 제1 격리 전극(142a)과 제2 격리 전극(142b)의 간격(G1)을 제2 격리 전극(142b)과 주 전극(141)의 간격(G2)보다 크게 형성하여(G1 > G2), 제1 격리 전극(142a)과 제2 격리 전극(142b) 사이의 저항이 제2 격리 전극(142b)과 주 전극(141) 사이의 저항보다 높게 형성할 수 있다.
도 4를 참고하면, 제1 저항층(143a)은 적어도 하나의 제1 격리 전극(142a)마다 개별적으로 형성될 수 있다. 이 경우에는 제1 저항층(143a)이 제1 격리 전극(142a)마다 독립적으로 전류를 제어하므로, 에미션 균일도가 향상됨과 동시에, 제1 저항층(143a)을 통한 제1 격리 전극들(142a) 사이의 아킹 전류의 흐름이 차단되어 전자 방출부(20)의 손상을 방지할 수 있다.
또한, 도 4의 구성에서 제2 격리 전극(142b)과 제2 저항층(143b)은 적어도 하나의 제1 격리 전극(142a)마다 개별적으로 형성되어 에미션 균일도를 더욱 향상시킬 수도 있다.
한편, 도면에서는 제1 저항층(143a)과 제2 저항층(143b)이 한 쌍으로 제공되어 제1 격리 전극(142a)의 양측에 대칭 형성되는 것을 도시하였지만, 제1 저항층(143a)과 제2 저항층(143b)은 제1 격리 전극(142a)의 양측 중 어느 한 측에만 형성될 수 있다.
전자 방출부(20)는 진공 중에서 전계가 가해지면 전자를 방출하는 물질들, 가령 탄소계 물질 또는 나노미터 사이즈 물질로 이루어질 수 있다. 전자 방출부(20)는 일례로 탄소 나노튜브, 흑연, 흑연 나노파이버, 다이아몬드, 다이아몬드 상 탄소, 풀러린(fullerene;C60), 실리콘 나노와이어 또는 이들의 조합 물질을 포함할 수 있다.
다른 한편으로, 전자 방출부(20)는 몰리브덴(Mo) 또는 실리콘(Si) 등을 주 재질로 하는 선단이 뾰족한 팁 구조물로 이루어질 수 있다.
그리고 게이트 전극들(18)과 제1 절연층(16) 위로 제3 전극인 집속 전극(22)이 형성될 수 있다. 집속 전극(22) 하부에는 제2 절연층(24)이 위치하여 게이트 전극(18)과 집속 전극(22)을 절연시키며, 집속 전극(22)과 제2 절연층(24)에도 전자빔 통과를 위한 개구부(221,241)가 마련된다.
집속 전극은 전자 방출부(20)마다 이에 대응하는 개구부를 형성하여 각 전자 방출부(20)에서 방출되는 전자들을 개별적으로 집속하거나, 화소 영역마다 하나의 개구부를 형성하여 하나의 화소 영역에서 방출되는 전자들을 포괄적으로 집속할 수 있다. 도 1에서는 두 번째 경우를 도시하였다.
다음으로 상기한 발광 유닛(110)에 대해 설명하면, 제2 기판(12)의 일면에는 형광층(26), 일례로 적색과 녹색 및 청색의 형광층들(26R,26G,26B)이 서로간에 임의의 간격을 두고 형성되고, 각 형광층(26) 사이로 화면의 콘트라스트 향상을 위한 흑색층(28)이 형성된다. 형광층(26)은 하나의 화소 영역에 한 가지 색의 형광층(26R,26G,26B)이 대응하도록 배치될 수 있다.
그리고 형광층(26)과 흑색층(28) 위로 알루미늄(Al)과 같은 금속막으로 이루어진 애노드 전극(30)이 형성된다. 애노드 전극(30)은 진공 용기의 외부로부터 전 자빔 가속에 필요한 고전압을 인가받아 형광층(26)을 고전위 상태로 유지시키며, 형광층(26)에 방사된 가시광 중 제1 기판(10)을 향해 방사된 가시광을 제2 기판(12) 측으로 반사시켜 화면의 휘도를 높인다.
한편 애노드 전극은 ITO(Indium Tin Oxide)와 같은 투명 도전막으로 이루어질 수 있다. 이 경우 애노드 전극은 제2 기판(12)을 향한 형광층(26)과 흑색층(28)의 일면에 위치한다. 또한 애노드 전극으로서 전술한 금속막과 투명 도전막을 동시에 형성하는 구조도 가능하다.
그리고 제1 기판(10)과 제2 기판(12) 사이에는 진공 용기에 가해지는 압축력에 대항하고 두 기판의 간격을 일정하게 유지시키는 스페이서들(32;도 2 참고)이 배치된다. 스페이서들(32)은 형광층(26)을 침범하지 않도록 흑색층(28)에 대응하여 위치한다.
전술한 구성의 전자 방출 표시 디바이스는 외부로부터 캐소드 전극들(14), 게이트 전극들(18), 집속 전극(22) 및 애노드 전극(30)에 소정의 전압이 공급되는 것으로 구동될 수 있다.
일례로 캐소드 전극들(14)과 게이트 전극들(18) 중 어느 한 전극들이 주사 구동 전압을 인가받아 주사 전극들로 기능하고, 다른 한 전극들이 데이터 구동 전압을 인가받아 데이터 전극들로 기능한다.
그리고 집속 전극(22)은 전자빔의 집속에 필요한 전압, 일례로 O 볼트(V) 또는 수 내지 수십 볼트(V)의 음의 직류 전압을 인가받으며, 애노드 전극(30)은 전자빔의 가속에 필요한 전압, 일례로 수백 내지 수천 볼트(V)의 양의 직류 전압을 인 가받는다.
그러면 캐소드 전극(14)과 게이트 전극(18)의 전압 차가 임계치 이상인 화소 영역들에서 전자 방출부(20) 주위에 전계가 형성되어 이로부터 전자들이 방출된다. 방출된 전자들은 집속 전극(22)의 개구부(221)를 통과하면서 전자빔 다발의 중심부로 집속되고, 애노드 전극(30)에 인가된 고전압에 이끌려 대응하는 화소 영역의 형광층(26)에 충돌함으로써 이를 발광시킨다.
전술한 구동 과정에 있어서, 본 실시예의 전자 방출 디바이스는 주 전극(141)과 격리 전극들(142) 사이에 저항층(143)을 복수로 형성하여, 전자 방출부(20)에서 아크 방전 발생시 동반되는 아킹 전류가 주 전극(141)으로 흐르는 것을 효과적으로 차단하여 아크 방전이 발생한 캐소드 전극(14) 라인 전체가 손상되는 것을 방지한다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명의 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
이와 같이 본 발명에 따른 전자 방출 디바이스는 주 전극과 격리 전극 사이에 저항층을 복수개로 형성하여 아크 방전 발생시, 주 전극으로의 아킹 전류 인출을 차단할 수 있다. 따라서 본 발명의 전자 방출 디바이스는 아킹 전류에 의해 캐소드 전극 라인 전체가 손상되는 것을 방지하여 표시 품질 저하를 억제한다.

Claims (10)

  1. 기판;
    상기 기판 위에 형성되는 캐소드 전극;
    상기 캐소드 전극들과 절연되어 위치하는 게이트 전극; 및
    상기 캐소드 전극에 전기적으로 연결되는 전자 방출부
    를 포함하며,
    상기 캐소드 전극이,
    상기 기판에 설정되는 화소 영역마다 개구부를 형성하는 주 전극;
    상기 개구부 내측에서 상기 주 전극과 이격되어 위치하는 격리 전극들; 및
    상기 주 전극과 상기 격리 전극들의 사이에 차례로 형성되어 상기 주 전극과 상기 격리 전극들을 전기적으로 연결시키는 복수의 저항층들
    을 포함하는 전자 방출 디바이스.
  2. 제1항에 있어서,
    상기 격리 전극들은
    상기 개구부 내에 배치되는 제1 격리 전극; 및
    상기 제1 격리 전극과 상기 주 전극 사이에 배치되는 제2 격리 전극
    을 포함하는 전자 방출 디바이스.
  3. 제2항에 있어서,
    상기 저항층들은,
    상기 제1 격리 전극과 상기 제2 격리 전극을 연결하는 제1 저항층; 및
    상기 제2 격리 전극과 상기 주 전극을 연결하는 제2 저항층
    을 포함하며,
    상기 제1 저항층과 상기 제2 저항층은 서로 이격되어 위치하는 전자 방출 디바이스.
  4. 제2항 또는 제3항에 있어서,
    상기 제2 격리 전극에는 개구부가 형성되고, 상기 개구부 내측에 상기 제1 격리 전극이 배치되는 전자 방출 디바이스.
  5. 제3항에 있어서,
    상기 제1 저항층과 상기 제2 저항층은 상기 주 전극의 길이 방향을 따라 연장되는 전자 방출 디바이스.
  6. 제3항에 있어서,
    상기 제1 저항층은 상기 제1 격리 전극의 좌우 양측에 하나씩 형성되고,
    상기 제2 저항층은 상기 제1 격리 전극의 좌우 양측에 하나씩 형성되는 전자 방출 디바이스.
  7. 제3항에 있어서,
    상기 제1 저항층의 저항값과 상기 제2 저항층의 저항값을 각각 R1과 R2라 할 때, 하기 조건을 만족하는 전자 방출 디바이스.
    R1 > R2
  8. 제3항 또는 제7항에 있어서,
    상기 제1 격리 전극과 상기 제2 격리 전극 사이의 간격 및 상기 제2 격리 전극과 상기 주 전극의 간격을 각각 G1과 G2라 할 때, 하기 조건을 만족하는 전자 방출 디바이스.
    G1 > G2
  9. 제3항에 있어서,
    상기 제1 격리 전극이 복수로 형성되고,
    상기 제1 저항층이 상기 적어도 하나의 제1 격리 전극에 대응하여 개별적으로 형성되는 전자 방출 디바이스.
  10. 제9항에 있어서,
    상기 제2 격리 전극과 상기 제2 저항층이 상기 제1 격리 전극에 대응하여 개별적으로 형성되는 전자 방출 디바이스.
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