KR20080029691A - Fuse of semiconductor device and method for forming the same - Google Patents

Fuse of semiconductor device and method for forming the same Download PDF

Info

Publication number
KR20080029691A
KR20080029691A KR1020060096611A KR20060096611A KR20080029691A KR 20080029691 A KR20080029691 A KR 20080029691A KR 1020060096611 A KR1020060096611 A KR 1020060096611A KR 20060096611 A KR20060096611 A KR 20060096611A KR 20080029691 A KR20080029691 A KR 20080029691A
Authority
KR
South Korea
Prior art keywords
fuse
fuse line
forming
line
insulating film
Prior art date
Application number
KR1020060096611A
Other languages
Korean (ko)
Inventor
박경욱
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060096611A priority Critical patent/KR20080029691A/en
Publication of KR20080029691A publication Critical patent/KR20080029691A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

A fuse of a semiconductor device and a method for forming the same are provided to increase redundancy repair efficiency by forming more fuses in the same area. A fuse of a semiconductor device comprises a first fuse line(202), a first interlayer dielectric(203), a first wire(205), a second fuse line(206), a second interlayer dielectric(207), and a second wire(209). The first fuse line is used to cut an electric over current flowing through a predetermined region of a semiconductor substrate. The first interlayer dielectric covers the first fuse line. The first wire is formed on the first interlayer dielectric to contact both ends of the first fuse line. The second fuse line is formed on the first interlayer dielectric to vertically overlap the first fuse line. The second interlayer dielectric covers the second fuse line. The second wire is formed on the second interlayer dielectric to contact the both ends of the second fuse line.

Description

반도체 소자의 퓨즈 및 그 형성방법{FUSE OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}Fuse of semiconductor device and its formation method {FUSE OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}

도 1은 종래 기술에 따른 반도체 소자의 퓨즈 단면도.1 is a cross-sectional view of a fuse of a semiconductor device according to the prior art.

도 2는 본 발명의 실시예에 따른 반도체 소자의 퓨즈 단면도.2 is a sectional view of a fuse of a semiconductor device according to an embodiment of the present invention;

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 보다 상세하게는, 퓨즈를 다층화하여 공정마진을 확보함과 아울러 설계면적을 최소화하기 적합한 퓨즈 및 그 형성방법에 관한 것이다. The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a fuse and a method of forming the fuse suitable for minimizing the design area while securing a process margin by multilayering the fuse.

반도체 소자는 수억 내지 수십 억 단위에 이르는 미세 셀들로 구성되어 있다. 이러한 미세 셀들 중에서 하나의 셀이라도 결함이 있으면 전체 반도체 메모리 장치가 불량품으로 처리된다. 따라서, 제품의 수율(yield)을 향상시키기 위해서는 소수의 셀들에 발생한 불량을 극복할 수 있는 방법이 필요하다. Semiconductor devices are made up of hundreds of millions to billions of microcells. If any one of these fine cells is defective, the entire semiconductor memory device is treated as defective. Thus, in order to improve the yield of the product, there is a need for a method capable of overcoming a defect occurring in a few cells.

이를위해 미리 마련된 스페어(spare) 메모리 셀, 즉 리던던시 셀(redundancy cell)을 이용하여 불량 셀을 대체시켜 수율을 향상시키는 방식이 채용된다. To this end, a method of improving a yield by replacing a defective cell by using a spare memory cell, that is, a redundancy cell, is prepared.

이러한 리던던시 셀을 이용한 불량 셀의 치환은 과전류로 퓨즈를 녹여 끊는 전기 퓨즈 방식, 레이저 빔으로 퓨즈를 태워 끊는 방식, 이피롬(EPROM) 메모리 셀로 프로그램하는 방식 등을 이용한다. 이중에서 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데, 레이저의 조사에 의해 끊어지는 배선을 퓨즈(fuse)라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈박스(fuse box)라 한다. The replacement of the defective cell using the redundancy cell uses an electric fuse method of melting and breaking a fuse by overcurrent, a method of burning a fuse by a laser beam, and a method of programming a EPROM memory cell. Among them, the most widely used method is to burn a fuse with a laser beam and blow it. The wiring broken by the laser irradiation is called a fuse, and the cutout area and the area surrounding the fuse box are called a fuse box. Is called.

도 1은 종래 반도체 소자 특히, 다층 금속배선 구조를 채택한 반도체 소자의 퓨즈를 도시한 단면도이다.1 is a cross-sectional view showing a fuse of a conventional semiconductor device, in particular a semiconductor device employing a multilayer metal wiring structure.

도 1을 참조하여 종래 반도체 소자의 퓨즈 구조를 살펴보면 다음과 같다. A fuse structure of a conventional semiconductor device will be described with reference to FIG. 1.

우선, 퓨즈영역 및 패드영역(미도시)을 포함하는 주변회로영역과 셀영역(미도시)으로 구획된 반도체 기판(100)의 퓨즈영역에 절연막(101)을 형성하고, 절연막(101) 상에 퓨즈라인(102)을 형성한다. 여기서, 퓨즈라인(102)은 워드라인 또는 비트라인으로 형성할 수 있고 또한 다른 금속배선 중 어느 하나를 이용하여 형성할 수 있다. First, an insulating film 101 is formed in a fuse region of a semiconductor substrate 100 divided into a peripheral circuit region including a fuse region and a pad region (not shown) and a cell region (not shown), and then formed on the insulating film 101. The fuse line 102 is formed. Here, the fuse line 102 may be formed of a word line or a bit line and may be formed using any one of other metal wires.

그런 다음, 퓨즈라인(102)을 덮도록 절연막(101) 상에 제1층간절연막(103)을 형성하고, 제1층간절연막(103) 내에 퓨즈라인(102)의 양측부와 콘택되는 콘택플러그(104)를 형성한다. 계속해서, 상기 제1층간절연막(103) 상에 콘택플러그(104)와 콘택되는 금속배선(105)을 형성한다. 여기서, 콘택플러그(104)는 셀영역에서의 제1금속배선용 콘택플러그와 동시에 형성하고, 금속배선(105)은 셀영역에서의 제1금속배선 형성시에 제1금속배선과 함께 형성한다.Then, the first interlayer insulating film 103 is formed on the insulating film 101 to cover the fuse line 102, and the contact plugs contacting both sides of the fuse line 102 in the first interlayer insulating film 103. 104). Subsequently, a metal wiring 105 in contact with the contact plug 104 is formed on the first interlayer insulating film 103. Here, the contact plug 104 is formed at the same time as the contact plug for the first metal wiring in the cell region, and the metal wiring 105 is formed together with the first metal wiring when the first metal wiring is formed in the cell region.

다음으로, 금속배선(105)을 덮도록 제1층간절연막(103) 상에 금속배선간 층 간절연막으로서 제2층간절연막(106)을 형성하고, 제2층간절연막(106) 상에 제1보호막(107) 및 제2보호막(108)을 차례로 형성한다. Next, a second interlayer insulating film 106 is formed on the first interlayer insulating film 103 so as to cover the metal wiring 105, and the first passivation film is formed on the second interlayer insulating film 106. 107 and the second protective film 108 are formed in this order.

이어서, 퓨즈영역의 제2보호막(108), 제1보호막(107), 제2층간절연막(106) 및 일부 두께의 제1층간절연막(103)을 식각하여 퓨즈라인(102) 상에 소정 두께의 제1층간절연막(103)을 잔류시킨 리페어용 트렌치(T)를 형성한다. Subsequently, the second passivation layer 108, the first passivation layer 107, the second interlayer insulation layer 106, and the first interlayer insulation layer 103 having a predetermined thickness are etched to form a predetermined thickness on the fuse line 102. A repair trench T in which the first interlayer insulating film 103 is left is formed.

다음으로, 상기 결과물 전면 상에 리페어용 트렌치를 매립하도록 칩 보호용 픽스막(PIX)을 형성하고, 픽스막(PIX)을 열공정을 통해 치밀화한 후, 리페어용 트렌치(T) 상에 형성된 픽스막(PIX) 부분을 제거한다. 여기서, 픽스막(PIX)은 카본(carbon)을 포함한 막으로서 이후 외부 환경으로 유입될 수 있는 X-선 등으로부터 칩을 보호하는 역할을 한다. Next, the chip protection fix film PIX is formed on the entire surface of the resultant to fill the trench for repair, the fix film PIX is densified through a thermal process, and then the fix film formed on the repair trench T. Remove the (PIX) part. Here, the fix film PIX is a film containing carbon, and serves to protect the chip from X-rays or the like that may subsequently enter the external environment.

한편, 편의상 각각의 층간절연막들은 각각 하나의 층으로 도시하였지만 실제로는 여러층의 절연막들이 적층된 막으로 이루어질 수 있다. On the other hand, for convenience, each of the interlayer insulating films is illustrated as one layer, but in practice, the interlayer insulating films may be formed of a stacked film.

그러나, 상기와 같이, 단층으로 형성된 종래 퓨즈는, 반도체 소자가 고집적화되면서 리페어용 리던던시 메모리가 증가함에 따라 퓨즈 수가 증가되며 이에 따른 퓨즈 면적이 증가되는 문제가 있다. However, as described above, the conventional fuse formed of a single layer has a problem in that the number of fuses increases as the redundancy memory for repair increases as the semiconductor device is highly integrated, thereby increasing the fuse area.

따라서, 본 발명의 목적은 퓨즈 컷팅에 과전류를 이용하는 제1퓨즈와 레이저 빔 이용하는 제2퓨즈를 동일영역에 적층시킨 다층적 구조의 반도체 소자의 퓨즈를 제공하여 면적을 줄이면서도 퓨즈 수를 증가시켜 반도체 집적도를 향상시키는 데 있다. Accordingly, an object of the present invention is to provide a fuse of a semiconductor device having a multilayer structure in which a first fuse using an overcurrent for fuse cutting and a second fuse using a laser beam are laminated in the same area, thereby reducing the area and increasing the number of fuses. It is to improve the density.

본 발명의 다른 목적은 상기 반도체 소자의 퓨즈를 형성하는 방법을 제공하는 데 있다. Another object of the present invention is to provide a method of forming a fuse of the semiconductor device.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 퓨즈는, 반도체 기판 소정영역에 형성된 전기적 과전류를 컷팅에 이용하는 제1퓨즈라인; 상기 제1퓨즈라인을 덮도록 형성된 제1층간절연막; 상기 제1층간절연막 상에 상기 제1퓨즈라인의 양측단과 콘택되게 형성된 제1배선; 상기 제1층간절연막 상에 상기 제1배선의 사이에 상기 제1퓨즈라인과 수직으로 오버랩되게 형성된 레이저 빔을 컷팅에 이용하는 제2퓨즈라인; 상기 제2퓨즈라인을 덮도록 형성된 제2층간절연막; 및 상기 제2층간절연막 상에 상기 제2퓨즈라인의 양측단과 콘택되게 형성된 제2배선;을 포함하는 것을 특징으로 한다. The fuse of the semiconductor device of the present invention for achieving the above object, the first fuse line for using the electrical overcurrent formed in a predetermined region of the semiconductor substrate for cutting; A first interlayer insulating film formed to cover the first fuse line; A first wiring formed on the first interlayer insulating layer to be in contact with both ends of the first fuse line; A second fuse line for cutting a laser beam formed on the first interlayer insulating layer so as to vertically overlap the first fuse line between the first wiring lines; A second interlayer insulating film formed to cover the second fuse line; And a second wiring formed on the second interlayer insulating layer to contact both ends of the second fuse line.

바람직하게는, 상기 제1퓨즈라인과 상기 제2퓨즈라인은 상기 소정영역에 적층된 구조로 형성되며, 상기 제1퓨즈라인은 비트라인과 워드라인 또는 다른 금속배선 중 어느 하나를 이용하여 형성된다. Preferably, the first fuse line and the second fuse line are formed in a stacked structure on the predetermined region, and the first fuse line is formed using any one of a bit line, a word line, or another metal wiring. .

또한, 상기 제2퓨즈라인의 길이는 상기 제1퓨즈라인의 길이보다 적어도 짧은 구조를 갖는다. In addition, the length of the second fuse line has a structure that is at least shorter than the length of the first fuse line.

본 발명의 다른 목적을 달성하기 위한 반도체 소자의 퓨즈 형성방법은, 소정의 하지층을 구비한 반도체 기판의 퓨즈영역에 절연막을 형성하고 상기 절연막 상에 전기적 과전류에 의해 컷팅되는 제1퓨즈라인을 형성하는 제1단계; 상기 제1퓨즈라인을 덮도록 상기 절연막 상에 제1층간절연막을 형성하고 상기 제1층간절연막 내 에 상기 제1퓨즈라인의 양층부와 콘택되는 제1콘택플러그를 형성하는 제2단계; 상기 제1콘택플러그와 콘택되는 제1금속배선을 형성하고 상기 제1금속배선 사이에 상기 제1퓨즈라인과 수직으로 오버랩되도록 레이저 빔에 의해 컷팅되는 제2퓨즈라인을 형성하는 제3단계; 상기 제1금속배선과 상기 제2퓨즈라인을 덮도록 상기 제1층간절연막 상에 제2층간절연막을 형성하고 상기 제2층간절연막 내에 상기 제2퓨즈라인의 양측부와 콘택되는 제2콘택플러그를 형성하는 제4단계; 및 상기 제2층간절연막 상에 상기 제2콘택플러그와 콘택되는 제2금속배선을 형성하는 제5단계;를 포함하여 구성됨을 특징으로 한다. In accordance with another aspect of the present invention, there is provided a method of forming a fuse of a semiconductor device, wherein an insulating film is formed in a fuse region of a semiconductor substrate having a predetermined underlayer, and a first fuse line is cut on the insulating film by electrical overcurrent. The first step to do; Forming a first interlayer insulating film on the insulating film so as to cover the first fuse line, and forming a first contact plug in the first interlayer insulating film to be in contact with both layer portions of the first fuse line; A third step of forming a first metal wire contacting the first contact plug and forming a second fuse line cut by a laser beam to vertically overlap the first fuse line between the first metal wires; Forming a second interlayer insulating film on the first interlayer insulating film so as to cover the first metal wiring and the second fuse line and contacting both sides of the second fuse line in the second interlayer insulating film; Forming a fourth step; And a fifth step of forming a second metal wiring on the second interlayer insulating layer and in contact with the second contact plug.

바람직하게는, 제3단계에서, 상기 제2퓨즈라인을 제1퓨즈라인과 상기 소정영역에 적층된 구조로 형성하며, 상기 제2퓨즈라인의 길이를 상기 제1퓨즈라인의 길이보다 적어도 짧게 형성한다. Preferably, in the third step, the second fuse line is formed in a structure stacked on the first fuse line and the predetermined region, and the length of the second fuse line is formed at least shorter than the length of the first fuse line. do.

또한, 제3단계에서, 상기 제1금속배선과 소정간격 이격 거리를 두고 상기 제2퓨즈라인을 형성하는 것이 바람직하다. Further, in the third step, it is preferable to form the second fuse line at a predetermined distance from the first metal wiring.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;

도 2는 본 발명의 실시예에 따른 반도체 소자 특히, 다층 금속배선 구조를 채택한 반도체 소자의 퓨즈를 도시한 단면도이다. 2 is a cross-sectional view illustrating a fuse of a semiconductor device according to an embodiment of the present invention, in particular, a semiconductor device having a multilayer metallization structure.

도 2를 참조하여, 본 발명의 반도체 소자의 퓨즈 형성방법을 살펴보면 다음과 같다. Referring to Figure 2, looking at the fuse forming method of the semiconductor device of the present invention.

우선, 퓨즈영역 및 패드영역(미도시)을 포함하는 주변회로영역과 셀영역(미도시)으로 구획되고, 소정의 하지층을 구비한 반도체 기판(200)의 퓨즈영역에 절연 막(201)을 형성하고, 이어서 절연막(201) 상에 제1퓨즈라인(202)을 형성한다. First, the insulating film 201 is divided into a peripheral circuit region including a fuse region and a pad region (not shown) and a cell region (not shown), and the fuse region of the semiconductor substrate 200 having a predetermined underlayer. Next, the first fuse line 202 is formed on the insulating film 201.

여기서, 제1퓨즈라인(202)은 셀영역(미도시)의 비트라인(bit line) 형성시 텅스텐과 같은 금속물질로 형성할 수 있고, 그밖에도 워드라인(word line) 또는 다른 금속배선 중 어느 하나를 이용하여 형성할 수 있다. Here, the first fuse line 202 may be formed of a metal material such as tungsten when forming a bit line of a cell region (not shown). In addition, any one of a word line or another metal line may be used. It can be formed using one.

그런다음, 제1퓨즈라인(202)을 덮도록 절연막(201) 상에 제1층간절연막(203)을 형성하고, 제1층간절연막(203) 내에 제1퓨즈라인(202)의 양측부와 콘택되는 제1콘택플러그(204)를 형성한다. Then, a first interlayer insulating film 203 is formed on the insulating film 201 so as to cover the first fuse line 202, and contacts with both sides of the first fuse line 202 in the first interlayer insulating film 203. The first contact plug 204 is formed.

계속해서, 제1층간절연막(203) 상에 제1콘택플러그(204)와 콘택되는 제1금속배선(205)을 형성하고, 동시에, 제1금속배선(205) 사이에 제1퓨즈라인(202)와 수직으로 오버랩되는 제2퓨즈라인(206)을 형성한다. Subsequently, a first metal wiring 205 is formed on the first interlayer insulating film 203 to be in contact with the first contact plug 204, and at the same time, the first fuse line 202 is formed between the first metal wiring 205. ) To form a second fuse line 206 perpendicularly overlapping with each other.

여기서, 제1콘택플러그(204)는 셀영역에서의 금속배선용 콘택플러그와 동시에 형성하고, 제1금속배선(205)은 셀영역에서의 금속배선 형성시에 함께 형성한다.Here, the first contact plug 204 is formed simultaneously with the contact plug for metal wiring in the cell region, and the first metal wiring 205 is formed together when the metal wiring in the cell region is formed.

다음으로, 제1금속배선(205)과 제2퓨즈라인(206)을 덮도록 제1층간절연막(203) 상에 제2층간절연막(207)을 형성하고, 제2층간절연막(207) 내에 제2퓨즈라인(206)의 양측부와 콘택되는 제2콘택플러그(208)를 형성한다. Next, a second interlayer insulating film 207 is formed on the first interlayer insulating film 203 so as to cover the first metal wiring 205 and the second fuse line 206, and the second interlayer insulating film 207 is formed in the second interlayer insulating film 207. A second contact plug 208 is formed to contact the two sides of the second fuse line 206.

이어서, 제2층간절연막(207) 상에 제2콘택플러그(208)와 콘택되는 제2금속배선(209)을 형성한다. Next, a second metal wiring 209 is formed on the second interlayer insulating film 207 to be in contact with the second contact plug 208.

이후, 제2금속배선(209)을 덮도록 제2층간절연막(207) 상에 금속배선간 층간절연막으로서 제3층간절연막(210)을 형성하고, 제3층간절연막(210) 상에 제1보호막(211) 및 제2보호막(212)을 차례로 형성한다. Subsequently, a third interlayer insulating film 210 is formed on the second interlayer insulating film 207 as an intermetallic interlayer insulating film to cover the second metal wiring 209, and a first passivation film is formed on the third interlayer insulating film 210. 211 and the second protective film 212 are sequentially formed.

이어서, 퓨즈영역의 제2보호막(212), 제1보호막(211), 제3층간절연막(210) 및 일부 두께의 제2층간절연막(207)을 식각하여 제2퓨즈라인(206) 상에 소정 두께의 제2층간절연막(207)을 잔류시킨 리페어용 트렌치(T1)를 형성한다. Subsequently, the second passivation layer 212, the first passivation layer 211, the third interlayer insulation layer 210, and the second interlayer insulation layer 207 having a predetermined thickness are etched to form a predetermined portion on the second fuse line 206. A repair trench T1 in which the second interlayer insulating film 207 having a thickness is left is formed.

다음으로, 상기 결과물 전면 상에 리페어용 트렌치를 매립하도록 칩 보호용 픽스막(PIX)을 형성하고, 픽스막(PIX)을 열공정을 통해 치밀화한 후, 리페어용 트렌치(T1) 상에 형성된 픽스막(PIX) 부분을 제거한다. 여기서, 픽스막(PIX)은 카본(carbon)을 포함한 막으로서 이후 외부 환경으로 유입될 수 있는 X-선 등으로부터 칩을 보호하는 역할을 한다. Next, the chip protection fix film PIX is formed on the entire surface of the resultant to fill the trench for repair, the fix film PIX is densified through a thermal process, and then the fix film formed on the repair trench T1. Remove the (PIX) part. Here, the fix film PIX is a film containing carbon, and serves to protect the chip from X-rays or the like that may subsequently enter the external environment.

한편, 여기서, 편의상 각각의 층간절연막들은 각각 하나의 층으로 도시하였지만 실제로는 여러층의 절연막들이 적층된 막으로 이루어질 수 있다. Meanwhile, although each of the interlayer insulating films is illustrated as one layer for convenience, in practice, the interlayer insulating films may be formed of a film in which several layers of insulating films are stacked.

이후, 도시하지는 않았으나, 제1퓨즈라인들 중 특정 퓨즈라인들을 과전류를 이용해 절단하고, 제2퓨즈라인들 중 특정 퓨즈라인들을 레이저를 이용해서 절단하는 퓨즈 블로윙(blowing) 공정을 포함하는 공지의 후속 공정을 수행하여 본 발명의 반도체 소자를 완성한다.Subsequently, although not shown in the drawings, a subsequent blow blowing process includes cutting a specific fuse line among the first fuse lines using an overcurrent and cutting a specific fuse line among the second fuse lines using a laser. The process is performed to complete the semiconductor device of the present invention.

추가하여, 제1금속배선(205)의 양단에는 제1퓨즈라인(202)으로 전류를 인가해 컷팅을 제어하는 제어회로(미도시)들이 형성됨이 바람직하며, 상기 제어회로는 당업계에서 널리 알려진 방법이므로 추가적인 설명은 생략하기로 한다. In addition, it is preferable that control circuits (not shown) are formed at both ends of the first metal wiring 205 to control the cutting by applying current to the first fuse line 202, and the control circuit is well known in the art. Since the method is a further description will be omitted.

이와 같이, 본 발명의 반도체 소자의 퓨즈는, 반도체 기판(200)의 소정 영역에 전기적 컷팅을 이용하는 제1퓨즈(202)을 형성하고, 제1퓨즈라인(202)과 층간절연막(203)으로 분리된 동일 영역의 상층부에 물리적 레이저 컷팅을 이용하는 제2퓨 즈라인(206)을 적층시킨 다층적 구조의 퓨즈를 형성함으로써 면적을 줄이면서도 퓨즈 수를 증가시켜 리페어 효율을 증대시키며 반도체 집적도를 향상시킨다. As described above, the fuse of the semiconductor device of the present invention forms a first fuse 202 using electrical cutting in a predetermined region of the semiconductor substrate 200, and is separated into a first fuse line 202 and an interlayer insulating film 203. By forming a multi-layered fuse in which a second fuse line 206 using physical laser cutting is laminated on the same region of the same region, the number of fuses is increased while the number of fuses is increased, thereby improving repair efficiency and improving semiconductor integration.

따라서, 본 발명에 의하면 전기적 과전류를 컷팅에 이용하는 제1퓨즈와 물리적 레이저 빔을 컷팅에 이용하는 제2퓨즈를 동일 영역에 수직으로 적층시킨 다층적 구종의 반도체 소자의 퓨즈 및 그 형성방법을 제공함으로써 동일 면적 내에 종래 보다 많의 수의 퓨즈를 형성시킬 수 있으므로 리던던시 리페어 효율을 증대하는 효과가 있다. Accordingly, according to the present invention, a fuse and a method for forming a multilayered semiconductor device in which the first fuse using electrical overcurrent for cutting and the second fuse using physical laser beam for cutting are vertically stacked in the same area are provided. Since a larger number of fuses can be formed in the area than before, the redundancy repair efficiency is increased.

또한, 본 발명에 의하면 퓨즈영역의 면적을 종래 보다 감소시켜 퓨즈영역 이외의 주변회로영역에서의 공정마진을 개선하는 효과가 있다. In addition, the present invention has the effect of reducing the area of the fuse area than in the prior art to improve the process margin in the peripheral circuit area other than the fuse area.

Claims (8)

반도체 기판 소정영역에 형성된 전기적 과전류를 컷팅에 이용하는 제1퓨즈라인;A first fuse line for cutting the electrical overcurrent formed in a predetermined region of the semiconductor substrate; 상기 제1퓨즈라인을 덮도록 형성된 제1층간절연막; A first interlayer insulating film formed to cover the first fuse line; 상기 제1층간절연막 상에 상기 제1퓨즈라인의 양측단과 콘택되게 형성된 제1배선;A first wiring formed on the first interlayer insulating layer to be in contact with both ends of the first fuse line; 상기 제1층간절연막 상에 상기 제1배선의 사이에 상기 제1퓨즈라인과 수직으로 오버랩되게 형성된 레이저 빔을 컷팅에 이용하는 제2퓨즈라인;A second fuse line for cutting a laser beam formed on the first interlayer insulating layer so as to vertically overlap the first fuse line between the first wiring lines; 상기 제2퓨즈라인을 덮도록 형성된 제2층간절연막; 및 A second interlayer insulating film formed to cover the second fuse line; And 상기 제2층간절연막 상에 상기 제2퓨즈라인의 양측단과 콘택되게 형성된 제2배선;A second wiring formed on the second interlayer insulating film to be in contact with both ends of the second fuse line; 을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈. A fuse of the semiconductor device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 제1퓨즈라인과 상기 제2퓨즈라인은 상기 소정영역에 적층된 구조로 형성됨 특징으로 하는 반도체 소자의 퓨즈.And the first fuse line and the second fuse line are stacked on the predetermined region. 제 1 항에 있어서, The method of claim 1, 상기 제1퓨즈라인은 비트라인과 워드라인 또는 다른 금속배선 중 어느 하나 를 이용하여 형성됨을 특징으로 하는 반도체 소자의 퓨즈.The first fuse line is a fuse of the semiconductor device, characterized in that formed using any one of a bit line, a word line or another metal wiring. 제 1 항에 있어서, The method of claim 1, 상기 제2퓨즈라인의 길이는 상기 제1퓨즈라인의 길이보다 적어도 짧은 것을 특징으로 하는 반도체 소자의 퓨즈.The length of the second fuse line is a fuse of the semiconductor device, characterized in that at least shorter than the length of the first fuse line. 다층 금속배선 구조를 갖는 반도체 소자의 퓨즈 형성 방법에 있어서, In the fuse forming method of a semiconductor device having a multi-layer metal wiring structure, 소정의 하지층을 구비한 반도체 기판의 퓨즈영역에 절연막을 형성하고 상기 절연막 상에 전기적 과전류에 의해 컷팅되는 제1퓨즈라인을 형성하는 제1단계;A first step of forming an insulating film in a fuse region of the semiconductor substrate having a predetermined underlayer and forming a first fuse line cut on the insulating film by electrical overcurrent; 상기 제1퓨즈라인을 덮도록 상기 절연막 상에 제1층간절연막을 형성하고 상기 제1층간절연막 내에 상기 제1퓨즈라인의 양층부와 콘택되는 제1콘택플러그를 형성하는 제2단계;A second step of forming a first interlayer insulating film on the insulating film to cover the first fuse line and forming a first contact plug in the first interlayer insulating film to be in contact with both layer portions of the first fuse line; 상기 제1콘택플러그와 콘택되는 제1금속배선을 형성하고 상기 제1금속배선 사이에 상기 제1퓨즈라인과 수직으로 오버랩되도록 레이저 빔에 의해 컷팅되는 제2퓨즈라인을 형성하는 제3단계;A third step of forming a first metal wire contacting the first contact plug and forming a second fuse line cut by a laser beam to vertically overlap the first fuse line between the first metal wires; 상기 제1금속배선과 상기 제2퓨즈라인을 덮도록 상기 제1층간절연막 상에 제2층간절연막을 형성하고 상기 제2층간절연막 내에 상기 제2퓨즈라인의 양측부와 콘택되는 제2콘택플러그를 형성하는 제4단계; 및 Forming a second interlayer insulating film on the first interlayer insulating film so as to cover the first metal wiring and the second fuse line and contacting both sides of the second fuse line in the second interlayer insulating film; Forming a fourth step; And 상기 제2층간절연막 상에 상기 제2콘택플러그와 콘택되는 제2금속배선을 형성하는 제5단계;A fifth step of forming a second metal wiring on the second interlayer insulating layer and in contact with the second contact plug; 를 포함하여 구성됨을 특징으로 하는 반도체 소자의 퓨즈 형성방법.A fuse forming method of a semiconductor device, characterized in that configured to include. 제 5 항에 있어서, The method of claim 5, wherein 제3단계는The third step is 상기 제2퓨즈라인을 제1퓨즈라인과 상기 소정영역에 적층된 구조로 형성함을 특징으로 하는 반도체 소자의 퓨즈 형성방법.And forming the second fuse line in a stacked structure on the first fuse line and the predetermined region. 제 5 항에 있어서, The method of claim 5, wherein 제3단계는The third step is 상기 제2퓨즈라인의 길이를 상기 제1퓨즈라인의 길이보다 적어도 짧게 형성함을 특징으로 하는 반도체 소자의 퓨즈 형성방법.And forming a length of the second fuse line at least shorter than a length of the first fuse line. 제 5 항에 있어서, The method of claim 5, wherein 제3단계는The third step is 상기 제1금속배선과 소정간격 이격 거리를 두고 상기 제2퓨즈라인을 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.And forming the second fuse line at a predetermined distance from the first metal wiring.
KR1020060096611A 2006-09-29 2006-09-29 Fuse of semiconductor device and method for forming the same KR20080029691A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060096611A KR20080029691A (en) 2006-09-29 2006-09-29 Fuse of semiconductor device and method for forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060096611A KR20080029691A (en) 2006-09-29 2006-09-29 Fuse of semiconductor device and method for forming the same

Publications (1)

Publication Number Publication Date
KR20080029691A true KR20080029691A (en) 2008-04-03

Family

ID=39532218

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060096611A KR20080029691A (en) 2006-09-29 2006-09-29 Fuse of semiconductor device and method for forming the same

Country Status (1)

Country Link
KR (1) KR20080029691A (en)

Similar Documents

Publication Publication Date Title
JP3968045B2 (en) Fuse structure including cracking between adjacent fuses to protect against fuse blown damage
KR100972917B1 (en) Semiconductor device and method for manufacturing the same
KR100442868B1 (en) Forming method of fuse in semiconductor device
JP3485110B2 (en) Semiconductor device
KR100332456B1 (en) semiconductor device having fuse and method for fabricating the same
KR20110002707A (en) Fuse in semiconductor device and method for manufacturing the same
US7829392B2 (en) Method for manufacturing fuse box having vertically formed protective film
KR100728964B1 (en) Fuse of semiconductor device and method for forming the same
KR950001753B1 (en) Semiconductor device and manufacturing method thereof
KR20080029691A (en) Fuse of semiconductor device and method for forming the same
KR100871389B1 (en) Fuse of semiconductor device and method for forming the same
US20060226508A1 (en) Semiconductor device having patterns for protecting fuses and method of fabricating the semiconductor device
KR101025738B1 (en) Fuse in semiconductor device and method for manufacturing the same
KR100578224B1 (en) Mtehod for fabricating semiconductor memory device
CN113394195B (en) Semiconductor structure, forming method thereof and fuse array
JPH09172087A (en) Semiconductor device
KR100605608B1 (en) Semiconductor memory device and method for fabricating the same
KR20080002504A (en) Method for repair of semiconductor device
KR100799130B1 (en) Method for fabricating semiconductor device with double fuse layer
KR20080017638A (en) Fuse in semiconductor device and repairing method of semiconductor device using the same
KR100967047B1 (en) Method for manufacturing semiconductor device
JP2006032719A (en) Semiconductor integrated circuit device and its manufacturing method
KR20080005720A (en) Method for manufacturing fuse box a semiconductor device
JP2008198939A (en) Semiconductor device and manufacturing method therefor
KR20040008706A (en) Method for fabricating semiconductor device

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination