JP2006032719A - Semiconductor integrated circuit device and its manufacturing method - Google Patents
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Abstract
Description
本発明は、冗長救済機能を備えた半導体記憶装置を有するロジック半導体装置に関し、特に、外部からの水分の浸入を防止することができる構造を備えた半導体装置及びその製造方法に関するものである。 The present invention relates to a logic semiconductor device having a semiconductor memory device having a redundancy relief function, and more particularly to a semiconductor device having a structure capable of preventing moisture from entering from the outside and a manufacturing method thereof.
半導体記憶装置(以下、メモリ回路と記す)を備えた半導体集積回路装置(以下、半導体装置と記す)において、メモリ回路の記憶容量が大容量化するに従い、製造歩留まりを一定基準以上保つことが難しくなってきている。この製造歩留りが低下する主な原因として、製造工程中に生じたメモリセルパターンの欠陥又は電流リーク等が挙げられる。 In a semiconductor integrated circuit device (hereinafter referred to as a “semiconductor device”) having a semiconductor memory device (hereinafter referred to as a “memory circuit”), it is difficult to maintain the manufacturing yield above a certain standard as the storage capacity of the memory circuit increases. It has become to. As a main cause of the decrease in the manufacturing yield, there are memory cell pattern defects or current leaks that occur during the manufacturing process.
ところで、製造歩留まりの低下を改善するための技術として、冗長救済技術がある。 By the way, as a technique for improving a decrease in manufacturing yield, there is a redundant relief technique.
以下に、一般的な冗長救済技術について、図5及び図6を参照しながら説明する。 Hereinafter, a general redundancy repair technique will be described with reference to FIGS.
図5は、メモリセルアレイ全体を構成するメモリセルアレイブロックを示す概略図である。 FIG. 5 is a schematic diagram showing memory cell array blocks constituting the entire memory cell array.
図5に示すように、メモリセルアレイブロックには、通常使用されるメモリセルアレイ50の外周部に、斜線で示される予備メモリセル51が配置されている。メモリセル及び予備メモリセル51の各々には、行デコーダ52及び列デコーダ53が接続されている。ここで、冗長救済用回路の単位は、メモリセルの1行又は1列のラインであり、例えば、欠陥メモリセル54と予備メモリセル51とを切り換えるために、数本の予備ラインを用意しておく必要がある。
As shown in FIG. 5, in the memory cell array block, spare
欠陥メモリセル54の修復を行なう場合を例にして説明すると、行デコーダ52と列デコーダ53とによって予備メモリセル51を選択する。次に、選択された予備メモリセル51と欠陥メモリセル54とを切り換えることにより、回路的に欠陥メモリセルの修復を行なう。
The case where the
図6は、半導体装置のメモリセルアレイ周辺部に組み込まれた冗長救済用のアドレスプログラム回路を示す概略図である。 FIG. 6 is a schematic diagram showing a redundancy relief address program circuit incorporated in the periphery of the memory cell array of the semiconductor device.
図6に示すように、アドレスプログラム回路には、行又は列を選択するアドレス信号入力端子A(o)〜A(n)が配置されている。また、各メモリセルとアドレスプログラム回路の各MOSトランジスタTr(0)〜Tr(n)とは、金属配線の配線経路途中に切断可能な冗長救済用ヒューズF(0)〜F(n)を介して接続されている。 As shown in FIG. 6, address signal input terminals A (o) to A (n) for selecting rows or columns are arranged in the address program circuit. Each memory cell and each MOS transistor Tr (0) to Tr ( n) of the address program circuit are connected via redundant relief fuses F (0) to F (n) that can be cut off in the middle of the metal wiring path. Connected.
例えば、欠陥メモリセルが冗長救済用ヒューズF(n-2)に接続されている場合、行デコーダ及び列デコーダから、アドレス信号入力端子A(o)〜A(n)のうち、アドレス信号入力端子A(n-2)に対してアドレス信号が入力されたとき、アドレスプログラム回路の出力はLowとなる。次に、欠陥メモリセルが存在しているアドレスの冗長救済用ヒューズF(n-2)に対して、レーザービーム光を照射することにより冗長救済用ヒューズF(n-2)を切断すると、アドレス信号入力端子A(o)〜A(n)のうち、アドレス信号入力端子A(n-2)に対してアドレス信号が入力されたとき、アドレスプログラム回路の出力がHighとなる。これにより、欠陥メモリセルのアドレスを登録することができるため、欠陥メモリセルと予備メモリセルとを切り換えることができるので、回路的に欠陥メモリセルを修復することが可能となる。 For example, when the defective memory cell is connected to the redundancy relief fuse F (n-2) , the address signal input terminal among the address signal input terminals A (o) to A (n) from the row decoder and the column decoder. When an address signal is input to A (n-2) , the output of the address program circuit is Low. Next, when the redundant relief fuse F (n-2) at the address where the defective memory cell exists is cut by irradiating a laser beam to the redundant relief fuse F (n-2) , the address When an address signal is input to the address signal input terminal A (n-2) among the signal input terminals A (o) to A (n) , the output of the address program circuit becomes High. Thereby, since the address of the defective memory cell can be registered, the defective memory cell and the spare memory cell can be switched, so that the defective memory cell can be repaired in a circuit.
以上のような冗長救済を行なうための冗長救済用ヒューズ、及び冗長救済用ヒューズに接続される通常アルミニウム合金膜よりなる金属配線は、半導体装置の最上層に形成される。具体的には、冗長救済用ヒューズは層間絶縁膜上に形成されており、層間絶縁膜の上には冗長救済用ヒューズを覆うように表面保護膜が形成されている。 The redundant relief fuse for performing the redundant relief as described above and the metal wiring made of the normal aluminum alloy film connected to the redundant relief fuse are formed in the uppermost layer of the semiconductor device. Specifically, the redundant relief fuse is formed on the interlayer insulating film, and a surface protective film is formed on the interlayer insulating film so as to cover the redundant relief fuse.
また、冗長救済用ヒューズの切断は、拡散工程以降に行なわれる半導体集積回路の機能検査工程又はその検査工程後に行なわれる。具体的には、切断したい冗長救済用ヒューズに対してレーザービーム光等を照射することによって行なわれる。ここで、層間絶縁膜上に形成された冗長救済用ヒューズは表面保護膜に覆われているため、前述したように、冗長救済用ヒューズを切断する際に、層間絶縁膜及び表面保護膜がレーザービーム光によって損傷を受けるので、透水性の高い材料よりなる層間絶縁膜を露出させる損傷部が形成される。これにより、従来の半導体装置では、以下に示すような問題が生じていた。 Further, the redundant relief fuse is cut off after the function inspection step of the semiconductor integrated circuit performed after the diffusion step or after the inspection step. Specifically, this is performed by irradiating a redundant relief fuse to be cut with a laser beam or the like. Here, since the redundant relief fuse formed on the interlayer insulating film is covered with the surface protective film, as described above, when the redundant relief fuse is cut, the interlayer insulating film and the surface protective film are lasers. Since damage is caused by the light beam, a damaged portion that exposes an interlayer insulating film made of a material having high water permeability is formed. As a result, the following problems have occurred in the conventional semiconductor device.
まず第1に、冗長救済用ヒューズの切断部が損傷部から浸入した水分により腐食することによって問題が生じる。具体的には、冗長救済後に損傷部から浸入した水分によって、表面保護膜で覆われていない冗長救済用ヒューズの切断部において冗長救済用ヒューズの腐食が発生する。これにより、冗長救済用ヒューズと内部回路素子とを接続している金属配線を通して、冗長救済用ヒューズの腐食が内部回路素子の金属配線へ進行するので、回路動作不良が生じる可能性がある。 First, a problem arises when the cut portion of the redundant relief fuse is corroded by moisture that has entered from the damaged portion. Specifically, the moisture that has entered from the damaged portion after the redundant relief causes corrosion of the redundant relief fuse at the cut portion of the redundant relief fuse that is not covered with the surface protective film. As a result, the corrosion of the redundant relief fuse progresses to the metal wiring of the internal circuit element through the metal wiring connecting the redundant relief fuse and the internal circuit element, which may cause circuit malfunction.
第2に、水分が損傷部から層間絶縁膜中を通して拡散されることによって問題が生じる。具体的には、冗長救済後に損傷部から浸入した水分が、透水性の高い材料よりなる層間絶縁膜中へ拡散される。これにより、層間絶縁膜を通して拡散された水分が内部回路素子の金属配線と接触することによって、内部回路素子の金属配線において腐食が発生するので、回路動作不良が生じる可能性がある。 Second, a problem arises because moisture is diffused from the damaged portion through the interlayer insulating film. Specifically, moisture that has entered from the damaged portion after the redundant relief is diffused into an interlayer insulating film made of a highly water-permeable material. As a result, the moisture diffused through the interlayer insulating film comes into contact with the metal wiring of the internal circuit element, and corrosion occurs in the metal wiring of the internal circuit element, which may cause circuit malfunction.
以上に示した第1及び第2の問題を解決するため、以下に示す第1及び第2の従来例に係る半導体装置が提案されている。 In order to solve the first and second problems described above, semiconductor devices according to first and second conventional examples shown below have been proposed.
まず最初に、第1の従来例に係る半導体装置について、図7を用いて具体的に説明する(例えば特許文献1参照)。 First, the semiconductor device according to the first conventional example will be specifically described with reference to FIG. 7 (see, for example, Patent Document 1).
図7は、冗長救済用ヒューズの切断部から発生した腐食が内部回路素子の金属配線へ進行することを防止する構造を有した第1の従来例に係る半導体装置の構造を示す断面図である。 FIG. 7 is a cross-sectional view showing the structure of the semiconductor device according to the first conventional example having a structure for preventing the corrosion generated from the cut portion of the redundant relief fuse from proceeding to the metal wiring of the internal circuit element. .
図7に示すように、半導体基板100におけるトレンチ型の分離絶縁膜101によって区画された素子形成領域には、半導体基板100上に形成されたゲート絶縁膜、ゲート電極102、ゲート絶縁膜及びゲート電極102の側面に形成されたサイドウォール103、並びに半導体基板100の表層部に形成されたソース/ドレイン拡散層104からなるMOSトランジスタが形成されている。
As shown in FIG. 7, in the element formation region partitioned by the trench type isolation
半導体基板100の上には、MOSトランジスタを覆うようにCVD法により第1の層間絶縁膜105が形成されている。該第1の層間絶縁膜105には、これを貫通すると共に下端がソース/ドレイン拡散層104と接続する第1のタングステンプラグ106が形成されている。
A first
また、図7に示すように、第1の層間絶縁膜105の上には、下面が第1のタングステンプラグ106の上端と電気的に接続され、アルミニウム合金膜よりなる第1の金属配線107が形成されている。第1の層間絶縁膜105の上には、第1の金属配線107を覆うようにCVD法により第2の層間絶縁膜108が形成されている。該第2の層間絶縁膜108には、これを貫通すると共に下端が第1の金属配線107と接続する第2のタングステンプラグ109が形成されている。
Further, as shown in FIG. 7, on the first interlayer
また、図7に示すように、第2の層間絶縁膜108の上には、下面が第2のタングステンプラグ109の上端と電気的に接続され、アルミニウム合金膜よりなる第2の金属配線110が形成されている。第2の層間絶縁膜108の上には、第2の金属配線110を覆うようにCVD法により第3の層間絶縁膜111が形成されている。該第3の層間絶縁膜111には、これを貫通すると共に下端が第2の金属配線110と接続する第3のタングステンプラグ112が形成されている。
Further, as shown in FIG. 7, a
また、図7に示すように、第3の層間絶縁膜111の上には、アルミニウム合金膜よりなる第3の金属配線113が形成されており、該第3の金属配線113の一部は冗長救済用ヒューズ114として形成されている。第3の金属配線113及び冗長救済用ヒューズ114は、第3のタングステンプラグ112の上端と電気的に接続されている。また、第3の金属配線113及び冗長救済用ヒューズ114は、第1のタングステンプラグ106、第2のタングステンプラグ109、及び第3のタングステンプラグ112を介した第1の金属配線107及び第2の金属配線110によって、MOSトランジスタと電気的に接続されている。このようにして、冗長救済用ヒューズ114は、内部回路素子115に接続されている。
Also, as shown in FIG. 7, a
また、冗長救済用ヒューズ114と内部回路素子115とは、第1〜第3の層間絶縁膜(105、108、111)中に形成された耐腐食性を有する高融点金属であるタングステンよりなる第1〜第3のタングステンプラグ(106、109、112)を介して電気的に接続されており、内部回路素子115は半導体装置の動作に寄与している。第3の層間絶縁膜111の上には、第3の金属配線及113及び冗長救済用ヒューズ114を覆うようにシリコン窒化膜よりなる表面保護膜116が形成されている。尚、冗長救済用ヒューズ114の形成領域直下に位置する半導体基板100における領域には、MOSトランジスタ等を含む内部回路素子115は形成されていない。
The
第1の従来例に係る半導体装置において、冗長救済されるべき回路素子115の冗長救済を行なうために、冗長救済用ヒューズ114にレーザービーム光を照射すると、表面保護膜116が破壊されると共に冗長救済用ヒューズ114が切断されるので、透水性の高い材料よりなる第3の層間絶縁膜111を露出させる損傷部117が形成される。この損傷部117から浸入した水分によって、冗長救済用ヒューズ114自体が腐食することはあっても、冗長救済用ヒューズ114と内部回路素子115とは、第1の金属配線107及び第2の金属配線110の配線経路途中に耐腐食性を有する高融点金属であるタングステンよりなる第1のタングステンプラグ106、第2のタングステンプラグ109及び第3のタングステンプラグ112を介して電気的に接続されているので、第1〜第3のタングステンプラグ(106、109、112)によって腐食の進行を阻止することができる。これにより、冗長救済用ヒューズ114の切断部において冗長救済後に損傷部117から浸入した水分によって発生した腐食が、MOSトランジスタ等を含む内部回路素子115における第1の金属配線107及び第2の金属配線110まで進行することを防止することができる。
In the semiconductor device according to the first conventional example, when the
次に、第2の従来例に係る半導体装置について、図8(a) 及び(b) を用いて具体的に説明する(例えば特許文献2参照)。 Next, a semiconductor device according to a second conventional example will be specifically described with reference to FIGS. 8A and 8B (see, for example, Patent Document 2).
図8(a) 及び(b) は、冗長救済用ヒューズの切断部から発生した腐食が内部回路素子の金属配線へ進行することを防止すると共に、損傷部から層間絶縁膜を通して拡散された水分により内部回路素子の金属配線において腐食が発生することを防止する構造を有した第2の従来例に係る半導体装置の構造を示す図である。ここで、図8(a) は半導体装置の構造を示す断面図であって、具体的には、図8(b) で示すVIIIa-VIIIa線における断面図であり、図8(b) は半導体装置の構造を示す平面図である。 8 (a) and 8 (b) show that corrosion generated from the cut portion of the redundant relief fuse does not progress to the metal wiring of the internal circuit element, and is caused by moisture diffused through the interlayer insulating film from the damaged portion. It is a figure which shows the structure of the semiconductor device which concerns on the 2nd prior art example which has a structure which prevents that corrosion generate | occur | produces in the metal wiring of an internal circuit element. Here, FIG. 8A is a cross-sectional view showing the structure of the semiconductor device, specifically, a cross-sectional view taken along line VIIIa-VIIIa shown in FIG. 8B, and FIG. It is a top view which shows the structure of an apparatus.
図8(a) に示すように、半導体基板200におけるトレンチ型の分離絶縁膜201によって区画された素子形成領域には、図示していないMOSトランジスタが形成されている。また、半導体基板200の上には、図示していないMOSトランジスタを覆うようにCVD法により形成された第1の層間絶縁膜202が形成されている。該第1の層間絶縁膜202には、これを貫通すると共に下端が半導体基板200における素子形成領域と接続する第1のタングステン層203が形成されている。
As shown in FIG. 8A, a MOS transistor (not shown) is formed in the element formation region partitioned by the trench type
また、図8(a) に示すように、第1の層間絶縁膜202の上には、下面が第1のタングステン層203の上端と電気的に接続された第1の金属膜204が形成されている。第1の層間絶縁膜202の上には、第1の金属膜204を覆うように第2の層間絶縁膜205が形成されている。該第2の層間絶縁膜205には、これを貫通すると共に下端が第1の金属膜204と接続する第2のタングステン層206が形成されている。
Further, as shown in FIG. 8A, a
また、図8(a) に示すように、第2の層間絶縁膜205の上には、下面が第2のタングステン層206の上端と電気的に接続された第2の金属膜207及びアルミニウム合金膜よりなる接続用金属配線208が形成されている。第2の層間絶縁膜205の上には、第2の金属膜207及び接続用金属配線208を覆うよう第3の層間絶縁膜209が形成されている。該第3の層間絶縁膜209には、これを貫通すると共に下端が接続用金属配線208と接続するタングステンプラグ210が形成されている。このように、第1〜第3の層間絶縁膜(202、205、209)には、第1のタングステン層203、第1の金属膜204、第2のタングステン層206及び第2の金属膜207からなるシールリング211が形成されている。
Further, as shown in FIG. 8A, on the second
また、図8(a) に示すように、第3の層間絶縁膜209の上には、アルミニウム合金膜よりなる第3の金属配線212が形成されており、該第3の金属配線212の一部は冗長救済用ヒューズ213として形成されている。第3の金属配線212及び冗長救済用ヒューズ213は、タングステンプラグ210の上端と電気的に接続されている。また、第3の金属配線212及び冗長救済用ヒューズ213は、耐腐食性を有する材料よりなるプラグ(図示せず)を介した金属配線(図示せず)によって、MOSトランジスタ(図示せず)と電気的に接続されている。このようにして、冗長救済用ヒューズ213は、内部回路素子(図示せず)に接続されている。また、冗長救済用ヒューズ213と内部回路素子とは、層間絶縁膜中に形成された耐腐食性を有する材料よりなるプラグを介して電気的に接続されており、内部回路素子は半導体装置の動作に寄与している。第3の層間絶縁膜209の上には、第3の金属配線212及び冗長救済用ヒューズ213を覆うように表面保護膜214が形成されている。
Further, as shown in FIG. 8A, a
また、図8(b) に示すように、第1〜第3の層間絶縁膜(202、205、209)には、第1のタングステン層203、第1の金属膜204、第2のタングステン層206及び第2の金属膜207からなるシールリング211が、接続用金属配線208及び冗長救済用ヒューズ213を取り囲むようにリング状に形成されている。尚、冗長救済用ヒューズ213の形成領域直下に位置する半導体基板200における領域には、MOSトランジスタ等を含む内部回路素子は形成されていない。
Further, as shown in FIG. 8B, the first to third interlayer insulating films (202, 205, 209) include a
第2の従来例に係る半導体装置において、冗長救済されるべき回路素子の冗長救済を行なうために、冗長救済用ヒューズ213にレーザービーム光を照射すると、表面保護膜214が破壊されると共に冗長救済用ヒューズ213が切断されるので、透水性の高い材料よりなる第3の層間絶縁膜209を露出させる損傷部215が形成される。この損傷部215から浸入した水分によって、冗長救済用ヒューズ213自体が腐食することはあっても、冗長救済用ヒューズ213と内部回路素子(図示せず)とは、金属配線(図示せず)の配線経路途中に耐腐食性を有する材料よりなるプラグ(図示せず)を介して電気的に接続されているので、プラグによって腐食の進行を阻止することができる。
In the semiconductor device according to the second conventional example, when the
また、損傷部215から浸入した水分が、第1〜第3の層間絶縁膜(202、205、209)中へ拡散されることはあっても、冗長救済用ヒューズ213の形成領域直下に位置する第1〜第3の層間絶縁膜(202、205、209)における領域は完全ではないがシールリング211に取り囲まれているので、シールリング211によって水分の拡散を阻止することができる。これらにより、冗長救済用ヒューズ213の切断部において冗長救済後に損傷部215から浸入した水分によって発生した腐食が、MOSトランジスタ等を含む内部回路素子の金属配線まで進行することを防止することができると共に、冗長救済後に損傷部215から浸入した水分が透水性の高い材料よりなる第1〜第3の層間絶縁膜(202、205、209)を通して内部回路素子へ拡散されることによって、MOSトランジスタ等を含む内部回路素子の金属配線が腐食することを防止することができる。
In addition, although moisture that has entered from the damaged
以上のように、従来例1に係る半導体装置によると、前述した第1の問題を解決することができる。また、従来例2に係る半導体装置によると、前述した第1及び第2の問題を同時に解決することができる。
しかしながら、近年、冗長救済機能を備えたメモリ回路を有するロジック半導体装置は高集積化される方向にあり、搭載されるメモリ回路の記憶容量が大容量化するに従い、冗長救済用メモリ回路の大容量化が必要とされる。これに伴って、半導体装置における冗長救済用メモリセル及び冗長救済用ヒューズが占める面積が増大すると、これらを取り囲むようにして形成されるシールリングが半導体装置に占める面積も増大する。このため、半導体装置の面積が増大するという問題が生じる。 However, in recent years, logic semiconductor devices having a memory circuit having a redundancy relief function are in the direction of higher integration, and as the storage capacity of the mounted memory circuit increases, the capacity of the redundancy relief memory circuit increases. Is needed. Along with this, when the area occupied by the redundant relief memory cell and the redundant relief fuse in the semiconductor device increases, the area occupied by the seal ring formed so as to surround these also increases in the semiconductor device. For this reason, the problem that the area of a semiconductor device increases arises.
前記に鑑み、本発明の目的は、冗長救済機能を備えたメモリ回路を有するロジック半導体装置において、半導体装置の高集積化に伴って生じる半導体装置の面積を増大させることなく、冗長救済を行なった後も内部回路素子の金属配線における腐食の発生を防止することができる半導体装置及びその製造方法を提供することである。 In view of the foregoing, an object of the present invention is to provide redundancy relief without increasing the area of a semiconductor device that occurs with the high integration of a semiconductor device in a logic semiconductor device having a memory circuit having a redundancy relief function. It is another object of the present invention to provide a semiconductor device capable of preventing the occurrence of corrosion in metal wiring of internal circuit elements and a method for manufacturing the same.
前記の課題を解決するために、本発明に係る半導体装置は、半導体基板上に形成された冗長救済されるべき回路素子を含む内部回路素子と、半導体基板上に内部回路素子を覆うように形成された層間絶縁膜と、層間絶縁膜の上に形成された冗長救済されるべき回路素子の冗長救済に用いられるヒューズとを備え、層間絶縁膜とヒューズとの間には、耐透水性を有する絶縁膜が介在していることを特徴とする。 In order to solve the above problems, a semiconductor device according to the present invention is formed so as to cover an internal circuit element on a semiconductor substrate, including an internal circuit element including a circuit element to be redundantly repaired formed on a semiconductor substrate. And a fuse used for redundant relief of the circuit element to be redundantly repaired formed on the interlayer insulating film, and the interlayer insulating film and the fuse have water resistance. An insulating film is interposed.
このように、本発明に係る半導体装置において、冗長救済用のヒューズと層間絶縁膜との間に耐透水性を有する絶縁膜が介在している。これにより、冗長救済されるべき回路素子の冗長救済を行なうために冗長救済用のヒューズの切断が行なわれると、層間絶縁膜ではなく耐透水性を有する絶縁膜を露出させる損傷部が形成される。このため、耐透水性を有する絶縁膜によって損傷部から浸入した水分の拡散を阻止することができるので、冗長救済を行なった後に透水性の高い材料よりなる層間絶縁膜を通して、水分が内部回路素子の金属配線へ拡散されることを防止することができる。したがって、冗長救済後に内部回路素子の金属配線において腐食が発生することを防止することができるので、冗長救済を行なった後も高信頼性を維持した半導体装置を提供することができる。また、例えば、冗長救済用のヒューズの形成領域直下に位置する半導体基板における領域に、半導体装置の動作に寄与する内部回路素子を形成することが可能となる。したがって、半導体装置の高集積化に伴って半導体装置の面積が増大することを抑制することができるので、高集積可能な半導体装置を提供することができる。 Thus, in the semiconductor device according to the present invention, the insulating film having water permeability is interposed between the redundant relief fuse and the interlayer insulating film. As a result, when the redundant relief fuse is cut in order to carry out redundant relief of the circuit element to be redundantly repaired, a damaged portion is formed that exposes the water-permeable insulating film instead of the interlayer insulating film. . For this reason, since it is possible to prevent the diffusion of moisture that has entered from the damaged portion by the insulating film having water permeability resistance, the moisture is transferred to the internal circuit element through the interlayer insulating film made of a highly water-permeable material after performing the redundant relief. Can be prevented from being diffused into the metal wiring. Therefore, it is possible to prevent the occurrence of corrosion in the metal wiring of the internal circuit element after the redundancy relief, and thus it is possible to provide a semiconductor device that maintains high reliability even after the redundancy relief. Further, for example, an internal circuit element contributing to the operation of the semiconductor device can be formed in a region of the semiconductor substrate located immediately below the formation region of the redundant relief fuse. Therefore, it is possible to suppress an increase in the area of the semiconductor device as the semiconductor device is highly integrated, so that a semiconductor device capable of high integration can be provided.
本発明に係る半導体装置において、耐透水性を有する絶縁膜は、シリコン窒化酸化膜又はシリコン窒化膜よりなることが好ましい。 In the semiconductor device according to the present invention, the insulating film having water resistance is preferably made of a silicon nitride oxide film or a silicon nitride film.
このように、絶縁膜の材料としてこれらの材料を用いることにより、耐透水性を有する絶縁膜を形成することができる。 Thus, by using these materials as the material of the insulating film, an insulating film having water permeability resistance can be formed.
本発明に係る半導体装置において、内部回路素子は、平面的配置において、ヒューズが形成されている領域と重なる領域に形成されていることが好ましい。 In the semiconductor device according to the present invention, the internal circuit element is preferably formed in a region overlapping the region where the fuse is formed in a planar arrangement.
このように、内部回路素子が、平面的配置において、冗長救済用のヒューズが形成されている領域と重なる領域、例えば、冗長救済用のヒューズの形成領域直下に位置する半導体基板における領域に形成されているので、半導体装置の高集積化に伴って半導体装置の面積が増大することを抑制することができる。したがって、高集積可能な半導体装置を提供することができる。 As described above, the internal circuit elements are formed in a region overlapping the region where the redundant relief fuse is formed in the planar arrangement, for example, a region in the semiconductor substrate located immediately below the redundant relief fuse forming region. Therefore, it is possible to suppress an increase in the area of the semiconductor device as the semiconductor device is highly integrated. Therefore, a highly integrated semiconductor device can be provided.
本発明に係る半導体装置において、ヒューズと内部回路素子とは、層間絶縁膜中に形成された耐腐食性を有する高融点金属よりなる部材を介して、電気的に接続されていることが好ましい。 In the semiconductor device according to the present invention, it is preferable that the fuse and the internal circuit element are electrically connected via a member made of a refractory metal having corrosion resistance formed in the interlayer insulating film.
このようにすると、耐腐食性を有する高融点金属よりなる部材によって冗長救済用のヒューズの切断部から発生した腐食の進行を阻止することができるので、冗長救済を行なった後に冗長救済用のヒューズと内部回路素子とを接続している金属配線を通して、腐食が内部回路素子の金属配線へ進行することを防止することができる。したがって、冗長救済後に内部回路素子の金属配線において腐食が発生することを防止することができるので、冗長救済を行なった後も高信頼性を維持した半導体装置を提供することができる。 In this case, since the progress of the corrosion generated from the cut portion of the redundant relief fuse can be prevented by the member made of the refractory metal having corrosion resistance, the redundant relief fuse is provided after the redundant relief is performed. It is possible to prevent corrosion from proceeding to the metal wiring of the internal circuit element through the metal wiring connecting the internal circuit element and the internal circuit element. Therefore, it is possible to prevent the occurrence of corrosion in the metal wiring of the internal circuit element after the redundancy relief, and thus it is possible to provide a semiconductor device that maintains high reliability even after the redundancy relief.
本発明に係る半導体装置において、内部回路素子は、アルミニウム合金が主成分である金属配線を含んでいることが好ましい。 In the semiconductor device according to the present invention, the internal circuit element preferably includes a metal wiring mainly composed of an aluminum alloy.
また、本発明に係る半導体装置において、耐腐食性を有する高融点金属は、タングステン、チタン及びモリブデンのうちから選択された1種類以上の金属よりなることが好ましい。 In the semiconductor device according to the present invention, the refractory metal having corrosion resistance is preferably made of one or more kinds of metals selected from tungsten, titanium, and molybdenum.
これらの材料を用いることにより、耐腐食性を有する高融点金属よりなる部材を形成することができる。 By using these materials, a member made of a refractory metal having corrosion resistance can be formed.
また、本発明に係る半導体装置の製造方法は、半導体基板上に冗長救済されるべき回路素子を含む内部回路素子を形成する工程と、半導体基板上に内部回路素子を覆うように層間絶縁膜を形成する工程と、層間絶縁膜の上に耐透水性を有する絶縁膜を形成する工程と、耐透水性を有する絶縁膜の上に冗長救済されるべき回路素子の冗長救済に用いられるヒューズを形成する工程とを備えたことを特徴とする。 The method of manufacturing a semiconductor device according to the present invention includes a step of forming an internal circuit element including a circuit element to be redundantly repaired on a semiconductor substrate, and an interlayer insulating film on the semiconductor substrate so as to cover the internal circuit element. Forming a fuse used for redundant relief of a circuit element to be redundantly repaired on the insulating film having water permeability, forming the insulating film having water permeability on the interlayer insulating film; And a step of performing.
このように、本発明に係る半導体装置の製造方法によると、冗長救済用のヒューズと層間絶縁膜との間に耐透水性を有する絶縁膜が介在している。これにより、冗長救済されるべき回路素子の冗長救済を行なうために冗長救済用のヒューズの切断が行なわれると、層間絶縁膜ではなく耐透水性を有する絶縁膜を露出させる損傷部が形成される。このため、耐透水性を有する絶縁膜によって損傷部から浸入した水分の拡散を阻止することができるので、冗長救済を行なった後に透水性の高い材料よりなる層間絶縁膜を通して、水分が内部回路素子の金属配線へ拡散されることを防止することができる。したがって、冗長救済後に内部回路素子の金属配線において腐食が発生することを防止することができるので、冗長救済を行なった後も高信頼性を維持した半導体装置を提供することができる。また、例えば、冗長救済用のヒューズの形成領域直下に位置する半導体基板における領域に、半導体装置の動作に寄与する内部回路素子を形成することが可能となる。したがって、半導体装置の高集積化に伴って半導体装置の面積が増大することを抑制することができるので、高集積可能な半導体装置を提供することができる
本発明に係る半導体装置の製造方法において、ヒューズを形成する工程は、平面的配置において、内部回路素子が形成された領域と重なるようにヒューズを形成する工程を含むことが好ましい。
As described above, according to the method for manufacturing a semiconductor device of the present invention, the insulating film having water permeability is interposed between the redundant relief fuse and the interlayer insulating film. As a result, when the redundant relief fuse is cut in order to carry out redundant relief of the circuit element to be redundantly repaired, a damaged portion is formed that exposes the water-permeable insulating film instead of the interlayer insulating film. . For this reason, since it is possible to prevent the diffusion of moisture that has entered from the damaged portion by the insulating film having water permeability resistance, the moisture is transferred to the internal circuit element through the interlayer insulating film made of a highly water-permeable material after performing the redundant relief. Can be prevented from being diffused into the metal wiring. Therefore, it is possible to prevent the occurrence of corrosion in the metal wiring of the internal circuit element after the redundancy relief, and thus it is possible to provide a semiconductor device that maintains high reliability even after the redundancy relief. Further, for example, an internal circuit element contributing to the operation of the semiconductor device can be formed in a region of the semiconductor substrate located immediately below the formation region of the redundant relief fuse. Therefore, since it is possible to suppress an increase in the area of the semiconductor device as the semiconductor device is highly integrated, a highly integrated semiconductor device can be provided. In the method for manufacturing a semiconductor device according to the present invention, Preferably, the step of forming the fuse includes a step of forming the fuse so as to overlap with a region where the internal circuit element is formed in a planar arrangement.
このように、冗長救済用のヒューズが、平面的配置において、内部回路素子が形成された領域と重なるように形成される、例えば、内部回路素子が冗長救済用のヒューズの形成領域直下に位置する半導体基板における領域に形成されるので、半導体装置の高集積化に伴って生じる半導体装置の面積が増大することを抑制することができる。したがって、高集積可能な半導体装置を提供することができる。 In this way, the redundant relief fuse is formed so as to overlap the region where the internal circuit element is formed in a planar arrangement. For example, the internal circuit element is located immediately below the redundant relief fuse forming region. Since the semiconductor substrate is formed in the region of the semiconductor substrate, it is possible to suppress an increase in the area of the semiconductor device that occurs with the high integration of the semiconductor device. Therefore, a highly integrated semiconductor device can be provided.
本発明に係る半導体装置及びその製造方法によると、冗長救済用ヒューズと層間絶縁膜との間に耐透水性を有する絶縁膜が介在している。これにより、冗長救済されるべき回路素子の冗長救済を行なうために冗長救済用ヒューズの切断が行なわれると、層間絶縁膜ではなく耐透水性を有する絶縁膜を露出させる損傷部が形成される。このため、耐透水性を有する絶縁膜によって損傷部から浸入した水分の拡散を阻止することができるので、冗長救済を行なった後に層間絶縁膜を通して、水分が内部回路素子の金属配線へ拡散されることを防止することができる。したがって、冗長救済後に内部回路素子の金属配線において腐食が発生することを防止することができるので、冗長救済を行なった後も高信頼性を維持した半導体装置を提供することができる。また、例えば、冗長救済用ヒューズの形成領域直下に位置する半導体基板における領域に、半導体装置の動作に寄与する内部回路素子を形成することが可能となる。したがって、冗長救済機能を備えたメモリ回路を有するロジック半導体装置において、半導体装置の高集積化に伴って半導体装置の面積が増大することを抑制することができるので、高集積可能な半導体装置を実現することができる。 According to the semiconductor device and the manufacturing method thereof according to the present invention, the insulating film having water permeability is interposed between the redundant relief fuse and the interlayer insulating film. As a result, when the redundant relief fuse is cut in order to perform redundant relief of the circuit element to be redundantly repaired, a damaged portion is formed that exposes the water-resistant insulating film instead of the interlayer insulating film. For this reason, since the diffusion of moisture that has entered from the damaged portion can be prevented by the insulating film having water permeability resistance, the moisture is diffused to the metal wiring of the internal circuit element through the interlayer insulating film after performing the redundant relief. This can be prevented. Therefore, it is possible to prevent the occurrence of corrosion in the metal wiring of the internal circuit element after the redundancy relief, and thus it is possible to provide a semiconductor device that maintains high reliability even after the redundancy relief. Further, for example, an internal circuit element contributing to the operation of the semiconductor device can be formed in a region of the semiconductor substrate located immediately below the formation region of the redundant relief fuse. Therefore, in a logic semiconductor device having a memory circuit having a redundancy relief function, it is possible to suppress an increase in the area of the semiconductor device as the semiconductor device is highly integrated, thereby realizing a highly integrated semiconductor device. can do.
以下に、本発明の一実施形態について図面を参照しながら説明する。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
以下に、本発明の一実施形態に係る半導体装置の構造について、図1を参照しながら説明する。 The structure of the semiconductor device according to one embodiment of the present invention will be described below with reference to FIG.
図1は、本発明の一実施形態に係る半導体装置の構造を示す断面図である。 FIG. 1 is a cross-sectional view showing the structure of a semiconductor device according to an embodiment of the present invention.
図1に示すように、半導体基板10におけるシリコン酸化膜よりなるトレンチ型の分離絶縁膜11によって区画された素子形成領域には、半導体基板10上に形成されたゲート絶縁膜12a、多結晶シリコン膜よりなるゲート電極12b、ゲート絶縁膜12a及びゲート電極12bの側面に形成されたサイドウォール13、並びに半導体基板10の表層部に形成されたソース/ドレイン拡散層14からなるMOSトランジスタが形成されている。
As shown in FIG. 1, a
半導体基板10の上には、MOSトランジスタを覆うようにシリコン酸化膜系の材料(例えばBPSG膜)よりなる第1の層間絶縁膜15が形成されている。該第1の層間絶縁膜15には、第1の層間絶縁膜15を貫通すると共に下端がソース/ドレイン拡散層14と接続する耐腐食性を有する高融点金属であるタングステンよりなる第1のプラグ16が形成されている。
A first
また、図1に示すように、第1の層間絶縁膜15の上には、下面が第1のプラグ16の上端と電気的に接続され、アルミニウム合金が主成分である第1の金属配線17が形成されている。第1の層間絶縁膜15の上には、第1の金属配線17を覆うようにシリコン酸化膜よりなる第2の層間絶縁膜18が形成されている。該第2の層間絶縁膜18には、第2の層間絶縁膜18を貫通すると共に下端が第1の金属配線17と接続する耐腐食性を有する高融点金属であるタングステンよりなる第2のプラグ19が形成されている。
Further, as shown in FIG. 1, on the first
また、図1に示すように、第2の層間絶縁膜18の上には、下面が第2のプラグ19の上端と電気的に接続され、アルミニウム合金が主成分である第2の金属配線20が形成されている。第2の層間絶縁膜18の上には、第2の金属配線20を覆うようにシリコン酸化膜よりなる第3の層間絶縁膜21が形成されており、該第3の層間絶縁膜21の上には、透水性の低い材料であるシリコン窒化酸化膜又はシリコン窒化膜よりなる絶縁膜22が形成されている。第3の層間絶縁膜21及び絶縁膜22には、第3の層間絶縁膜21及び絶縁膜22を貫通すると共に下端が第2の金属配線20と接続する耐腐食性を有する高融点金属であるタングステンよりなる第3のプラグ23が形成されている。
In addition, as shown in FIG. 1, the
また、図1に示すように、絶縁膜22の上には、アルミニウム合金が主成分である第3の金属配線24が形成されており、該第3の金属配線24の一部は冗長救済用ヒューズ25として形成されている。第3の金属配線24及び冗長救済用ヒューズ25は、第3のプラグ23の上端と電気的に接続されている。また、第3の金属配線24及び冗長救済用ヒューズ25は、第1のプラグ16、第2のプラグ19、及び第3のプラグ23を介した第1の金属配線17及び第2の金属配線20によって、MOSトランジスタと電気的に接続されている。このようにして、冗長救済用ヒューズ25は、内部回路素子26に接続されている。
Further, as shown in FIG. 1, a
また、冗長救済用ヒューズ25と内部回路素子26とは、第1〜第3の層間絶縁膜(15、18、21)中に形成された耐腐食性を有する高融点金属であるタングステンよりなる第1〜第3のプラグ(16、19、23)を介して電気的に接続されており、内部回路素子26は半導体装置の動作に寄与している。絶縁膜22の上には、第3の金属配線24及び冗長救済用ヒューズ25を覆うようにシリコン窒化膜又はシリコン窒化膜とシリコン酸化膜との積層膜よりなる表面保護膜27が形成されており、表面保護膜27を通して水分が外部から浸入することを阻止している。
The
本発明の一実施形態に係る半導体装置において、冗長救済されるべき回路素子26の冗長救済を行なうために、冗長救済用ヒューズ25にレーザービーム光を照射すると、表面保護膜27が破壊されると共に冗長救済用ヒューズ25が切断されるので、透水性の低い材料よりなる絶縁膜22を露出させる損傷部28が形成される。この損傷部28から浸入した水分によって、冗長救済用ヒューズ25自体が腐食することはあっても、冗長救済用ヒューズ25と内部回路素子26とは、第1の金属配線17及び第2の金属配線20の配線経路途中に耐腐食性を有する高融点金属であるタングステンよりなる第1のプラグ16、第2のプラグ19及び第3のプラグ23を介して電気的に接続されているので、第1〜第3のプラグ(16、19、23)によって腐食の進行を阻止することができる。これにより、冗長救済用ヒューズ25の切断部において冗長救済後に損傷部28から浸入した水分によって発生した腐食が、MOSトランジスタ等を含む内部回路素子26における第1の金属配線17及び第2の金属配線20まで進行することを防止することができる。
In the semiconductor device according to the embodiment of the present invention, when the
また、第3の層間絶縁膜21は、透水性の低い材料であるシリコン窒化酸化膜又はシリコン窒化膜よりなる絶縁膜22で覆われているので、損傷部28において第3の層間絶縁膜21が露出されることはない。このため、冗長救済後に損傷部28から浸入した水分が透水性の高い材料よりなる第3の層間絶縁膜21を通して内部回路素子の金属配線へ拡散されることがない。これにより、冗長救済後に損傷部28から浸入した水分が第1〜第3の層間絶縁膜(15、18、21)を通して内部回路素子26へ拡散されることによって、MOSトランジスタ等を含む内部回路素子26において第1の金属配線17及び第2の金属配線20が腐食することを防止することができる。
In addition, since the third
また、第3の金属配線24は、透水性の低い材料であるシリコン窒化膜等よりなる表面保護膜27で覆われているので、冗長救済後に損傷部28から浸入した水分が表面保護膜27を通して第3の金属配線24へ拡散されることがない。このため、第3の金属配線24が冗長救済後に損傷部28から浸入した水分によって腐食することはない。
Further, since the
以上のように、本発明の一実施形態に係る半導体装置において、図1に示すように、第3の層間絶縁膜21と冗長救済用ヒューズ25との間に透水性の低い材料よりなる絶縁膜22が介在している。これにより、冗長救済後に内部回路素子26の第1の金属配線17及び第2の金属配線20において発生する腐食を防止することができるので、冗長救済を行なった後も高信頼性を維持した半導体装置を提供することができる。
As described above, in the semiconductor device according to the embodiment of the present invention, as shown in FIG. 1, the insulating film made of a material having low water permeability between the third
また、本発明の一実施形態に係る半導体装置において、第2の従来例に係る半導体装置のように層間絶縁膜中にシールリングを設ける必要がなくなるので、シールリングで取り囲まれた領域外に位置する半導体基板における領域に内部回路素子を形成しなくてはならないと言う制限がなくなる。このため、図1に示すように、冗長救済用ヒューズ25の形成領域直下に位置する半導体基板10における領域に、半導体装置の動作に寄与する内部回路素子26を形成することが可能となる。したがって、半導体装置の高集積化に伴って半導体装置の面積が増大することを抑制することができるので、高集積可能な半導体装置を提供することができる。尚、図1では、第1〜第3のプラグ層(16、19、23)の材料として、耐腐食性を有する高融点金属であるタングステンを用いた場合について説明したが、他の耐腐食性を有する高融点金属であるチタン又はモリブテン等を材料としても良い。
Further, in the semiconductor device according to the embodiment of the present invention, it is not necessary to provide a seal ring in the interlayer insulating film unlike the semiconductor device according to the second conventional example, and therefore, the semiconductor device is located outside the region surrounded by the seal ring. This eliminates the restriction that internal circuit elements must be formed in the region of the semiconductor substrate to be formed. For this reason, as shown in FIG. 1, it is possible to form the
次に、本発明の一実施形態に係る半導体装置の製造方法について、3層構造の多層配線構造を有する半導体装置を具体例にして、図2、図3及び図4を参照しながら説明する。 Next, a method for manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 2, 3, and 4, taking a semiconductor device having a three-layer multilayer wiring structure as a specific example.
図2、図3及び図4は、冗長救済用機能を備えたメモリ回路を有する本発明の一実施形態に係る半導体装置の製造工程を示す要部工程断面図である。 2, 3, and 4 are cross-sectional views showing main steps of a manufacturing process of a semiconductor device according to an embodiment of the present invention having a memory circuit having a redundant relief function.
まず、図2に示すように、半導体基板10上におけるシリコン酸化膜よりなるトレンチ型の分離絶縁膜11によって区画された素子形成領域において、半導体基板10の上に、ゲート絶縁膜12aを形成する。続いて、通常のCVD法により、半導体基板10及びゲート絶縁膜12aの上に、例えば膜厚が150〜300nmである多結晶シリコン膜を堆積した後、多結晶シリコン膜に対して異方性エッチングを行なうことにより、ゲート絶縁膜12aの上に、多結晶シリコン膜がパターニングされたゲート電極12bを形成する。
First, as shown in FIG. 2, a
次に、LP−CVD法により、半導体基板10及びゲート電極12bの上に、例えば膜厚が100〜200nmである酸化膜を全面に堆積した後、酸化膜に対して異方性エッチングを行なうことにより、ゲート絶縁膜12a及びゲート電極12bの側面にサイドウォール13を形成する。続いて、ゲート電極12b及びサイドウォール13をマスクとして、半導体基板10と反対導電型の不純物を1×1015/cm2程度の注入ドーズ量にて半導体基板10にイオン注入して、素子形成領域における半導体基板10の表層部にソース/ドレイン拡散層14を形成する。その後、通常のCVD法により、半導体基板10の上に、例えば膜厚が1000〜2000nmであるBPSG膜を全面に堆積した後、CMP法により、BPSG膜の平坦化を行なうことによって第1の層間絶縁膜15を形成する。
Next, an oxide film having a thickness of, for example, 100 to 200 nm is deposited on the entire surface of the
次に、第1の層間絶縁膜15に対して異方性エッチングを行なうことにより、ソース/ドレイン拡散層14の上面に到達するコンタクトホールを形成した後、CVD法により、第1の層間絶縁膜15の上及び該コンタクトホールの内部に、例えば膜厚が200〜500nmであるタングステン膜を全面に堆積する。続いて、CMP法により、コンタクトホールの内部を除く第1の層間絶縁膜15の上に形成されているタングステン膜を除去することにより、耐腐食性を有する高融点金属であるタングステンよりなる第1のプラグ16を形成する。次に、スパッタ法により、第1の層間絶縁膜15及び第1のプラグ16の上に、例えば膜厚が300〜500nmであるAl/Cuが主成分である合金膜を全面に堆積する。この合金膜の上層及び下層にはTiが主成分であるバリアメタルが具備されている。次に、合金膜に対して異方性エッチングを行なうことにより、第1のプラグ16の上端と接続する第1の金属配線17を形成した後、プラズマCVD法により、第1の層間絶縁膜15及び第1の金属配線17の上に、例えば膜厚が1000〜3000nmであるシリコン酸化膜を全面に堆積する。続いて、CMP法により、シリコン酸化膜の平坦化を行なうことによって第2の層間絶縁膜18を形成する。
Next, anisotropic etching is performed on the first
次に、第2の層間絶縁膜18に対して異方性エッチングを行なうことにより、第1の金属配線17の上面に到達する第1のヴィアホールを形成した後、CVD法により、第2の層間絶縁膜18の上及び該第1のヴィアホールの内部に、例えば膜厚が200〜500nmであるタングステン膜を全面に堆積する。続いて、CMP法により、第1のヴィアホールの内部を除く第2の層間絶縁膜18の上に形成されているタングステン膜を除去することにより、耐腐食性を有する高融点金属であるタングステンよりなる第2のプラグ19を形成する。次に、スパッタ法により、第2の層間絶縁膜18及び第2のプラグ19の上に、例えば膜厚が300〜500nmであるAl/Cuが主成分である合金膜を全面に堆積する。この合金膜の上層及び下層にはTiが主成分であるバリアメタルが具備されている。次に、合金膜に対して異方性エッチングを行なうことにより、第2のプラグ19の上端と接続する第2の金属配線20を形成した後、プラズマCVD法により、第2の層間絶縁膜18及び第2の金属配線20の上に、例えば膜厚が1000〜3000nmであるシリコン酸化膜を全面に堆積する。続いて、CMP法により、シリコン酸化膜の平坦化を行なうことによって第3の層間絶縁膜21を形成する。
Next, anisotropic etching is performed on the second
次に、図3に示すように、プラズマCVD法により、第3の層間絶縁膜21の上に、例えば膜厚が300〜500nmであり、且つ透水性の低い材料であるシリコン窒化酸化膜よりなる絶縁膜22を堆積する。この絶縁膜22の材料として、同じく透水性の低い材料であるシリコン窒化膜を用いてもよいが、後の工程で第2のヴィアホールをエッチングするとき、シリコン酸化膜よりなる第3の層間絶縁膜21と合わせて1回のエッチングで容易に開口するためには、絶縁膜22の材料を選択する必要がある。そこで、シリコン窒化酸化膜及びシリコン窒化膜に対するエッチング速度について比較を行なうと、シリコン酸化膜よりなる第3の層間絶縁膜21に対するエッチング速度の大きさに近いエッチング速度を有する膜はシリコン窒化膜ではなく、シリコン窒化酸化膜である。このため、絶縁膜22の材料としてシリコン窒化膜を選択するよりも、シリコン窒化酸化膜を選択する方が有利である。
Next, as shown in FIG. 3, it is made of a silicon oxynitride film having a thickness of, for example, 300 to 500 nm and having a low water permeability on the third
次に、図4に示すように、第3の層間絶縁膜21及び絶縁膜22に対して異方性エッチングを行なうことにより、第2の金属配線20の上面に到達する第2のヴィアホールを形成した後、CVD法により、絶縁膜22の上及び該第2のヴィアホールの内部に、例えば膜厚が200〜500nmであるタングステン膜を全面に堆積する。続いて、CMP法により、第2のヴィアホールの内部を除く絶縁膜22の上に形成されているタングステン膜を除去することにより、耐腐食性を有する高融点金属であるタングステンよりなる第3のプラグ23を形成する。
Next, as shown in FIG. 4, the second via hole reaching the upper surface of the
次に、スパッタ法により、絶縁膜22及び第3のプラグ23の上に、例えば膜厚が300〜500nmであるAl/Cuが主成分である合金膜を全面に堆積する。この合金膜の上層及び下層にはTiが主成分であるバリアメタルが具備されている。次に、合金膜に対して異方性エッチングを行なうことにより、第3のプラグ23の上端と接続する第3の金属配線24を形成すると共に、該第3の金属配線24の一部を冗長救済用ヒューズ25として形成する。このようにして、第3の金属配線24及び冗長救済用ヒューズ25を、第1のプラグ16、第2のプラグ19、及び第3のプラグ23を介した第1の金属配線17及び第2の金属配線20によって、MOSトランジスタと電気的に接続する。このようにして、冗長救済用ヒューズ25は、内部回路素子26に接続されている。
Next, an alloy film mainly composed of Al / Cu having a thickness of 300 to 500 nm, for example, is deposited on the entire surface of the insulating
次に、通常のプラズマCVD法により、絶縁膜22、第3の金属配線24及び冗長救済用ヒューズ25の上に、例えば膜厚が500〜1500nmであり、且つ透水性の低い材料であるシリコン窒化膜又はシリコン窒化膜とシリコン酸化膜との積層膜よりなる表面保護膜27を全面に堆積することによって、第3の金属配線24と冗長救済用ヒューズ25とを完全に被覆する。このようにして、図4に示すように、第3の層間絶縁膜21と冗長救済用ヒューズ25との間に透水性の低い材料よりなる絶縁膜22が介在している構造を有する半導体装置を形成する。
Next, silicon nitride, for example, having a film thickness of 500 to 1500 nm and a low water permeability is formed on the insulating
以上のように、本発明の一実施形態に係る半導体装置の製造方法によると、LSIテスター等を用いた検査により欠陥メモリセルの有無をチェックして欠陥メモリセルが存在する場合、欠陥メモリセルと予備メモリセルとの切り換えによって冗長救済を行なうために冗長救済用ヒューズ25の切断を行なうと、前述したように、第3の層間絶縁膜21ではなく絶縁膜22を露出させる損傷部28が形成される。つまり、冗長救済を行なった後も、第3の層間絶縁膜21は透水性の低い材料よりなる絶縁膜22に覆われている。このため、透水性の低い材料よりなる絶縁膜22によって損傷部28から浸入した水分の拡散を阻止することができるので、冗長救済後に内部回路素子26の第1の金属配線17及び第2の金属配線20において発生する腐食を防止することができる。したがって、冗長救済を行なった後も高信頼性を維持した半導体装置を提供することができる。
As described above, according to the method for manufacturing a semiconductor device according to an embodiment of the present invention, if there is a defective memory cell by checking the presence or absence of a defective memory cell by inspection using an LSI tester or the like, When the
また、本発明の一実施形態に係る半導体装置の製造方法によると、第2の従来例に係る半導体装置のように層間絶縁膜中にシールリングを設ける必要がなくなるので、シールリングで取り囲まれた領域外に位置する半導体基板における領域に内部回路素子を形成しなくてはならないと言う制限がなくなる。このため、図4に示すように、冗長救済用ヒューズ25の形成領域直下に位置する半導体基板10における領域に、半導体装置の動作に寄与する内部回路素子26を形成することが可能となる。したがって、半導体装置の高集積化に伴って半導体装置の面積が増大することを抑制することができるので、高集積可能な半導体装置を提供することができる。
In addition, according to the method of manufacturing a semiconductor device according to the embodiment of the present invention, it is not necessary to provide a seal ring in the interlayer insulating film unlike the semiconductor device according to the second conventional example, and therefore, the semiconductor device is surrounded by the seal ring. There is no restriction that the internal circuit element must be formed in a region of the semiconductor substrate located outside the region. Therefore, as shown in FIG. 4, it is possible to form the
本発明の半導体装置及びその製造方法は、冗長救済を行なった後に損傷部から浸入した水分が原因で引き起こされる内部回路素子の金属配線における腐食を防止すると共に、冗長救済用ヒューズの形成領域直下に位置する半導体基板における領域に内部回路素子を形成することができるので、冗長救済機能を備えた半導体記憶装置を有する半導体装置及びその製造方法に有用である。 The semiconductor device and the manufacturing method thereof according to the present invention prevent the corrosion in the metal wiring of the internal circuit element caused by the moisture that has entered from the damaged portion after performing the redundant repair, and immediately below the formation area of the redundant repair fuse. Since an internal circuit element can be formed in a region of a semiconductor substrate that is positioned, it is useful for a semiconductor device having a semiconductor memory device having a redundant relief function and a manufacturing method thereof.
10 半導体基板
11 分離絶縁膜
12a ゲート絶縁膜
12b ゲート電極
13 サイドウォール
14 ソース/ドレイン拡散層
15 第1の層間絶縁膜
16 第1のプラグ
17 第1の金属配線
18 第2の層間絶縁膜
19 第2のプラグ
20 第2の金属配線
21 第3の層間絶縁膜
22 絶縁膜
23 第3のプラグ
24 第3の金属配線
25 冗長救済用ヒューズ
26 内部回路素子
27 表面保護膜
28 損傷部
50 メモリセルアレイ
51 予備メモリセル
52 行デコーダ
53 列デコーダ
54 欠陥メモリセル
A(0)〜A(n) アドレス信号入力端子
Tr(0)〜Tr(n) MOSトランジスタ
F(0)〜F(n) 冗長救済用ヒューズ
100、200 半導体基板
101、201 分離絶縁膜
102 ゲート電極
103 サイドウォール
104 ソース/ドレイン拡散層
105、202 第1の層間絶縁膜
106 第1のタングステンプラグ
203 第1のタングステン層
107 第1の金属配線
204 第1の金属膜
108、205 第2の層間絶縁膜
109 第2のタングステンプラグ
206 第2のタングステン層
110 第2の金属配線
207 第2の金属膜
208 接続用金属配線
111、209 第3の層間絶縁膜
112 第3のタングステンプラグ
210 タングステンプラグ
211 シールリング
113、212 第3の金属配線
114、213 冗長救済用ヒューズ
115 内部回路素子
116、214 表面保護膜
117、215 損傷部
DESCRIPTION OF
Claims (8)
前記半導体基板上に、前記内部回路素子を覆うように形成された層間絶縁膜と、
前記層間絶縁膜の上に形成された、前記冗長救済されるべき回路素子の冗長救済に用いられるヒューズとを備え、
前記層間絶縁膜と前記ヒューズとの間には、耐透水性を有する絶縁膜が介在していることを特徴とする半導体装置。 An internal circuit element including a circuit element to be redundantly repaired formed on a semiconductor substrate;
An interlayer insulating film formed on the semiconductor substrate so as to cover the internal circuit element;
A fuse formed on the interlayer insulating film and used for redundancy repair of the circuit element to be redundantly repaired,
A semiconductor device characterized in that a water-permeable insulating film is interposed between the interlayer insulating film and the fuse.
前記半導体基板上に、前記内部回路素子を覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、耐透水性を有する絶縁膜を形成する工程と、
前記耐透水性を有する絶縁膜の上に、前記冗長救済されるべき回路素子の冗長救済に用いられるヒューズを形成する工程とを備えたことを特徴とする半導体装置の製造方法。 Forming an internal circuit element including a circuit element to be redundantly repaired on a semiconductor substrate;
Forming an interlayer insulating film on the semiconductor substrate so as to cover the internal circuit element;
Forming an insulating film having water permeability resistance on the interlayer insulating film;
Forming a fuse used for redundant relief of the circuit element to be redundantly repaired on the insulating film having water permeability, and a method of manufacturing a semiconductor device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004210468A JP2006032719A (en) | 2004-07-16 | 2004-07-16 | Semiconductor integrated circuit device and its manufacturing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004210468A JP2006032719A (en) | 2004-07-16 | 2004-07-16 | Semiconductor integrated circuit device and its manufacturing method |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006032719A true JP2006032719A (en) | 2006-02-02 |
Family
ID=35898685
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2004210468A Pending JP2006032719A (en) | 2004-07-16 | 2004-07-16 | Semiconductor integrated circuit device and its manufacturing method |
Country Status (1)
Country | Link |
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JP (1) | JP2006032719A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009517875A (en) * | 2005-11-30 | 2009-04-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Laser fuse structure for high power applications |
WO2022108622A1 (en) * | 2020-11-20 | 2022-05-27 | Microchip Technology Incorporated | Electronic fuse (e-fuse) with displacement-plated e-fuse terminals |
-
2004
- 2004-07-16 JP JP2004210468A patent/JP2006032719A/en active Pending
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WO2022108622A1 (en) * | 2020-11-20 | 2022-05-27 | Microchip Technology Incorporated | Electronic fuse (e-fuse) with displacement-plated e-fuse terminals |
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