KR20080025532A - 전자 방출 디바이스 및 이를 이용한 전자 방출 디스플레이 - Google Patents

Abstract

본 발명의 실시예에 따른 전자 방출 디바이스는, 기판과, 기판 위에 형성된 캐소드 전극과, 캐소드 전극에 접촉되어 전기적으로 연결된 전자 방출부를 포함하며, 캐소드 전극이, 제1 개구를 가지고 기판에 형성된 희생층과, 제2 개구를 가지고 희생층 위에 일 방향을 따라 형성된 저항층과, 저항층에 접촉되어 형성된 주 전극을 포함한다.

전자 방출 디바이스, 캐소드 전극, 저항층, 희생층, 에칭, 균일도

Description

전자 방출 디바이스 및 이를 이용한 전자 방출 디스플레이{Electron emission device and Electron emission display using the same}

도 1은 본 발명의 실시예에 따른 전자 방출 디스플레이의 부분 분해 사시도이다.

도 2는 도 1의 Ⅱ-Ⅱ 선에 대한 단면도이다.

본 발명은 전자 방출 디바이스 및 이를 이용한 전자 방출 디스플레이에 관한 것으로서, 보다 상세하게는 전자 방출 에미션 특성을 균일하게 제어할 수 있도록 캐소드 전극에 균일한 개구를 형성한 전자 방출 디바이스 및 이를 이용한 전자 방출 디스플레이에 관한 것이다.

일반적으로 전자 방출 소자(electron emission element)는, 전자원의 종류에 따라 열 음극(hot cathode)을 이용하는 방식과 냉음극(cold cathode)을 이용하는 방식으로 분류된다.

여기서, 냉음극을 이용하는 방식의 전자 방출 소자로는 전계 방출 어레이(Field Emission Array; FEA)형, 표면 전도 에미션(Surface-Conduction Emission; SCE)형, 금속-절연층-금속(Metal-Insulator-Metal; MIM)형 및 금속-절연층-반도체(Metal-Insulator-Semiconductor; MIS)형 등이 알려져 있다.

상기 FEA형 전자 방출 소자는 전자 방출부와, 이 전자 방출부의 전자 방출을 제어하는 구동 전극들로서 캐소드 전극과 게이트 전극을 구비한다. 여기서, 전자 방출부로는 일 함수(work function)가 낮거나 종횡비가 큰 물질, 일례로 몰리브덴(Mo) 또는 실리콘(Si) 등을 주재질로 하는 선단이 뾰족한 팁 구조물이나, 탄소 나노튜브와 흑연 및 다이아몬드 상 탄소와 같은 탄소계 물질을 사용하여 구성될 수 있으며, 이들은 진공 중에서 전계에 의해 쉽게 전자를 방출하는 원리를 이용한다.

한편, 전자 방출 소자는 일 기판에 어레이를 이루며 형성되어 전자 방출 디바이스(electron emission device)를 구성하고, 전자 방출 디바이스는 형광층과 애노드 전극 등으로 이루어진 발광 유닛이 구비된 다른 기판과 결합하여 전자 방출 디스플레이(electron emission display)를 구성한다.

상기 전자 방출 디바이스는 구동 전극들과 절연층 및 전자 방출부가 적층된 형태로 이루어질 수 있다. 예컨대, 공지의 FEA형 전자 방출 디바이스는 기판 위에 캐소드 전극들과 절연층 및 게이트 전극들이 순차적으로 형성되고, 게이트 전극들과 절연층에 개구부가 형성되어 캐소드 전극의 표면 일부를 노출시키며, 개구부 내측으로 캐소드 전극들 위에 전자 방출부가 배치된 형태로 이루어진다.

여기서 전자 방출부와 전기적으로 연결되어 전자 방출에 필요한 전류를 공급하는 전극을 캐소드 전극이라 하면, 캐소드 전극을 구동 전압이 인가되는 주 전극 과 전자 방출부가 위치하는 격리 전극들로 분리하고, 격리 전극들의 양측에서 주 전극과 격리 전극들 사이에 저항층을 형성한 구조가 개시되어 있다.

또한, 공지의 FEA형 전자 방출 디바이스에서 전자빔 집속을 위해 집속 전극이 더욱 구비되는 경우, 기판 위에 캐소드 전극들, 제1 절연층, 게이트 전극들, 제2 절연층 및 집속 전극이 순차적으로 형성되고, 캐소드 전극들을 제외한 나머지 층들에 개구부가 형성되어 캐소드 전극의 표면 일부를 노출시키며, 개구부 내측으로 캐소드 전극 위에 전자 방출부가 형성된다.

이와 같은 구조의 전자 방출 디바이스에서 개구부를 형성하기 위해서는 각 층별로 개구부 형성을 위한 마스크층이 필요하고, 각 층별로 마스크층을 패터닝하기 위한 노광 및 현상 과정을 거치게 된다. 이때 각 층별로 제공되는 마스크층은 다른 층에 제공되는 마스크층과 정확하게 정렬되어야 기판의 두께 방향을 따라 정확한 개구부 형성이 가능해진다. 그런데 최근들어 전자 방출 디바이스가 고해상도 및 대면적화를 위해 개발되면서 종래와 같은 방법으로는 마스크층들을 정확하게 정렬하기가 어려워지고 있다.

이에 따라, 기존의 격리 전극으로 사용하는 ITO 전극을 제거하고 저항층과 전자방출부를 측면 접촉시키는 구조가 개시되어 있다. 이러한 방법은 층별로 형성되는 개구부들의 정렬 오차를 감소시켰으나, ITO 전극이 없기 때문에 저항층의 개구부를 형성하기 위한 에칭 과정에서 제1 기판이 에칭되는 문제점이 있다. 제1 기판이 에칭되면, 후속 노광시 제1 기판에서 광이 산란되어 저항층에 형성되는 각각의 개구부 폭이 불균일해지게 된다.

따라서 본 발명은 상기한 문제점을 해소하기 위한 것으로서, 전자 방출 디바이스의 구동 전극들과 절연층의 패턴을 정밀하게 형성함과 동시에, 에칭 과정에서 제1 기판이 에칭되는 것을 방지하여 전자 방출부가 형성될 개구부의 균일도를 향상시킬 수 있는 전자 방출 디바이스 및 이를 이용한 전자 방출 디스플레이를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 실시예에 따른 전자 방출 디바이스는, 기판과, 기판 위에 형성된 캐소드 전극과, 캐소드 전극에 접촉되어 전기적으로 연결된 전자 방출부를 포함하며, 캐소드 전극은, 제1 개구를 가지고 기판에 형성된 희생층과, 제2 개구를 가지고 희생층 위에 일 방향을 따라 형성된 저항층과, 저항층에 접촉되어 형성된 주 전극을 포함한다.

상기 전자 방출부는 저항층에 직접 접촉되어 형성되는데, 이때 전자 방출부의 측면이 저항층과 접촉된다.

상기 희생층은, 기판의 전면에 형성되며, 그 두께는 100 내지 500nm 이다.

또한, 희생층은, SiNx 또는 SiNx/SiOxNy 를 포함하며, 여기서 x는 다음의 조건을 만족한다.

0.5 ≤ x < 1.0

상기 제1 개구와 상기 제2 개구는 원형으로 형성되며, 제1 개구의 지름을 D1이라 하고, 제2 개구의 지름을 D2라 할때, 다음의 조건을 만족한다.

D1-D2 ≤ 2㎛

상기 저항층은, 비정질 실리콘으로 형성된다.

상기 주 전극은, 저항층의 상면, 하면 또는 측면 양측에 형성된다.

상기 캐소드 전극 위에 형성된 게이트 전극 및 집속 전극을 더 포함하고, 캐소드 전극, 게이트 전극 및 집속 전극은 서로 절연된다.

한편, 본 발명의 실시예에 따른 전자 방출 디스플레이는, 상술한 전자 방출 디바이스와, 기판에 대향 배치된 타측 기판과, 타측 기판의 일면에 구비된 발광 유닛을 포함한다.

상기 발광 유닛은, 타측 기판에 형성된 형광층과, 형광층과 연결되면서 타측 기판에 형성된 애노드 전극을 포함한다.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가직 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도 1 및 도 2는 본 발명의 실시예에 따른 전자 방출 디스플레이의 부분 분해 사시도이고, 도 2는 도 1의 Ⅱ-Ⅱ 선에 대한 단면도이다.

도 1 및 도 2를 참조하면, 전자 방출 디스플레이는 소정의 간격을 두고 서로 평행하게 대향 배치된 제1 기판(10)과 제2 기판(12)을 포함한다. 제1 기판(10)과 제2 기판(12)은 그 가장자리에 배치되는 밀봉 부재(미도시)에 의해 접합되어 내부 공간을 갖는 용기를 구성한다. 이 용기는 내부 공간을 대략 10^-6Torr의 진공도로 유 지하여 진공 용기로서 구성된다.

제2 기판(12)을 대향하는 제1 기판(10)의 면에는 전자 방출 소자들이 어레이를 이루는 전자 방출 유닛(100)에 제공되고, 제1 기판(10)을 대향하는 제2 기판(12)의 면에는 형광층과 애노드 전극 등을 포함하는 발광 유닛(110)이 제공된다.

그리고 전자 방출 유닛(100)이 제공된 제1 기판(10)과 발광 유닛(110)이 제공된 제2 기판(12)이 결합하여 전자 방출 디스플레이를 이룬다.

상기한 구성의 진공 용기는 전계 방출 어레이(FEA)형, 표면 전도 에미션(SCE)형, 금속-절연층-금속(MIM)형 및 금속-절연층-반도체(MIS)형을 비롯한 여타의 전자 방출형 디스플레이에 적용될 수 있는 바, 이하에서는 전계 방출 어레이형 전자 방출 디스플레이를 예로 하여 보다 구체적으로 설명한다.

먼저, 제1 기판(10) 위에는 캐소드 전극들(14)이 형성된다.

캐소드 전극(14)들을 덮으면서 제1 기판(10) 전체에 제1 절연층(16)이 형성되고, 제1 절연층(16) 위에는 게이트 전극(18)들이 캐소드 전극(14)과 직교하는 방향(도 1에서 x축 방향)을 따라 스트라이프 패턴으로 형성된다.

이에 의해 캐소드 전극(14)과 게이트 전극(18)의 교차 영역이 형성되고 이러한 교차 영역이 하나의 단위 화소(sub-pixel)를 구성할 수 있다. 그리고 캐소드 전극들(14) 위로 각 단위 화소마다 전자 방출부들(20)이 형성된다.

본 실시예에서 캐소드 전극(14)은 제1 개구(1411)를 가지고 제1 기판(10) 위에 형성된 희생층(141)과, 제1 기판(10)의 일 방향(도 1에서 y축 방향)을 따라 형성되며 게이트 전극(18)과의 교차 영역, 즉 제1 기판(10)에 설정된 단위 화소마다 복수개의 제2 개구(1421)가 형성된 저항층(142)과, 저항층(142)과 전기적으로 연결된 주전극(143)을 포함한다.

희생층(141)은, 제1 기판(10)의 전면에 걸쳐서 형성되며, 이 희생층(141)은 SiNx 또는 SiNx/SiOxNy로 이루어질 수 있다. 이때 희생층(141)은 그 두께가 100 내지 500nm가 되도록 제1 기판(10) 위에 증착되며 제1 기판(10)의 전면에 증착되므로 별도의 패터닝 과정을 필요로 하지 않는다. 희생층(141)의 구성과 형성방법에 관한 설명은 뒤에서 보다 상세하게 설명하도록 한다.

저항층(142)은, 제1 기판(10)의 일 방향을 따라 희생층(141) 위에 형성된다. 이 저항층(142)은 제1 기판(10)을 노출시키도록 하는 제2 개구(1421)를 포함한다.

한편, 저항층(142) 내에 제2 개구(1421)를 형성하기 위한 에칭 과정에서 저항층(142) 하부에 위치한 희생층(141)도 함께 에칭되어 희생층(141)에도 제1 개구(1411)가 형성된다. 이때, 희생층(141)에 형성되는 제1 개구(1411)는 저항층(142)에 형성되는 제2 개구(1421)의 지름에 비해 2㎛이상 작게 형성된다. 즉, 제1 개구(1411)의 지름을 D1이라 하고, 제2 개구(1421)의 지름을 D2라 할 때, 다음의 조건을 만족한다.

D1-D2 ≤ 2㎛

이에 따라, 도 2에 도시된 바와 같이, 중심축이 서로 일치된 제1 개구(1411) 및 제2 개구(1421)는 서로 다른 지름에 의해 형성된 단차를 가지게 되어, 제1 개구(1411) 및 제2 개구(1421)내에 전자 방출부(20)가 형성된다. 이 전자 방출부(20)는 그 측면이 희생층(141) 및 저항층(142)과 접촉되면서 제1 기판(10) 위에 형성되 는 바, 측면 컨택시 접촉면이 증가된다.

상기한 구조로 배치된 전자 방출부(20)는 진공 중에서 전계가 가해지면 전자를 방출하는 물질들, 예컨대 탄소계 물질 또는 나노미터(nm) 사이즈 물질로 이루어진다. 즉, 전자 방출부(22)는 탄소 나노튜브, 흑연, 흑연 나노 파이버, 다이아몬드, 다이아몬드 상 카본, 플러렌(C₆₀), 실리콘 나노와이어 및 이들의 조합물로 이루어진다. 다른 한편으로, 전자 방출부는 몰리브덴(Mo) 또는 실리콘(Si) 등을 주재질로 하는 선단이 뾰족한 팁 구조물로 이루어질 수 있다.

더욱이 저항층(142)은 대략 10,000 내지 100,000Ω㎝의 비저항 값을 갖는 물질로 형성되어 통상적으로 도전 물질로 형성되는 후술할 주 전극(143)보다 큰 저항을 가질 수 있다. 일례로, 저항층은 p형 또는 n형 도핑된 비정질 실리콘(amorphous Si)으로 형성될 수 있다.

한편, 본 발명의 실시예에 따른 전자 방출 디스플레이의 제조 단계에 있어, 전자 방출부(20)는 제1 기판(10)의 하부에서 자외선을 조사하여 전자 방출부(20) 형성 물질을 경화시키는 이른바 후면 노광법을 통해 형성된다. 통상, 후면 노광법을 사용하여 전자 방출부를 형성할 때에는 인듐 틴 옥사이드(Indium Tin Oxide; ITO)와 같은 투명한 도전물로서 캐소드 전극을 형성하게 되는데, 이때에는 ITO의 저항 특성으로 인해 캐소드 전극의 특성을 떨어뜨리는 문제점이 있다.

그러나 본 실시 예에서는, 전자 방출부(20)가 제1 기판(10) 위에 직접 접촉되어 형성되거나 또는 소정의 투과율을 가진 희생층(141) 위에 접촉되어 형성됨에 따라 별도의 ITO와 같이 투명한 재질의 전극없이 후면 노광법을 통해 전자 방출부(20)를 형성하는 것이 가능하다.

주 전극(143)은, 저항층(142)의 양측으로 배치되며 이때 저항층(142)과 접촉하는 범위 내에서 저항층(142)의 상면, 하면 또는 측면에 각각 배치될 수 있다. 이 주 전극(143)은 크롬(Cr)과 같은 금속으로 이루어질 수 있으며 전자 방출 디스플레이를 구동하기 위한 전압을 구동 회로부(미도시)로부터 인가받는다.

상술한 구조에서는, 전자 방출부(20)와 전기적으로 연결된 저항층(142)이 주 전극(143)으로부터 전자 방출부(20)로 흐르는 전류를 제어하게 된다.

이하, 보다 구체적인 실시예를 설명함으로써 본 발명의 실시예에 따른 전자 방출 디바이스의 제조 방법을 설명한다.

[실시예 1]

제1 기판(10) 위에 SiNx를 100 내지 500nm 두께로 증착하여 희생층(141)을 형성하고, 이 희생층(141) 위에 도전 물질을 증착하여 저항층(142)을 형성한다. 이때, Si와 N의 혼합 비율을 조절하여 하부 노광시 희생층(141)이 소정의 투과율을 유지해야 하는데, x는 다음의 조건을 만족해야 한다.

0.5 ≤ x < 1

상기 조건은 희생층(141)의 투과율을 유지함과 동시에 BOE(Buffered Oxide Etcher) 용액에 대한 에칭 속도를 늦춰 희생층(141) 아래의 제1 기판(10)이 에칭되는 것을 방지한다.

[실시예 2]

제1 기판(10) 위에 SiNx를 50 내지 300nm 두께로 증착한 후, 그 위에 SiOxNy를 200 내지 450nm 두께로 연속하여 증착하여 희생층(141)을 형성한다. 두 물질로 이루어진 희생층(141)의 전체 두께는 500nm 이하인 것이 바람직하다. 이때, SiOxNy는 BOE 용액에 대한 에칭 속도가 SiNx에 비해 빠르므로 하부층에 비해 상부층이 과에칭 될 수 있다. 이에 따라, 희생층(141)에 형성된 제1 개구(1411)의 형상이 단면 형상을 기준으로 역 사다리꼴 형상을 가지며 이 제1 개구(1411)의 형상은 이 내부에 충진되는 전자 방출부(20)와의 측면 컨택시 접촉면을 증가시키는 장점이 있다.

다시, 도 1 및 도 2를 참조하면, 제1 절연층(16)과 게이트 전극들(18)에는 각 전자 방출부(20)에 대응하는 제3, 4개구(161)(181)가 형성되어 제1 기판(10) 상에 전자 방출부(20)가 노출되도록 한다. 즉, 전자 방출부(20)는 제1 절연층(16)과 게이트 전극(18)의 제3, 4개구(161)(181) 안으로 배치되면서 희생층(141) 및 저항층(142)과 측면이 접촉되어 제1 기판(10) 위에 형성된다. 본 실시예에서 이 전자 방출부와 제3, 4개구는 평면 형상을 기준으로 그 형상이 원형으로 형성되나, 이들의 형상이 반드시 도시한 예에 한정되는 것은 아니다.

게이트 전극들(18) 위에는 제2 절연층(22)과 집속 전극(24)이 순차적으로 형성된다. 집속 전극(24) 하부에 위치하는 제2 절연층(22)은 게이트 전극들(18)을 가리도록 제1 기판(10)의 전면으로 형성되어 게이트 전극들(18)과 집속 전극(24)을 절연시킨다.

또한, 집속 전극(24)은 제2 절연층(22) 위에 임의의 크기를 가진 하나의 막으로 형성된다.

이러한 제2 절연층(22)과 집속 전극(24)에도 전자빔의 통과를 위한 제5, 6개구(221)(241)가 각각 형성된다. 각 전자 방출부(20)에서 방출된 전자들은 각기 대응하는 제3, 4개구(161)(181)를 통과하고 계속해서 상기한 제5, 6 개구(221)(241)를 통과하면서 집속되어 전자빔으로 형성된다.

본 실시예에서 집속 전극은 단위 화소마다 하나의 개구를 형성하여 하나의 단위 화소에서 방출되는 전자들을 포괄적으로 집속한다. 그러나 이에 한정되는 것은 아니고, 전자 방출부마다 이에 대응하는 개구부를 형성하여 각 전자 방출부에서 방출되는 전자들을 개별적으로 집속할 수도 있다.

제1 기판(10)에 대향하는 제2 기판(12)의 일면에는 형광층(26), 일례로 적색, 녹색 및 청색의 형광층들(26R, 26G, 26B)이 서로 간 임의의 간격을 두고 형성되고, 각 형광층(26R, 26G, 26B) 사이로는 화면의 콘트라스트 향상을 위한 흑색층(28)이 형성된다. 형광층(26R, 26G, 26B)은 제1 기판(10)에 설정되는 단위 화소마다 하나로 대응하여 배치될 수 있다.

이 형광층(26)과 흑색층(28) 위에는 알루미늄(Al)과 같은 금속으로 이루어진 애노드 전극(30)이 형성된다. 애노드 전극(30)은 외부로부터 전자빔 가속에 필요한 고전압을 인가받아 형광층(26)을 고전위 상태로 유지시키며, 형광층(26)에서 방사된 가시광 중 제1 기판(10)을 향해 방사된 가시광을 제2 기판(12) 측으로 반사시켜 화면의 휘도를 높인다.

한편, 본 발명의 다른 실시예를 통해 애노드 전극은 ITO와 같은 투명 도전막으로 이루어질 수 있는데, 이 경우 투명한 애노드 전극은 제2 기판과 형광층 사이 에 위치한다. 더욱이, 본 발명의 또 다른 실시예를 통해 애노드 전극은 상술한 투명 도전막을 사용하고, 여기에 금속막을 추가로 형성하는 구조도 가능하다.

아울러, 제1 기판(10)과 제2 기판(12) 사이에는 진공 용기에 가해지는 대기압에 대항하여 두 기판(10)(12) 사이의 간격을 일정하게 유지시키는 스페이서들(32)이 배치된다.

스페이서들(32)은 제1 기판(10) 측에서는 집속 전극(24) 위에 배치되고, 제2 기판(12) 측에서는 형광층(26)을 침범하지 않도록 흑색층(30)에 대응되어 위치한다.

다음으로, 상술한 전자 방출 디스플레이의 구동 과정을 설명한다.

상기 전자 방출 디스플레이는 외부로부터 소정의 전압이 캐소드 전극들(14), 게이트 전극들(18), 집속 전극(24) 및 애노드 전극(30)에 공급되어 구동된다.

일례로 캐소드 전극들(14)과 게이트 전극들(18) 중 어느 한 전극들이 주사 구동 전압을 인가받아 주사 전극들로 기능하고, 다른 한 전극들이 데이터 구동 전압을 인가받아 데이터 전극들로 기능한다.

그리고 집속 전극(24)은 전자빔 집속에 필요한 전압, 일례로 0 볼트(V) 또는 수 내지 수십 볼트(V)의 음의 직류 전압을 인가받으며, 애노드 전극(30)은 전자빔 가속에 필요한 전압, 일례로 수백 내지 수천 볼트(V)의 양의 직류 전압을 인가받는다.

그러면 캐소드 전극(14)과 게이트 전극(18)의 전압 차가 임계치 이상인 단위 화소들에서 전자 방출부(20) 주위에 전계가 형성되어 이로 인해 전자 방출부(20)로 부터 전자들이 방출된다. 방출된 전자들은 집속 전극(24)의 제6 개구(241)를 통과하면서 전자빔 다발의 중심부로 집속되고, 애노드 전극(30)에 인가된 고전압에 이끌려 대응하는 단위 화소의 형광층(26)에 충돌한다. 이 충돌은 형광층(26)을 발광시켜 임의의 화상을 구현하게 된다.

상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것은 아니며 특허 청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.

이와 같이 본 발명에 의한 전자 방출 디스플레이는, 기판과 저항층 사이에 희생층을 형성하여 저항층 패터닝 시, 에칭 과정에서 기판이 에칭되는 것을 방지할 수 있다. 따라서 기판의 에칭 방지를 통해 저항층 내부에 균일한 개구를 형성할 수 있다. 균일도가 향상된 개구에는 전자 방출부가 충진되므로 전자 방출부로부터 방출되는 전자의 방출 정도를 균일하게 함으로써 화소 간의 휘도 균일도를 향상시켜 양질의 화상을 구현할 수 있다

또한, 이러한 전자 방출 균일도 확보는, 전체 전자 방출부에 있어 어느 일부 전자 방출부에서 과도하게 전자가 방출되는 것을 미연에 방지할 수 있으므로, 이로부터 전자 방출 디바이스 및 이를 갖는 전자 방출 디스플레이의 수명 특성 향상을 기대할 수 있다.

Claims (14)

1. 기판;

   상기 기판 위에 형성된 캐소드 전극; 및

   상기 캐소드 전극에 접촉되어 전기적으로 연결된 전자 방출부

   를 포함하며,

   상기 캐소드 전극이,

   제1 개구를 가지고 상기 기판에 형성된 희생층;

   제2 개구를 가지고 상기 희생층 위에 일 방향을 따라 형성된 저항층; 및

   상기 저항층에 접촉되어 형성된 주 전극

   을 포함하는 전자 방출 디바이스.
2. 제1 항에 있어서,

   상기 전자 방출부는 상기 저항층에 직접 접촉되어 형성된 전자 방출 디바이스.
3. 제2 항에 있어서,

   상기 전자 방출부의 측면이 상기 저항층에 접촉된 전자 방출 디바이스.
4. 제1 항에 있어서,

   상기 희생층은, 상기 기판의 전면에 형성된 전자 방출 디바이스.
5. 제1 항에 있어서,

   상기 희생층의 두께가 100 내지 500nm 인 전자 방출 디바이스.
6. 제1 항에 있어서,

   상기 희생층은, SiNx 또는 SiNx/SiOxNy 를 포함하는 전자 방출 디바이스.
7. 제6 항에 있어서,

   상기 x는 다음의 조건을 만족하는 전자 방출 디바이스.

   0.5 ≤ x < 1.0
8. 제1 항에 있어서,

   상기 제1 개구와 상기 제2 개구는 원형으로 형성된 전자 방출 디바이스.
9. 제8 항에 있어서,

   상기 제1 개구의 지름을 D1이라 하고, 상기 제2 개구의 지름을 D2라 할때, 다음의 조건을 만족하는 전자 방출 디바이스.

   D1-D2 ≤ 2㎛
10. 제1 항에 있어서,

    상기 저항층은, 비정질 실리콘으로 형성된 전자 방출 디바이스.
11. 제1 항에 있어서,

    상기 주 전극은, 상기 저항층의 상면, 하면 또는 측면 양측에 형성된 전자 방출 디바이스.
12. 제1 항에 있어서,

    상기 캐소드 전극 위에 형성된 게이트 전극 및 집속 전극을 더 포함하고, 상기 캐소드 전극, 상기 게이트 전극 및 상기 집속 전극은 서로 절연된 전자 방출 디바이스.
13. 제1 항 내지 제12 항 중 어느 한 항에 기재된 전자 방출 디바이스;

    상기 기판에 대향 배치된 타측 기판; 및

    상기 타측 기판의 일면에 구비된 발광 유닛;을 포함하는 전자 방출 디스플레이.
14. 제13 항에 있어서,

    상기 발광 유닛은,

    상기 타측 기판에 형성된 형광층; 및

    상기 형광층과 연결되면서 상기 타측 기판에 형성된 애노드 전극;을 포함하는 전자 방출 디스플레이.

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