KR20080023835A - 액정표시장치 - Google Patents

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홍성환
김광현
박경옥
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Abstract

본 발명은 액정표시장치에 관한 것으로서, 본 발명에 따른 액정표시장치는 게이트선, 데이터선, 상기 게이트선 및 데이터선에 전기적으로 연결되어 있는 박막트랜지스터, 상기 박막트랜지스터에 연결되어 있는 화소전극을 포함하는 제1기판과; 상기 제1기판에 대향 배치되어 있으며 공통전극을 포함하는 제2기판과; 상기 제1기판과 상기 제2기판 사이에 위치하는 VA(vertical alignment) 모드의 액정층을 포함하며, 상기 액정층은 키랄 도펀트(chiral dopant)를 포함하며, 상기 화소전극에는 제1구분패턴이 형성되어 있고 상기 공통전극에는 제2구분패턴이 형성되어 있으며, 상기 액정층은 상기 제1구분패턴 및 상기 제2구분패턴에 의해 길게 연장되어 있으며 폭이 20㎛보다 큰 복수의 도메인으로 나누어져 있는 것을 특징으로 한다. 이에 의해 개구율이 증가된 액정표시장치가 제공된다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE}
도 1은 본 발명의 제1실시예에 따른 액정표시장치에서 제1기판의 배치도이고,
도 2는 본 발명의 제1실시예에 따른 액정표시장치에서 화소전극을 설명하기 위한 도면이고,
도 3은 본 발명의 제1실시예에 따른 액정표시장치에서 화소전극 절개패턴과 공통전극 절개패턴의 관계를 설명하기 위한 도면이고,
도 4는 도 3의 Ⅳ-Ⅳ를 따른 단면도이고,
도 5는 본 발명의 제1실시예에 따른 액정표시장치에서 액정층의 피치를 설명하기 위한 도면이고,
도 6은 본 발명의 제2실시예에 따른 액정표시장치에서 화소전극을 설명하기 위한 도면이고,
도 7은 본 발명의 제2실시예에 따른 액정표시장치에서 화소전극 절개패턴과 공통전극 절개패턴을 설명하기 위한 도면이고,
도 8은 본 발명의 제3실시예에 따른 액정표시장치의 단면도이다.
* 도면의 주요부분의 부호에 대한 설명 *
121 : 게이트선 131 : 데이터선
140 : 화소전극 141 : 제1화소전극
142 : 제2화소전극 143 : 화소전극 분리패턴
144 : 화소전극 절개패턴 221 : 공통전극
222 : 공통전극 절개패턴 300 : 액정층
본 발명은 액정표시장치에 관한 것으로, 더 상세하게는 개구율을 향상시킨 액정표시장치에 관한 것이다.
액정표시장치는 박막트랜지스터가 형성되어 있는 제1기판과, 제1기판에 대향 배치되어 있는 제2기판, 그리고 이들 사이에 위치하는 액정층을 포함한다.
액정표시장치 중 PVA(patterned vertically aligned) 모드는 시야각을 개선하기 위한 모드로서, VA모드 중 화소전극과 공통전극에 각각 절개패턴을 형성한 것을 가리킨다. 이들 절개패턴으로 인하여 형성되는 프린지 필드(fringe field)를 이용하여 액정 분자들이 눕는 방향을 조절함으로써 시야각이 향상된다.
PVA모드에서는 절개패턴에 의해 액정층이 복수의 도메인으로 분할되며, 액정 분자는 도메인 별로 눕는 방향이 결정된다.
액정표시장치의 개구율을 늘리기 위해서는 절개패턴 간의 간격을 증가시켜야 한다. 그런데 절개패턴에서 먼 액정층은 약한 프린지 필드가 적용되어 응답속도가 저하되는 문제가 있어, 절개패턴 간의 간격을 증가시키는데 어려움이 있다.
한편, 이러한 어려움은 돌기부를 이용하여 액정층을 복수의 도메인으로 나누는 경우에도 마찬가지이다.
따라서 본 발명의 목적은 개구율이 향상된 액정표시장치를 제공하는 것이다.
상기의 목적은 게이트선, 데이터선, 상기 게이트선 및 데이터선에 전기적으로 연결되어 있는 박막트랜지스터, 상기 박막트랜지스터에 연결되어 있는 화소전극을 포함하는 제1기판과; 상기 제1기판에 대향 배치되어 있으며 공통전극을 포함하는 제2기판과; 상기 제1기판과 상기 제2기판 사이에 위치하는 VA(vertical alignment) 모드의 액정층을 포함하는 액정표시장치에 있어서, 상기 액정층은 키랄 도펀트(chiral dopant)를 포함하며, 상기 화소전극에는 제1구분패턴이 형성되어 있고 상기 공통전극에는 제2구분패턴이 형성되어 있으며, 상기 액정층은 상기 제1구분패턴 및 상기 제2구분패턴에 의해 길게 연장되어 있으며 폭이 20㎛보다 큰 복수의 도메인으로 나누어져 있는 것에 의해 달성된다.
상기 제1기판과 상기 제2기판의 간격/상기 액정층의 피치는 0.25보다 작은 것이 바람직하다.
제1구분패턴은 화소전극 절개패턴을 포함하고, 상기 제2구분패턴은 공통전극 절개패턴을 포함하는 것이 바람직하다.
상기 화소전극은 서로 분리되어 있는 제1화소전극과 제2화소전극을 포함하 는 것이 바람직하다.
상기 박막트랜지스터는 동시에 구동되는 제1박막트랜지스터 및 제2박막트랜지스터를 포함하며, 상기 제1화소전극은 상기 제1박막트랜지스터에 연결되어 있으며, 상기 제2화소전극은 상기 제2박막트랜지스터에 연결되어 있는 것이 바람직하다.
상기 제1박막트랜지스터 및 상기 제2박막트랜지스터는 서로 다른 상기 데이터선에 연결되어 있는 것이 바람직하다.
상기 도메인의 연장방향은 상기 게이트선의 연장방향과 약 45도 또는 약 135도를 이루는 것이 바람직하다.
상기 화소전극은 대략 사각형 형상이며, 상기 제1화소전극은 상기 화소전극의 중앙부에 위치한 꺽쇄형상인 것이 바람직하다.
상기 제1화소전극은 꺽쇠 형상이며, 상기 제2화소전극은 상기 제1화소전극의 외변을 감싸는 꺽쇠 형상의 제1부분과, 상기 제1부분 및 상기 제2화소전극의 상부와 하부에 각각 형성되어 있는 제2부분을 포함하는 것이 바람직하다.
상기 화소전극은 상기 데이터선 연장방향으로 길게 연장되어 있으며, 3회 절곡되어 있는 것이 바람직하다.
이하 첨부된 도면을 참조로 하여 본 발명을 더욱 상세히 설명하겠다. 이하에서 어떤 막(층)이 다른 막(층)의 ‘상부에’형성되어(위치하고) 있다는 것은, 두 막(층)이 접해 있는 경우뿐 아니라 두 막(층) 사이에 다른 막(층)이 존재하는 경우 도 포함한다.
도 1 내지 도 4를 참조하여 본 발명의 제1실시예에 따른 액정표시장치를 설명한다.
도 4와 같이 액정표시장치(1)는 박막트랜지스터(T1, T2)가 형성되어 있는 제1기판(100), 제1기판(100)과 대향하는 제2기판(200), 양 기판(100, 200) 사이에 위치하는 액정층(300)을 포함한다.
먼저 도 1 및 도 2를 참조하여 제1기판(100)을 설명한다.
제1절연기판(111) 상에 서로 절연교차하는 게이트선(121)과 데이터선(131)이 형성되어 있다. 하나의 화소에는 2개의 게이트선(121)이 지나가며, 각 게이트선(121)에는 박막트랜지스터(T1, T2)가 전기적으로 연결되어 있다. 박막트랜지스터(T1, T2)는 동일한 데이터선(131)에 연결되어 있다.
각 박막트랜지스터(T1, T2)는 드레인 전극(133)을 포함하는데, 제2박막트랜지스터(T2)의 드레인 전극(133b)이 제1박막트랜지스터(T1)의 드레인 전극(133a)에 비해 크게 형성되어 있다. 각 드레인 전극(133)은 화소의 중앙부로 길게 연장되어 있다. 드레인 전극(133)은 후술할 화소전극(140)과 연결되어 화소전압을 인가하며, 화소전극(140)과 함께 저장용량을 형성하는 역할도 한다.
도 2와 같이 화소전극(140)은 전체적으로 사각형 형상이며 데이터선(131)의 연장방향으로 길게 형성되어 있다. 화소전극(140)은 상하로 대칭형상을 가지고 있다.
화소전극(140)은 화소전극 분리패턴(143)에 의해 서로 분리되어 있는 제1화소전극(141)과 제2화소전극(142)을 포함한다. 제1화소전극(141)은 화소의 중앙부에 위치하며 꺽쇠형상을 하고 있다. 제2화소전극(142)은 제1화소전극(141)의 내부, 상부, 하부를 감싸고 있다. 제2화소전극(142)은 제1화소전극(141)에 비해 넓게 형성되어 있다.
화소전극(140)에는 화소전극 절개패턴(144)이 형성되어 있다. 화소전극 절개패턴(144)은 대부분 화소전극 분리패턴(143)과 평행하게 형성되어 있다. 화소전극(140)의 화소전극 절개패턴(144)은 후술하는 공통전극 절개패턴(222)과 함께 액정층(300)을 다수의 영역으로 분할한다.
다시 도 1로 돌아가면 제1박막트랜지스터(TFT1)는 제1화소전극(141)에 연결되어 있으며, 제2박막트랜지스터(TFT2)는 제2화소전극(142)에 연결되어 있다.
드레인 전극(133)은 화소전극(140)과 중첩되어 저장용량(Cst)을 형성하는 역할을 하며, 저장용량은 드레인 전극(133)과 화소전극(140)의 중첩 면적에 비례한다.
이어 제2 기판(200)에 대하여 설명하겠다.
제2절연기판(211) 상에 공통전극(222)이 형성되어 있다. 공통전극(222)은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)등의 투명한 도전물질로 이루어진다. 공통전극(222)은 제1기판(100)의 화소전극(140)과 함께 액정층(300)에 직접 전압을 인가한다.
도 3 및 도 4를 보면 공통전극(221)에는 공통전극 절개패턴(222)이 형성되어 있다. 공통전극 절개패턴(222)은 화소전극(140)의 화소전극 분리패턴(143) 및 화소전극 절개패턴(144)과 함께 액정층(300)을 다수의 도메인으로 나누는 역할을 한다. 공통전극 절개패턴(222)은 대부분 화소전극 분리패턴(143)과 나란히 형성되어 있다.
액정층(300)은 이상 설명한 패턴(143, 144, 222)으로 인해 복수의 도메인으로 나누어진다. 각 도메인은 패턴(143, 144, 222)에 의해 둘러싸여 있으며, 길게 연장되어 있다. 도메인의 연장방향은 게이트선(121)의 연장방향과 약 45도의 제1각(θ1) 또는 약 135도의 제2각(θ2)을 이루고 있다. 액정층(300)의 도메인 역시 상하부가 대칭을 이룬다.
제1기판(100)과 제2기판(200)의 사이에 위치하는 액정층(300)은 키랄 도판트(chiral dopant)가 포함된VA(vertically aligned)모드 액정이다. 액정층(300)의 각 액정분자는 키랄 도판트에 의해 도 4와 같이 피치를 가지며, 키랄리티(chirality)에 의해 액정분자가 누울 방향이 정해진다.
키랄 도판트의 양이 증가하면 액정분자의 피치가 작아져 탄성계수가 커지고 복원력이 증가한다. 복원력이 증가하면 응답속도가 증가한다. 즉 키랄 도판트에 의 해 액정층(300)의 응답속도는 증가한다.
이에 의해, 화소전극 절개패턴(144)과 공통전극 절개패턴(222) 간의 거리, 즉 도메인의 폭(도 4의 d1)을 증가시킬 수 있다. 키랄 도판트의 첨가에 의해, 도메인의 폭(d1)을, 예를 들어, 약 20㎛이상으로 증가시켜도 응답속도는 저하되지 않는다. 도메인의 폭(d1)은 약 23㎛이상일 수 있다. 도메인의 중간지점(A)의 액정층(300)도 키랄 도판트에 의해 절개패턴(142, 222)에 인접한 액정층(300)과 동시에 배향되는 것이다.
한편, 제1기판(100)과 제2기판(200) 간의 간격인 셀갭(cell gap, d2)/액정분자의 피치(p)는 0.25보다 작은 것이 바람직하다. 액정분자의 피치(p)가 감소하면 응답속도, 특히 라이징 타임(rising time)이 증가하나, d/p가 0.25보다 크게 피치(p)가 감소하면 구동전압이 급격히 증가하는 문제가 있기 때문이다.
이상 설명한 제1실시예에서 박막트랜지스터(T1, T2)는 순차적으로 구동되면서 제1화소전극(141)과 제2화소전극(142)에 서로 다른 데이터 전압을 인가한다. 이에 따라 제1화소전극(141)과 제2화소전극(142) 각각의 감마 커브가 달라지게 되면 측면시인성이 향상된다. 실제 사용자가 느끼는 투과율은 제1화소전극(141)과 제2화소전극(142)의 중간 정도가 된다.
다른 실시예에서는 박막트랜지스터(T1, T2)는 서로 다른 데이터선(131)에 연결되어, 서로 다른 데이터 전압을 인가받을 수 있다. 이 때 박막트랜지스터(T1, T2)는 동시에 구동된다.
이하 도 6 및 도 7을 참조하여 본 발명의 제2실시예를 설명한다.
화소전극(140)은 데이터선(131)의 연장방향으로 길게 형성되어 있으며 3회 절곡되어 있다. 화소전극(140)은 상하로 대칭형상을 가지고 있다.
화소전극(140)은 화소전극 분리패턴(143)에 의해 서로 분리되어 있는 제1화소전극(141)과 제2화소전극(142)을 포함한다. 제1화소전극(141)은 화소의 우측에 위치하며 꺽쇠형상을 하고 있다. 제2화소전극(142)은 제1화소전극(141)의 외측을 감싸고 있는 제1서브부분(142a)과, 제1화소전극(141)의 상하에 각각 위치하는 제2서브부분(142b, 142c)을 포함한다. 제2화소전극(142)은 제1화소전극(141)에 비해 넓게 형성되어 있다.
공통전극 절개패턴(142)은 전체적으로 화소전극(140)의 형태를 따라 길게 연장되어 있으며, 제1화소전극(141)과 제2화소전극(142) 각각을 좌우로 양분한다.
각 도메인의 연장방향은 게이트선(121)의 연장방향과 약 45도의 제3각(θ3) 또는 약 135도의 제4각(θ4)을 이루고 있다.
제2실시예에서 배선 및 박막트랜지스터의 구성, 박막트랜지스터와 화소전극의 연결, 구동방법은 제1실시예에서 설명한 바와 동일하며 설명은 생략한다.
도 8을 참조하여 제3실시예에 따른 액정표시장치를 설명한다.
도 8은 도 4에 대응하는 부분의 단면도이다. 도 8을 보면 화소전극(150)과 공통전극(221)에는 절개패턴 위치에 돌출부(151, 231)가 형성되어 있다. 돌출 부(231)는 유기물로 이루어질 수 있으며, 절개패턴과 마찬가지로 액정층(300)을 복수의 도메인으로 분할한다.
비록 본발명의 실시예가 도시되고 설명되었지만, 본발명이 속하는 기술분야의 통상의 지식을 가진 당업자라면 본발명의 원칙이나 정신에서 벗어나지 않으면서 본 실시예를 변형할 수 있음을 알 수 있을 것이다. 본발명의 범위는 첨부된 청구항과 그 균등물에 의해 정해질 것이다.
이상 설명한 바와 같이, 본 발명에 따르면, 개구율이 향상된 액정표시장치가 제공된다.

Claims (10)

  1. 게이트선, 데이터선, 상기 게이트선 및 데이터선에 전기적으로 연결되어 있는 박막트랜지스터, 상기 박막트랜지스터에 연결되어 있는 화소전극을 포함하는 제1기판과; 상기 제1기판에 대향 배치되어 있으며 공통전극을 포함하는 제2기판과; 상기 제1기판과 상기 제2기판 사이에 위치하는 VA(vertical alignment) 모드의 액정층을 포함하는 액정표시장치에 있어서,
    상기 액정층은 키랄 도펀트(chiral dopant)를 포함하며,
    상기 화소전극에는 제1구분패턴이 형성되어 있고 상기 공통전극에는 제2구분패턴이 형성되어 있으며,
    상기 액정층은 상기 제1구분패턴 및 상기 제2구분패턴에 의해 길게 연장되어 있으며 폭이 20㎛보다 큰 복수의 도메인으로 나누어져 있는 것을 특징으로 하는 액정표시장치.
  2. 제1항에 있어서,
    상기 제1기판과 상기 제2기판의 간격/상기 액정층의 피치는 0.25보다 작은 것을 특징으로 하는 액정표시장치.
  3. 제2항에 있어서,
    제1구분패턴은 화소전극 절개패턴을 포함하고, 상기 제2구분패턴은 공통전 극 절개패턴을 포함하는 것을 특징으로 하는 액정표시장치.
  4. 제3항에 있어서,
    상기 화소전극은 서로 분리되어 있는 제1화소전극과 제2화소전극을 포함하는 것을 특징으로 하는 액정표시장치.
  5. 제4항에 있어서,
    상기 박막트랜지스터는 동시에 구동되는 제1박막트랜지스터 및 제2박막트랜지스터를 포함하며,
    상기 제1화소전극은 상기 제1박막트랜지스터에 연결되어 있으며, 상기 제2화소전극은 상기 제2박막트랜지스터에 연결되어 있는 것을 특징으로 하는 액정표시장치.
  6. 제5항에 있어서,
    상기 제1박막트랜지스터 및 상기 제2박막트랜지스터는 서로 다른 상기 데이터선에 연결되어 있는 것을 특징으로 하는 액정표시장치.
  7. 제4항에 있어서,
    상기 도메인의 연장방향은 상기 게이트선의 연장방향과 약 45도 또는 약 135도를 이루는 것을 특징으로 하는 액정표시장치.
  8. 제4항에 있어서,
    상기 화소전극은 대략 사각형 형상이며,
    상기 제1화소전극은 상기 화소전극의 중앙부에 위치하며 꺽쇄형상인 것을 특징으로 하는 액정표시장치.
  9. 제4항에 있어서,
    상기 제1화소전극은 꺽쇠 형상이며,
    상기 제2화소전극은 상기 제1화소전극의 외변을 감싸는 꺽쇠 형상의 제1부분과, 상기 제1부분 및 상기 제2화소전극의 상부와 하부에 각각 형성되어 있는 제2부분을 포함하는 것을 특징으로 하는 액정표시장치.
  10. 제9항에 있어서,
    상기 화소전극은 상기 데이터선 연장방향으로 길게 연장되어 있으며, 3회 절곡되어 있는 것을 특징으로 하는 액정표시장치.
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