KR20080023453A - 전자 방출 디바이스 및 이를 이용한 전자 방출 디스플레이 - Google Patents

Abstract

본 발명의 실시예에 따른 전자 방출 디바이스는, 기판과, 기판 위에 형성된 캐소드 전극과, 캐소드 전극에 접촉되어 전기적으로 연결된 전자 방출부를 포함하며, 캐소드 전극은, 기판에 설정된 단위 화소마다 배치된 개구부와 개구부 내에 배치된 돌출부를 포함하는 주 전극과, 주 전극과 이격되어 개구부에 형성된 격리 전극과, 주 전극 및 격리 전극 사이에 형성되어 주 전극 및 격리 전극을 전기적으로 연결하는 저항층을 포함한다.

전자 방출 디바이스, 캐소드 전극, 저항층, 균일도

Description

전자 방출 디바이스 및 이를 이용한 전자 방출 디스플레이{Electron emission device and Electron emission display using the same}

도 1은 본 발명의 실시예에 따른 전자 방출 디스플레이의 부분 분해 사시도이다.

도 2는 도 1의 Ⅱ-Ⅱ 선에 대한 단면도이다.

도 3은 본 발명의 실시예에 따른 전자 방출 디스플레이의 요부 평면도이다.

본 발명은 전자 방출 디바이스 및 이를 이용한 전자 방출 디스플레이에 관한 것으로서, 보다 상세하게는 전자 방출 에미션 특성을 균일하게 제어하는 저항층을 구비한 전자 방출 디바이스 및 이를 이용한 전자 방출 디스플레이에 관한 것이다.

일반적으로 전자 방출 소자(electron emission element)는, 전자원의 종류에 따라 열 음극(hot cathode)을 이용하는 방식과 냉 음극(cold cathode)을 이용하는 방식으로 분류된다.

여기서, 냉 음극을 이용하는 방식의 전자 방출 소자로는 전계 방출 어레이(Field Emission Array; FEA)형, 표면 전도 에미션(Surface-Conduction Emission; SCE)형, 금속-절연층-금속(Metal-Insulator-Metal; MIM)형 및 금속-절연층-반도체(Metal-Insulator-Semiconductor; MIS)형 등이 알려져 있다.

상기 FEA형 전자 방출 소자는 전자 방출부와, 이 전자 방출부의 전자 방출을 제어하는 구동 전극들로서 캐소드 전극과 게이트 전극을 구비한다. 여기서 전자 방출부로는 일 함수(work function)가 낮거나 종횡비가 큰 물질, 일례로 몰리브덴(Mo) 또는 실리콘(Si) 등을 주재질로 하는 선단이 뾰족한 팁 구조물이나, 탄소 나노튜브와 흑연 및 다이아몬드 상 탄소와 같은 탄소계 물질을 사용하여 구성될 수 있으며, 이들은 진공 중에서 전계에 의해 쉽게 전자를 방출하는 원리를 이용한다.

한편, 전자 방출 소자는 일 기판에 어레이를 이루며 형성되어 전자 방출 디바이스(electron emission device)를 구성하고, 전자 방출 디바이스는 형광층과 애노드 전극 등으로 이루어진 발광 유닛이 구비된 다른 기판과 결합하여 전자 방출 디스플레이(electron emission display device)를 구성한다.

전자 방출 디바이스에서 전자 방출부와 전기적으로 연결되어 전자 방출에 필요한 전류를 공급하는 전극을 편의상 제1 전극이라 하면, 제1 전극을 구동 전압이 인가되는 주 전극과 전자 방출부가 위치하는 격리 전극들로 분리하고, 격리 전극들의 양측에서 주 전극과 격리 전극들 사이에 저항층을 형성한 구조가 개시되어 있다. 이때, 저항층은 각각의 격리 전극들에 대하여 균일한 저항을 제공하기 위해 개별적으로 형성하는 것이 유리하다.

이로써 전자 방출부마다 주 전극과 격리 전극 사이에 개별 저항이 형성되며, 저항층이 전자 방출부들의 방출 전류량을 제어하여 단위 화소별 에미션 균일도를 높이는 역할을 한다.

그런데 전술한 구조는 주 전극과 격리 전극을 분리함에 따라 그 구조가 복잡할 뿐 아니라, 복수의 격리 전극들 사이에 전류 이동이 발생하여 개별 저항의 특성이 감소하는 단점이 있다.

또한, 복수의 격리 전극들과 주 전극 사이에 개별적으로 형성된 저항층은 제1 전극의 길이 방향에 대하여 하부의 격리 전극 및 주 전극과 상부의 저항층이 서로 오정렬됨에 따라 개별 저항을 제공하는 효과가 저하되는 문제점이 있다.

따라서 본 발명은 상기한 문제점을 해소하기 위한 것으로서, 전자 방출부마다 개별 저항이 인가되도록 하여 저항층의 개별 저항 특성을 향상시킴과 동시에 전극 구조가 간단한 전자 방출 디바이스 및 이를 이용한 전자 방출 디스플레이를 제공하는데 그 목적이 있다.

본 발명의 실시예에 따른 전자 방출 디바이스는, 기판과, 기판 위에 형성된 캐소드 전극과, 캐소드 전극에 접촉되어 전기적으로 연결된 전자 방출부를 포함하며, 캐소드 전극은, 기판에 설정된 단위 화소마다 배치된 개구부와 개구부 내에 배치된 돌출부를 포함하는 주 전극과, 주 전극과 이격되어 개구부에 형성된 격리 전극과, 주 전극 및 격리 전극 사이에 형성되어 주 전극 및 격리 전극을 전기적으로 연결하는 저항층을 포함한다.

상기 개구부 내에는 돌출부와 격리 전극이 복수로 형성되며, 이때, 격리 전 극들은 주 전극의 길이 방향을 따라 일렬로 배치된다.

상기 저항층은, 기판에 설정된 단위 화소내에서 돌출부들과 격리 전극들을 포괄하도록 연속적으로 형성된다.

상기 돌출부는 각각의 격리 전극에 대향되어 형성된다.

상기 주 전극의 길이 방향에 따른 돌출부의 폭을 W1이라 하고, 이에 대향되는 격리 전극의 폭을 W2라 할 때, W1과 W2는 다음의 조건을 만족한다.

W1 ≤ W2

상기 격리 전극들이 주 전극의 길이 방향을 따라 일렬로 배치되며, 저항층은격리 전극들의 양측에서 주 전극에 형성된 돌출부의 윗면과 격리 전극들의 윗면의 일부를 덮으면서 배치된다.

상기 돌출부에서 저항층이 그 윗면을 덮지 않는 부위의 길이를 L1이라 하고, 덮는 부위의 길이를 L2라 할 때, 다음의 조건을 만족한다.

L1 > L2

한편, 본 발명의 실시예에 따른 전자 방출 디스플레이는, 상술한 전자 방출 디바이스와, 상기 기판에 대향 배치된 타측 기판과, 타측 기판의 일면에 구비된 발광 유닛을 포함한다.

상기 발광 유닛은, 타측 기판에 형성된 형광층과, 형광층과 연결되면서 타측 기판에 형성된 애노드 전극을 포함한다.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도 1은 본 발명의 실시예에 따른 전자 방출 디스플레이의 부분 분해 사시도이고, 도 2는 도 1의 Ⅱ-Ⅱ선에 대한 단면도이다.

도 1 및 도 2를 참조하면, 전자 방출 디스플레이는 소정의 간격을 두고 서로 평행하게 대향 배치된 제1 기판(10)과 제2 기판(12)을 포함한다. 제1 기판(10)과 제2 기판(12)은 그 가장자리에 배치되는 밀봉 부재(미도시)에 의해 접합되어 내부 공간을 갖는 용기를 구성한다. 이 용기는 내부 공간이 대략 10^-6Torr의 진공도로 배기되어 제1 기판(10)과 제2 기판(12) 및 밀봉 부재(14)로 이루어진 진공 용기를 구성한다.

제2 기판(12)을 대향하는 제1 기판(10)의 면에는 전자 방출 소자들이 어레이를 이루는 전자 방출 유닛(100)이 제공되고, 제1 기판(10)을 대향하는 제2 기판(12)의 면에는 형광층과 애노드 전극 등을 포함하는 발광 유닛(110)이 제공된다.

그리고 전자 방출 유닛(100)이 제공된 제1 기판(10)과 발광 유닛(110)이 제공된 제2 기판(12)이 결합하여 전자 방출 디스플레이를 이룬다.

상기한 구성의 진공 용기는 전계 방출 어레이(FEA)형, 표면 전도 에미션(SCE)형, 금속-절연층-금속(MIM)형 및 금속-절연층-반도체(MIS)형을 비롯한 여타의 전자 방출형 디스플레이에 적용될 수 있는 바, 이하에서는 전계 방출 어레이(FEA)형 전자 방출 디스플레이를 예로 하여 보다 구체적으로 설명한다.

먼저, 제1 기판(10) 위에는 캐소드 전극들(16)이 제1 기판(10)의 일 방향(도면의 y축 방향)을 따라 스트라이프 패턴으로 형성된다.

캐소드 전극들(16)을 덮으면서 제1 기판 (10)전체에 제1 절연층(18)이 형성되고, 제1 절연층(18) 위에는 게이트 전극들(20)이 캐소드 전극들(16)과 직교하는 방향(도면의 x축 방향)을 따라 스트라이프 패턴으로 형성된다.

이에 의해 캐소드 전극(16)과 게이트 전극(20)의 교차 영역이 형성되고, 이교차 영역이 하나의 단위 화소(sub-pixel)를 구성할 수 있다. 그리고 캐소드 전극들(16) 위로 각 단휘 화소마다 전자 방출부들(22)이 형성된다.

본 실시예에서 각각의 캐소드 전극(14)은 기본적으로 스트라이프 패턴을 가지면서 각 단위 화소에 대응하여 그 내부에 개구부(1411)를 구비하는 주 전극(141)과, 개구부(1411) 내측에서 주 전극(141)과 이격되어 위치하는 복수의 격리 전극들(142)을 포함한다.

상술한 바와 같이, 본 실시예의 캐소드 전극 구조는 개별 저항을 제공하기 위한 저항층을 구비하며, 이 캐소드 전극 구조의 평면 형상은 도 3에 구체적으로 도시하였다.

주 전극(141)은, 그 일단이 도시하지 않은 회로와 연결되어 이로부터 구동 전압을 인가받으며, 라인 저항을 최소화하기 위하여 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 또는 백금(Pt)과 같은 도전성이 우수한 금속막으로 이루어진다.

주 전극(141)은 기판에 설정된 단위 화소마다 개구부(1411)를 가지며, 이 개구부(1411) 내에는 개구부(1411) 내측을 향해 돌출된 돌출부(1412)가 구비된다. 이 때, 돌출부(1412)는 격리 전극(142)에 대향되도록 형성된다.

즉, 돌출부(1412)는 주 전극(141)의 길이 방향을 따라 일렬로 이격되어 위치하는 격리 전극(142)의 폭에 대응하는 폭을 가지고 형성되며, 이 돌출부(1412)에 의해 주 전극(141)은 요철 형상을 가진다. 보다 구체적으로, 주 전극(141)의 길이 방향에 따른 각각의 돌출부(1412)의 폭을 W1이라 하고, 이와 대향된 격리 전극(142)의 폭을 W2라 할 때, W1과 W2는 다음의 조건을 만족한다.

W1 ≤ W2

상기한 바와 같이, W1이 W2보다 같거나 작으면, 저항층(16)으로 연결되는 주 전극(141)의 돌출부(1412)와 이에 대향된 격리 전극(142) 사이의 간격이 인접한 격리 전극들(142)과의 간격보다 작으므로 주 전극(141)으로 인가된 구동 전류는 각각의 격리 전극들(142)로 균일하게 공급될 수 있다. 이에 비해, W1이 W2 보다 크면, 주 전극에 인가된 구동 전류는 각각의 돌출부와 대향된 격리 전극으로 전달되지 않고, 전류의 전달 경로가 짧은 인접한 격리 전극들로 공급되는 문제점이 발생할 수 있다.

격리 전극들(142)은 제1 기판(10)의 일 방향, 일례로 주 전극(141)의 길이 방향(도면의 y축 방향)을 따라 일렬로 이격되어 위치할 수 있으며, 이 격리 전극들(142) 위에 전자 방출부(22)가 각각 형성된다.

격리 전극들(142) 위에 배치된 전자 방출부(22)는 진공 중에서 전계가 가해지면 전자를 방출하는 물질들, 예컨대 탄소계 물질 또는 나노미터(nm) 사이즈 물질로 이루어진다. 즉, 전자 방출부(22)는 탄소 나노튜브, 흑연, 흑연 나노 파이버, 다이아몬드, 다이아몬드 상 카본, 플러렌(C₆₀), 실리콘 나노와이어 및 이들의 조합물로 이루어진다. 다른 한편으로, 전자 방출부는 몰리브덴(Mo) 또는 실리콘(Si) 등을 주재질로 하는 선단이 뾰족한 팁 구조물로 이루어질 수 있다.

그리고 격리 전극들(142)의 양측에 주 전극(141)과 격리 전극들(142)을 전기적으로 연결하는 저항층(16)이 위치한다.

저항층(16)은 주 전극(141)의 폭 방향(도면의 x축 방향)을 따라 격리 전극들(142)의 좌우 양측에 형성된다. 즉, 저항층(16)은 일정한 폭을 가지면서 주 전극(141)의 길이 방향을 따라 스트라이프 패턴으로 형성될 수 있으며, 주 전극(41)의 돌출부들(1412)과 격리 전극들(142)의 윗면 일부를 덮도록 형성된다.

이러한 저항층(16)의 구조는 주 전극(141) 및 격리 전극들(142)과 접촉되는 저항층(16)의 면적을 감소시켜 주 전극(141) 및 격리 전극들(142)과의 접촉 저항을 줄일 수 있다.

보다 구체적으로, 저항층(16)은 주 전극(141)에 형성된 돌출부들(1412)의 윗면 일부와 격리 전극들(142)의 윗면 일부를 덮도록 형성된다. 이때, 돌출부(1412)에서 저항층(16)으로 덮히지 않은 부위의 길이를 L1라 하고, 돌출부(1412)의 윗면이 저항층(16)으로 덮힌 부위의 길이를 L2라 하면, L1과 L2는 다음의 조건을 만족한다.

L1 > L2

상기한 바와 같이, L1이 L2보다 크면 주 전극(141)의 돌출부(1412) 내에서 L1 부위의 저항이 L2 부위의 저항에 비해 크다. 이에 따라, 주 전극(141)에 인가된 구동 전류는 저항이 상대적으로 작은 L2 부위 측으로 쉽게 흐르게 되어 격리 전극(142)을 향해 전자의 이동이 원활하게 이루어진다.

더욱이 저항층(14)은 대략 10,000 내지 100,000Ω㎝의 비저항 값을 갖는 물질로 형성되어 통상적으로 도전 물질로 형성되는 캐소드 전극(16)보다 큰 저항을 가질 수 있다. 일례로, 저항층은 p형 또는 n형 도핑된 비정질 실리콘(amorphous Si)으로 형성될 수 있다.

상술한 구조는 캐소드 전극(14)의 주 전극(141)에 각각의 격리 전극(142)에 대향되는 돌출부(1412)를 형성하여 주 전극(141)과 격리 전극(142) 사이의 채널을 형성한다. 이에 따라 제1 기판(10)에 설정된 단위 화소에서 연속적으로 형성된 저항층(16)을 가지고도 복수의 저항층이 개별적으로 형성되어 개별 저항을 제공하는 효과를 가질 수 있다. 또한, 상술한 구조는 주 전극과 각각의 격리 전극 사이에 저항층을 개별적으로 형성하는 경우, 캐소드 전극의 길이 방향에 대해 하부의 캐소드 전극과 상부의 저항층이 오정렬되는 문제를 개선할 수 있다.

다시 도 1 및 도 2를 참조하면, 제 1절연층(18)과 게이트 전극들(20)에는 각 전자 방출부(22)에 대응하는 제1, 2개구(181)(201)가 형성되어 제1 기판(10) 상에 전자 방출부(22)가 노출되도록 한다. 즉, 전자 방출부(22)는 제1 절연층(18)과 게이트 전극(20)의 제1, 2개구(181)(201) 안으로 배치되면서 캐소드 전극(14)의 격리 전극(142) 위에 형성된다. 본 실시예에서 이 전자 방출부와 제1, 2개구는 평면 형상을 기준으로 그 형상이 원형으로 형성되나, 이들의 형상이 반드시 도시한 예에 한정되는 것은 아니다.

게이트 전극들(20) 위에는 제 2절연층(24)과 집속 전극(26)이 순차적으로 형성된다. 집속 전극(26)의 하부에 위치하는 제 2절연층(24)은 게이트 전극들(20)을 가리도록 제1 기판(10)의 전면으로 형성되어 게이트 전극들(20)과 집속 전극(26)을 절연시킨다.

또한, 집속 전극(26)은 제2 절연층(24) 위에 임의의 크기를 가진 하나의 막으로 형성된다.

이러한 제2 절연층(24)과 집속 전극(26)에도 전자빔의 통과를 위한 제3, 4개구(241)(261)가 각각 형성된다. 각 전자 방출부(22)에서 방출된 전자들은 각기 대응하는 제1, 2 개구(181)(201)를 통과하고 계속해서 상기한 제3, 4 개구(241)(261)를 통과하면서 집속되어 전자빔으로 형성된다.

본 실시에에서 집속 전극은 단위 화소마다 하나의 개구를 형성하여 하나의 단위 화소에서 방출되는 전자들을 포괄적으로 집속한다. 그러나 이에 한정되는 것은 아니고, 전자 방출부마다 이에 대응하는 개구부를 형성하여 각 전자 방출부에서 방출되는 전자들을 개별적으로 집속할 수도 있다.

다음으로, 제1 기판(10)에 대향하는 제2 기판(12)의 일면에는 형광층(28), 일례로 적색, 녹색 및 청색의 형광층들(28R, 28G, 28B)이 서로 간 임의의 간격을 두고 형성되고, 각 형광층들(28R, 28G, 28B) 사이로는 화면의 콘트라스트 향상을 위한 흑색층(30)이 형성된다. 형광층(28R, 28G, 28B)은 제1 기판(10)에 설정된 단위 화소마다 하나로 대응하여 배치될 수 있다.

이 형광층(28)과 흑색층(30) 위에는 알루미늄(Al)과 같은 금속으로 이루어진 애노드 전극(32)이 형성된다. 애노드 전극(32)은 외부로부터 전자빔 가속에 필요한 고전압을 인가받아 형광층(28)을 고전위 상태로 유지시키며, 형광층(28)에서 방사된 가시광 중 제1 기판(10)을 향해 방사된 가시광을 제2 기판(12) 측으로 반사시켜 화면의 휘도를 높인다.

한편, 본 발명의 다른 실시예에 있어서, 애노드 전극은 인듐 틴 옥사이드(Indium Tin Oxide; ITO)와 같은 투명 도전막으로 이루어질 수 있는데, 이 경우 투명한 애노드 전극은 제2 기판과 형광층 사이에 위치한다. 더욱이, 본 발명의 또 다른 실시예를 통해 애노드 전극은 상술한 투명 도전막을 사용하고, 여기에 금속막을 추가로 형성하는 구조도 가능하다.

아울러, 제1 기판(10)과 제2 기판(12) 사이에는 진공 용기에 가해지는 대기압에 대항하여 두 기판(10)(12) 사이의 간격을 일정하게 유지시키는 스페이서들(34)이 배치된다.

스페이서들(34)은 제1 기판(10) 측에서는 집속 전극(26) 위에 배치되고, 제2 기판(12) 측에서는 형광층(28)을 침범하지 않도록 흑색층(30)에 대응되어 위치한다.

다음으로, 상술한 전자 방출 디스플레이의 구동 과정을 설명한다.

상기 전자 방출 디스플레이는 외부로부터 소정의 전압이 캐소드 전극들(16), 게이트 전극들(20), 집속 전극(26) 및 애노드 전극(32)에 공급되어 구동된다.

일례로 캐소드 전극들(16)과 게이트 전극들(20) 중 어느 한 전극들이 주사 구동 전압을 인가받아 주사 전극들로 기능하고, 다른 한 전극들이 데이터 구동 전압을 인가받아 데이터 전극들로 기능한다.

그리고 집속 전극(26)은 전자빔 집속에 필요한 전압, 일례로 0 볼트(V) 또는 수 내지 수십 볼트(V)의 음의 직류 전압을 인가받으며, 애노드 전극(32)은 전자빔 가속에 필요한 전압, 일례로 수백 내지 수천 볼트(V)의 양의 직류 전압을 인가받는다.

그러면 캐소드 전극(16)과 게이트 전극(20)의 전압 차가 임계치 이상인 단위 화소들에서 전자 방출부(22) 주위에 전계가 형성되고, 이로 인해 전자 방출부(22)로부터 전자들이 방출된다. 방출된 전자들은 집속 전극(26)의 제4 개구(261)를 통과하면서 전자빔 다발의 중심부로 집속되고, 애노드 전극(32)에 인가된 고전압에 이끌려 대응하는 단위 화소의 형광층(28)에 충돌한다. 이 충돌은 형광층(26)을 발광시켜 임의의 화상을 구현하게 된다.

상술한 구동 과정에 있어서, 본 실시예의 전자 방출 디스플레이는 저항층을 통해 전자 방출부에 대한 개별 저항을 제공하여 전자 방출부별로 에미션 전류를 정확하게 제어할 수 있으므로, 단위 화소별 발광 균일도를 보다 효과적으로 향상시킬 수 있다.

상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것은 아니며 특허 청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.

본 발명의 실시예에 따른 전자 방출 디스플레이는, 캐소드 전극의 주 전극을 패터닝 하여 주 전극과 격리 전극 사이의 채널을 형성하고, 주 전극 및 격리 전극의 일부를 덮도록 저항층을 형성함으로써, 연속적인 저항층을 이용하더라도 복수의 저항층을 개별적으로 형성하여 격리 전극에 개별 저항을 제공하는 효과를 가질 수 있다.

따라서, 각 전자 방출부에 대해 균일한 개별 저항을 제공함으로써 각 전자 방출부로부터 방출되는 전자 방출 정도를 균일하게 하고, 화소 간의 휘도 균일도를 향상시켜 양질의 화상을 구현할 수 있게 된다.

Claims (12)

1. 기판;

   상기 기판 위에 형성된 캐소드 전극;

   상기 캐소드 전극에 접촉되어 전기적으로 연결된 전자 방출부

   를 포함하며,

   상기 캐소드 전극이,

   상기 기판에 설정된 단위 화소마다 배치된 개구부와 상기 개구부 내에 배치된 돌출부를 포함하는 주 전극;

   상기 주 전극과 이격되어 상기 개구부에 형성된 격리 전극; 및

   상기 주 전극과 상기 격리 전극 사이에 형성되어 상기 주 전극과 상기 격리 전극을 전기적으로 연결하는 저항층

   을 포함하는 전자 방출 디바이스.
2. 제1 항에 있어서,

   상기 개구부 내에는 상기 돌출부와 상기 격리 전극이 복수로 형성된 전자 방출 디바이스.
3. 제1 항에 있어서,

   상기 격리 전극들이 상기 주 전극의 길이 방향을 따라 일렬로 배치된 전자 방출 디바이스.
4. 제1 항에 있어서,

   상기 저항층은, 상기 기판에 설정된 단위 화소내에서 상기 돌출부들과 상기 격리 전극들을 포괄하도록 연속적으로 형성된 전자 방출 디바이스.
5. 제1 항에 있어서,

   상기 돌출부는, 상기 격리 전극에 대향되어 형성된 전자 방출 디바이스.
6. 제5 항에 있어서,

   상기 주 전극의 길이 방향에 따른 상기 돌출부의 폭을 W1이라 하고, 상기 격리 전극의 폭을 W2라 할 때, 다음의 조건을 만족하는 전자 방출 디바이스.

   W1 ≤ W2
7. 제4 항에 있어서,

   상기 저항층은, 상기 격리 전극들의 양측에서 상기 돌출부의 윗면과 상기 격리 전극들의 윗면의 일부를 덮으면서 배치된 전자 방출 디바이스.
8. 제7 항에 있어서,

   상기 돌출부에서 상기 저항층이 그 윗면을 덮지 않는 부위의 길이를 L1이라 하고, 덮는 부위의 길이를 L2라 할 때, 다음의 조건을 만족하는 전자 방출 디바이스.

   L1 > L2
9. 제1 항에 있어서,

   상기 저항층은, 비정질 실리콘으로 이루어진 전자 방출 디바이스.
10. 제1 항에 있어서,

    상기 캐소드 전극 위에 형성된 게이트 전극 및 집속 전극을 더 포함하고, 상기 캐소드 전극, 상기 게이트 전극 및 상기 집속 전극은 서로 절연된 전자 방출 디바이스.
11. 제1 항 내지 제10 항 중 어느 한 항에 기재된 전자 방출 디바이스;

    상기 기판에 대향 배치된 타측 기판; 및

    상기 타측 기판의 일면에 구비된 발광 유닛

    을 포함하는 전자 방출 디스플레이.
12. 제11 항에 있어서,

    상기 발광 유닛은,

    상기 타측 기판에 형성된 형광층; 및

    상기 형광층과 연결되면서 상기 타측 기판에 형성된 애노드 전극

    을 포함하는 전자 방출 디스플레이.

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