KR20070052063A - 전자 방출 디바이스 및 이를 이용한 전자 방출 표시디바이스 - Google Patents

Abstract

본 발명은 전자 방출부별로 주 전극과 격리 전극 사이의 저항을 개별적으로 인가하는 전자 방출 디바이스 및 이를 이용한 전자 방출 표시 디바이스에 관한 것으로서, 본 발명에 따른 전자 방출 디바이스는 기판과, 기판 위에 서로 절연되어 위치하는 캐소드 전극들 및 게이트 전극들과, 캐소드 전극에 전기적으로 연결되는 전자 방출부들을 포함하며, 각각의 캐소드 전극은 기판 상의 단위 화소마다 개구부를 형성하는 주 전극과, 개구부 내측에서 기판의 일 방향을 따라 복수개로 구비되며 전자 방출부가 놓이는 격리 전극들과, 격리 전극의 일 측면에서 주 전극과 격리 전극 사이에 개별적으로 제공되는 복수의 저항층들을 포함한다. 이때 저항층들은 격리 전극들의 배열 방향을 따라 격리 전극의 반대편 일 측면에 서로 어긋나게 배치된다.

캐소드전극, 주전극, 격리전극, 저항층, 전자방출부, 게이트전극, 형광층, 애노드전극

Description

전자 방출 디바이스 및 이를 이용한 전자 방출 표시 디바이스 {ELECTRON EMISSION DEVICE AND ELECTRON EMISSION DISPLAY DEVICE USING THE SAME}

도 1은 본 발명의 일 실시예에 따른 전자 방출 표시 디바이스의 부분 분해 사시도이다.

도 2는 본 발명의 일 실시예에 따른 전자 방출 표시 디바이스의 부분 단면도이다.

도 3은 도 1에 도시한 캐소드 전극의 부분 확대 평면도이다.

본 발명은 전자 방출 디바이스에 관한 것으로서, 보다 상세하게는 전자 방출부들의 에미션 특성을 균일하게 제어하는 저항층을 구비한 전자 방출 디바이스 및 이를 이용한 전자 방출 표시 디바이스에 관한 것이다.

일반적으로 전자 방출 소자(electron emission element)는 전자원의 종류에 따라 열음극(hot cathode)을 이용하는 방식과 냉음극(cold cathode)을 이용하는 방식으로 분류할 수 있다.

여기서, 냉음극을 이용하는 방식의 전자 방출 소자로는 전계 방출 어레이 (Field Emitter Array; FEA)형, 표면 전도 에미션(Surface-Conduction Emission; SCE)형, 금속-절연층-금속(Metal-Insulator-Metal; MIM)형 및 금속-절연층-반도체(Metal-Insulator-Semiconductor; MIS)형 등이 알려져 있다.

이 중 전계 방출 어레이(FEA)형 전자 방출 소자는 전자 방출부와 전자 방출부의 전자 방출을 제어하는 구동 전극으로서 하나의 캐소드 전극과 하나의 게이트 전극을 구비하며, 전자 방출부의 구성 물질로 일 함수가 낮거나 종횡비가 큰 물질, 일례로 탄소 나노튜브와 흑연 및 다이아몬드상 카본과 같은 탄소계 물질을 사용하여 진공 중에서 전계에 의해 쉽게 전자가 방출되는 원리를 이용한다.

전자 방출 소자는 일 기판에 어레이를 이루며 배치되어 전자 방출 디바이스(electron emission device)를 구성하고, 전자 방출 디바이스는 형광층과 애노드 전극 등으로 이루어진 발광 유닛이 구비된 다른 기판과 결합하여 전자 방출 표시 디바이스(electron emission display device)를 구성한다.

전자 방출 디바이스는 그 작용시 전자 방출부와 전기적으로 연결되어 전자 방출에 필요한 전류를 공급하는 전극(이하, '제1 전극'이라 한다)에 불안정한 구동 전압이 인가되거나, 제1 전극의 전압 강하로 인해 전자 방출부들에 인가되는 전압에 차이가 발생할 수 있다. 이 경우 전자 방출부들의 에미션 특성이 불균일하게 되어 단위 화소별 발광 균일도 저하로 이어진다.

상기 문제점을 해소하기 위하여, 제1 전극 내부에 각 단위 화소마다 개구부를 형성하고, 개구부 내에 격리 전극들을 배치하고, 각각의 격리 전극 위로 전자 방출부를 형성하고, 격리 전극들의 양 측면에서 제1 전극과 격리 전극들 사이에 저항층을 형성하여 저항층에 의해 전자 방출부들의 에미션 특성을 균일화하는 기술이 제안되어 사용되고 있다.

그런데 전술한 구조에서는 저항층이 복수개 격리 전극들과 모두 접촉하여 격리 전극들이 저항층을 통해 서로 전기적으로 연결되어 있으므로, 전자 방출부별로 제1 전극과 격리 전극 사이의 저항을 개별적으로 제어하는데 어려움이 있으며, 그 결과 저항층을 통한 에미션 균일도 향상에 한계가 있다.

이로써 전자 방출부별로 제1 전극과 격리 전극 사이에 하나의 저항층을 형성하는 것이 바람직하나, 전자 방출 디바이스가 고해상도화 하면서 제1 전극과 저항층 사이의 정렬 오차가 커지기 때문에, 저항층을 개별적으로 형성하는 경우에는 저항층이 지정된 위치를 벗어나 제1 전극과 격리 전극이 전기적으로 연결되지 못하는 제조 불량이 발생할 가능성이 커진다.

따라서 본 발명은 상기한 문제점을 해소하기 위한 것으로서, 본 발명의 목적은 전자 방출부별로 제1 전극과 격리 전극 사이의 저항을 개별적으로 인가하고, 제1 전극과 저항층 사이의 정렬 오차로 인한 제조 불량을 방지할 수 있는 전자 방출 디바이스 및 이를 이용한 전자 방출 표시 디바이스를 제공하는데 있다.

상기의 목적을 달성하기 위하여 본 발명은,

기판과, 기판 위에 서로 절연되어 위치하는 캐소드 전극들 및 게이트 전극들과, 캐소드 전극에 전기적으로 연결되는 전자 방출부들을 포함하며, 각각의 캐소드 전극이 기판 상의 단위 화소마다 개구부를 형성하는 주 전극과, 개구부 내측에서 기판의 일 방향을 따라 복수개로 구비되며 전자 방출부가 놓이는 격리 전극들과, 격리 전극의 일 측면에서 주 전극과 격리 전극 사이에 개별적으로 제공됨과 아울러 격리 전극들의 배열 방향을 따라 격리 전극의 반대편 일 측면에 서로 어긋나게 배치되는 복수의 저항층들을 포함하는 전자 방출 디바이스를 제공한다.

상기 주 전극은 단위 화소마다 복수개의 개구부를 형성할 수 있으며, 격리 전극들은 각각의 개구부 내측에서 주 전극의 길이 방향을 따라 배치될 수 있다.

특히 주 전극은 주 전극의 폭 방향을 따라 2개의 개구부를 형성하고, 격리 전극들이 주 전극의 길이 방향을 따라 2개의 열을 이루며 배치될 수 있다.

이 경우 상기 저항층들은 첫 번째 열의 격리 전극들에 대해서는 주 전극의 길이 방향을 따라 격리 전극의 제1 측면과 제2 측면에 번갈아 위치하며, 두 번째 열의 격리 전극들에 대해서는 주 전극의 길이 방향을 따라 격리 전극의 제2 측면과 제1 측면에 번갈아 위치할 수 있다.

그리고 상기 저항층들 가운데 다른 열의 격리 전극과 마주하는 격리 전극의 일 측면에 제공된 저항층은 주 전극을 사이에 두고 2개의 격리 전극에 걸쳐 형성될 수 있다.

상기 저항층은 격리 전극들의 배열 방향에 따른 폭이 이 방향에 따른 격리 전극의 폭보다 크게 이루어질 수 있으며, 특히 격리 전극의 폭에 격리 전극들간 거리를 더한 값과 동일하게 이루어질 수 있다.

또한, 상기의 목적을 달성하기 위하여 본 발명은,

서로 대향 배치되는 제1 기판 및 제2 기판과, 제1 기판 위에 서로 절연되어 위치하는 캐소드 전극들 및 게이트 전극들과, 캐소드 전극에 전기적으로 연결되는 전자 방출부들과, 제2 기판의 일면에 형성되는 형광층들과, 형광층들의 일면에 형성되는 애노드 전극을 포함하며, 각각의 캐소드 전극이 기판 상의 단위 화소마다 개구부를 형성하는 주 전극과, 개구부 내측에서 기판의 일 방향을 따라 복수개로 구비되며 전자 방출부가 놓이는 격리 전극들과, 격리 전극의 일 측면에서 주 전극과 격리 전극 사이에 개별적으로 제공됨과 아울러 격리 전극들의 배열 방향을 따라 격리 전극의 반대편 일 측면에 서로 어긋나게 배치되는 복수의 저항층들을 포함하는 전자 방출 표시 디바이스를 제공한다.

이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하면 다음과 같다.

도 1과 도 2는 각각 본 발명의 일 실시예에 따른 전자 방출 표시 디바이스의 부분 분해 사시도와 부분 단면도이고, 도 3은 도 1에 도시한 캐소드 전극의 부분 평면도이다.

도면을 참고하면, 전자 방출 표시 디바이스는 소정의 간격을 두고 평행하게 대향 배치되는 제1 기판(10)과 제2 기판(12)을 포함한다. 제1 기판(10)과 제2 기판(12)의 가장자리에는 밀봉 부재(도시하지 않음)가 배치되어 두 기판을 접합시키며, 내부 공간이 대략 10^-6 torr의 진공도로 배기되어 제1 기판(10)과 제2 기판(12) 및 밀봉 부재가 진공 용기를 구성한다.

상기 제1 기판(10) 중 제2 기판(12)과의 대향면에는 전자 방출 소자들이 어레이를 이루며 배치되어 제1 기판(10)과 함께 전자 방출 디바이스(100)를 구성하고, 전자 방출 디바이스(100)가 제2 기판(12) 및 제2 기판(12)에 제공된 발광 유닛(110)과 결합되어 전자 방출 표시 디바이스를 구성한다.

먼저, 제1 기판(10) 위에는 제1 전극인 캐소드 전극들(14)이 제1 기판(10)의 일 방향을 따라 스트라이프 패턴으로 형성되고, 캐소드 전극들(14)을 덮으면서 제1 기판(10) 전체에 제1 절연층(16)이 형성된다. 제1 절연층(16) 위에는 제2 전극인 게이트 전극들(18)이 캐소드 전극(14)과 직교하는 방향을 따라 스트라이프 패턴으로 형성된다. 캐소드 전극(14)과 게이트 전극(18)의 교차 영역이 하나의 단위 화소를 구성한다.

본 실시예에서 각각의 캐소드 전극(14)은 단위 화소마다 그 내부에 개구부(20)를 형성하는 주 전극(141)과, 개구부(20) 내측에서 제1 기판(10)의 일 방향을 따라 복수개로 배치되는 격리 전극들(142)과, 격리 전극(142)의 일 측면에서 주 전극(141)과 격리 전극(142) 사이에 개별적으로 제공되면서 격리 전극들(142)의 배열 방향을 따라 격리 전극(142)의 반대편 일 측면에 서로 어긋나게 배치되는 저항층들(143)로 이루어진다.

주 전극(141)은 단위 화소마다 주 전극(141)의 폭 방향(도면의 x축 방향)을 따라 2개의 개구부(20)를 나란히 형성할 수 있다. 그리고 이때 격리 전극들(142)은 각각의 개구부(20) 내측에서 주 전극(141)의 길이 방향을 따라 복수개로 배치될 수 있다.

도 1과 도 3에서는 각 개구부(20)마다 5개의 격리 전극(142)이 위치하는 구성을 도시하였다. 격리 전극들(142)은 ITO(Indium Tin Oxide)와 같은 투명 도전막으로 이루어질 수 있으며, 각 격리 전극(142) 위에 전자 방출부(22)가 형성된다.

저항층(143)은 격리 전극(142)마다 개별적으로 구비되면서 주 전극(141)의 길이 방향(도면의 y축 방향)을 따라 지그재그 형태로 서로 어긋나게 배치된다. 특히 상기와 같이 주 전극(141)이 단위 화소마다 2개의 개구부(20)를 형성하여 격리 전극들(142)이 2개의 열을 이루며 배치되는 경우, 단위 화소 중앙에 위치하는 저항층(143)은 주 전극(141)의 폭 방향을 따라 이웃한 2개의 격리 전극(142)과 동시에 접촉할 수 있다.

즉 도 3을 기준으로 왼쪽 열의 격리 전극들(142)에 대해서는 저항층(143)이 주 전극(141)의 길이 방향을 따라 격리 전극(142)의 왼쪽 측면과 오른쪽 측면에 번갈아 제공되고, 오른쪽 열의 격리 전극들(142)에 대해서는 저항층(143)이 주 전극(141)의 길이 방향을 따라 격리 전극(142)의 오른쪽 측면과 왼쪽 측면에 번갈아 제공된다. 이때 다른 열의 격리 전극(142)과 마주하는 격리 전극(142)의 일 측면에 제공된 저항층(143)은 주 전극(141)을 사이에 두고 2개의 격리 전극(142)에 걸쳐 형성된다.

저항층(143)은 대략 10,000 내지 100,000 Ωcm의 비저항값을 갖는 물질로서 주 전극(141)과 격리 전극들(142)을 구성하는 도전 물질보다 큰 저항을 가지며, 일례로 p형 또는 n형 도핑된 비정질 실리콘으로 이루어질 수 있다. 저항층(143)은 바람직하게 주 전극(141)의 윗면 일부와 격리 전극(142)의 윗면 일부를 덮도록 형성 되어 주 전극(141) 및 격리 전극(142)과의 접촉 저항을 최소화한다.

이와 같이 본 실시예에서 저항층(143)은 격리 전극(142)마다 개별적으로 구비되므로 전자 방출부(22)별로 주 전극(141)과 격리 전극(142) 사이에 독립적인 저항을 인가하며, 주 전극(141)의 길이 방향을 따라 지그재그 형태로 배열되므로 주 전극(141) 및 격리 전극(142)과의 정렬 문제 없이 두 전극을 전기적으로 연결할 수 있다.

특히 저항층(143)은 주 전극(141)의 길이 방향에 따른 폭(d1, 도 3 참고)이 이 방향에 따른 격리 전극(142)의 폭(d2)보다 크게 이루어져 정렬 오차에 의한 접촉 불량 문제를 해소하며, 바람직하게 저항층(143)의 폭(d1)은 격리 전극(142)의 폭(d2)에 격리 전극들(142)간 거리(d3)를 더한 값과 동일하게 이루어진다. 저항층(143)의 중심 위치는 주 전극(141)의 폭 방향을 따라 해당 격리 전극(142)의 중심과 일치하도록 형성된다.

도면에서는 주 전극(141)의 개구부(20)와 격리 전극들(142) 및 저항층들(143)이 사각형인 경우를 도시하였으나, 이들의 평면 형상은 도시한 예에 한정되지 않고 다양하게 변형 가능하다.

상기 격리 전극들(142) 위에 제공되는 전자 방출부(22)는 진공 중에서 전계가 가해지면 전자를 방출하는 물질들, 가령 탄소계 물질 또는 나노미터 사이즈 물질로 이루어질 수 있다. 전자 방출부(22)는 일례로 탄소 나노튜브, 흑연, 흑연 나노파이버, 다이아몬드, 다이아몬드상 카본, 훌러렌(C₆₀), 실리콘 나노와이어 및 이 들의 조합 물질을 포함할 수 있다.

다른 한편으로 전자 방출부는 몰리브덴(Mo) 또는 실리콘(Si) 등을 주 재질로 하는 선단이 뾰족한 팁 구조물로 이루어질 수 있다.

상기 제1 절연층(16)과 게이트 전극들(18)에는 각 전자 방출부(22)에 대응하는 개구부(161,181, 도 2 참고)가 형성되어 제1 기판(10) 상에 전자 방출부(22)가 노출되도록 한다. 제1 절연층(16)과 게이트 전극(18)의 개구부들(161,181) 또한 격리 전극들(142) 배열 형상에 대응하여 단위 화소마다 주 전극(141)의 길이 방향을 따라 2개의 열을 이루며 배치된다.

그리고 게이트 전극들(18)과 제1 절연층(16) 위로 제3 전극인 집속 전극(24)이 형성된다. 집속 전극(24) 하부에는 제2 절연층(26)이 위치하여 게이트 전극들(18)과 집속 전극(24)을 절연시키며, 제2 절연층(26)과 집속 전극(24)에도 전자빔 통과를 위한 개구부(261,241)가 마련된다. 집속 전극(24)은 단위 화소마다 하나의 개구부를 형성하여 하나의 단위 화소에서 방출되는 전자들을 포괄적으로 집속하거나, 단위 화소마다 복수개의 개구부를 형성하여 하나의 단위 화소에서 방출되는 전자들을 복수개의 다발로 나누어 집속할 수 있다.

도면에서는 집속 전극(24)이 주 전극(141)의 개구부(20)마다 하나의 개구부(241)를 형성하여 두 열의 격리 전극들(142)에 구비된 전자 방출부들(22)을 2개의 개구부(241)를 통해 개방시키는 구조를 도시하였다.

다음으로, 제1 기판(10)에 대향하는 제2 기판(12)의 일면에는 형광층(28), 일례로 적색과 녹색 및 청색의 형광층들(28R,28G,28B)이 서로간 임의의 간격을 두 고 형성되고, 각 형광층(28) 사이로 화면의 콘트라스트 향상을 위한 흑색층(30)이 형성된다. 형광층(28)은 제1 기판(10)에 설정되는 단위 화소에 한가지 색의 형광층(28R,28G,28B)이 대응하도록 배치된다.

그리고 형광층(28)과 흑색층(30) 위로 알루미늄(Al)과 같은 금속막으로 이루어진 애노드 전극(32)이 형성된다. 애노드 전극(32)은 외부로부터 전자빔 가속에 필요한 고전압을 인가받아 형광층(28)을 고전위 상태로 유지시키며, 형광층(28)에서 방사된 가시광 중 제1 기판(10)을 향해 방사된 가시광을 제2 기판(12) 측으로 반사시켜 화면의 휘도를 높인다.

한편 애노드 전극은 ITO와 같은 투명 도전막으로 이루어질 수 있으며, 이 경우 애노드 전극은 제2 기판(12)을 향한 형광층(28)과 흑색층(30)의 일면에 위치한다. 또한 애노드 전극으로서 전술한 투명 도전막과 금속막을 동시에 형성하는 구조도 가능하다.

그리고 제1 기판(10)과 제2 기판(12) 사이에는 진공 용기에 가해지는 압축력을 지지하고 두 기판의 간격을 일정하게 유지시키는 스페이서들(34, 도 2 참고)이 배치된다. 스페이서들(34)은 형광층(28)을 침범하지 않도록 흑색층(30)에 대응하여 위치한다.

전술한 구성의 전자 방출 표시 디바이스는 외부로부터 캐소드 전극들(14), 게이트 전극들(18), 집속 전극(24) 및 애노드 전극(32)에 소정의 전압을 공급하여 구동한다.

일례로 캐소드 전극들(14)과 게이트 전극들(18) 중 어느 한 전극들이 주사 구동 전압을 인가받아 주사 전극들로 기능하고, 다른 한 전극들이 데이터 구동 전압을 인가받아 데이터 전극들로 기능한다. 그리고 집속 전극(24)은 전자빔 집속에 필요한 전압, 일례로 0V 또는 수 내지 수십 볼트의 음의 직류 전압을 인가받으며, 애노드 전극(32)은 전자빔 가속에 필요한 전압, 일례로 수백 내지 수천 볼트의 양의 직류 전압을 인가받는다.

그러면 캐소드 전극(14)과 게이트 전극(18)의 전압 차가 임계치 이상인 단위 화소들에서 전자 방출부(22) 주위에 전계가 형성되어 이로부터 전자들이 방출된다. 방출된 전자들은 집속 전극(24)의 개구부(241)를 통과하면서 전자빔 다발의 중심부로 집속되고, 애노드 전극(32)에 인가된 고전압에 이끌려 대응하는 단위 화소의 형광층(28)에 충돌함으로써 이를 발광시킨다.

전술한 구동 과정에 있어서, 저항층(143)이 전자 방출부(22)별로 주 전극(141)과 격리 전극(142) 사이에 독립적인 저항을 제공하므로 전자 방출부들(22)의 에미션 균일도를 더욱 높일 수 있다.

상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.

이와 같이 본 발명에 의한 전자 방출 표시 디바이스는 전자 방출부별로 주 전극과 격리 전극 사이에 저항을 개별적으로 인가함에 따라 전자 방출부의 에미션 균일도를 더욱 높여 표시 품질을 향상시킬 수 있다. 또한 본 발명에 의한 전자 방출 표시 디바이스는 전술한 저항층들의 지그재그 배열 구조를 통해 주 전극 및 격리 전극들과의 정렬 문제 없이 저항층을 통해 두 전극을 전기적으로 연결할 수 있다.

Claims (11)

1. 기판과;

   상기 기판 위에 서로 절연되어 위치하는 캐소드 전극들 및 게이트 전극들과;

   상기 캐소드 전극에 전기적으로 연결되는 전자 방출부들을 포함하며,

   상기 각각의 캐소드 전극이,

   상기 기판 상의 단위 화소마다 개구부를 형성하는 주 전극과;

   상기 개구부 내측에서 상기 기판의 일 방향을 따라 복수개로 구비되며 상기 전자 방출부가 놓이는 격리 전극들; 및

   상기 격리 전극의 일 측면에서 상기 주 전극과 격리 전극 사이에 개별적으로 제공되는 복수의 저항층들을 포함하고,

   상기 저항층들이 상기 격리 전극들의 배열 방향을 따라 격리 전극의 반대편 일 측면에 서로 어긋나게 배치되는 전자 방출 디바이스.
2. 제1항에 있어서,

   상기 주 전극이 상기 단위 화소마다 복수개의 개구부를 형성하며, 상기 격리 전극들이 각각의 개구부 내측에서 주 전극의 길이 방향을 따라 배치되는 전자 방출 디바이스.
3. 제2항에 있어서,

   상기 주 전극이 주 전극의 폭 방향을 따라 2개의 개구부를 형성하며, 상기 격리 전극들이 주 전극의 길이 방향을 따라 2개의 열을 이루며 배치되는 전자 방출 디바이스.
4. 제3항에 있어서,

   상기 저항층들이 첫 번째 열의 격리 전극들에 대해 상기 주 전극의 길이 방향을 따라 격리 전극의 제1 측면과 제2 측면에 번갈아 위치하고, 두 번째 열의 격리 전극들에 대해 주 전극의 길이 방향을 따라 격리 전극의 제2 측면과 제1 측면에 번갈아 위치하는 전자 방출 디바이스.
5. 제4항에 있어서,

   상기 저항층들 가운데 다른 열의 격리 전극과 마주하는 격리 전극의 일 측면에 제공된 저항층이 상기 주 전극을 사이에 두고 2개의 격리 전극에 걸쳐 형성되는 전자 방출 디바이스.
6. 제1항에 있어서,

   상기 격리 전극들의 배열 방향에 따른 저항층 폭이 상기 배열 방향에 따른 격리 전극의 폭보다 크게 이루어지는 전자 방출 디바이스.
7. 제6항에 있어서,

   상기 격리 전극들의 배열 방향에 따른 저항층 폭이 상기 배열 방향에 따른 격리 전극의 폭에 격리 전극들간 거리를 더한 값과 동일하게 이루어지는 전자 방출 디바이스.
8. 제1항에 있어서,

   상기 캐소드 전극들 및 게이트 전극들과 절연을 유지하며 캐소드 전극들 및 게이트 전극들 상부에 위치하는 집속 전극을 더욱 포함하는 전자 방출 디바이스.
9. 제8항에 있어서,

   상기 주 전극이 단위 화소마다 복수개의 개구부를 형성하며, 상기 집속 전극이 주 전극의 개구부에 대응하는 복수개의 개구부를 형성하는 전자 방출 디바이스.
10. 제1항에 있어서,

    상기 전자 방출부가 카본 나노튜브, 흑연, 흑연 나노파이버, 다이아몬드, 다이아몬드상 카본, C₆₀ 및 실리콘 나노와이어로 이루어진 군으로부터 선택된 적어도 하나의 물질을 포함하는 전자 방출 디바이스.
11. 제1항 내지 제10항 중 어느 한 항에 기재된 전자 방출 디바이스와;

    상기 기판에 대향 배치되는 타측 기판과;

    상기 타측 기판의 일면에 형성되는 형광층들; 및

    상기 형광층들의 일면에 형성되는 애노드 전극

    을 포함하는 전자 방출 표시 디바이스.

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