KR20080021918A - 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터 및그 제조 방법 - Google Patents

완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터 및그 제조 방법

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KR20080021918A
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Abstract

본 발명은 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터 및 그 제조 방법에 관한 것으로, 특히 본 발명의 제조 방법은, 반도체 기판 상부에 게이트 절연막과 폴리실리콘으로 이루어진 게이트 전극을 형성하고, 게이트 전극 측벽에 실리콘 산화막과 플라즈마 질화처리된 박막을 갖는 스페이서를 형성하고, 게이트 전극 에지의 외곽 반도체 기판에 소오스/드레인 영역을 형성하고, 게이트 전극 및 소오스/드레인 영역 상부에 실리사이드막을 각각 형성하고, 결과물 전면에 절연막을 형성하고, 절연막을 연마하면서 게이트 전극 상부면의 실리사이드막을 제거한 후에, 절연막 상부면에 실리사이드용 금속을 형성하고 열처리 공정을 수행하여 게이트 전극을 실리사이드화한 후에, 실리사이드용 금속을 제거한다. 그러므로, 본 발명은 게이트 전극 측벽에 실리콘 산화막 및 플라즈마 질화처리된 박막으로 이루어진 스페이서를 형성함으로써 실리사이드 게이트 전극의 전기적 누설을 줄일 수 있다.
게이트 전극, 실리사이드, 스페이서, 실리콘 산화막, 플라즈마 질화 처리

Description

완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터 및 그 제조 방법{MOS TRANSISTOR WITH FULLY SILICIDE GATE STRUCTURE AND METHOD FOR MANUFACTURING THEREOF}
도 1a 내지 도 1j는 종래 기술에 의한 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터의 제조 공정을 순차적으로 나타낸 공정 순서도,
도 2는 본 발명에 따른 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터 구조를 나타낸 수직 단면도,
도 3a 내지 도 3j는 본 발명에 따른 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터의 제조 공정을 순차적으로 나타낸 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 반도체 기판 102 : 소자 분리막
104 : 웰 106 : 게이트 절연막
108 : 게이트 전극 108a : 실리사이드 게이트 전극
110 : 포켓 영역 112 : LDD 영역
114a : 플라즈마 질화처리된 스페이서
116 : 소오스/드레인 영역 118 : 실리사이드막
120 : 절연막 122 : 실리사이드용 금속
본 발명은 모스 트랜지스터(MOS transistor) 및 그 제조 방법에 관한 것으로서, 특히 게이트 전극의 누설(leakage)을 줄일 수 있는 완전 실리사이드 게이트(fully silicide gate) 구조를 갖는 모스 트랜지스터 및 그 제조 방법에 관한 것이다.
모스 트랜지스터의 집적도가 증가함에 따라, 모스 트랜지스터의 크기 또한 점점 스케일 다운되고 있다. 모스 트랜지스터가 스케일 다운됨에 따라, 단축된 채널 길이에 의한 쇼트 채널 효과(short channel effect)를 방지하면서 트랜지스터의 전류 구동 능력을 향상시키기 위해 게이트 절연막의 두께를 감소시키고 있다. 게이트 절연막의 두께 감소는 모스 트랜지스터의 커패시턴스를 증가시켜 전류 구동능력을 향상을 도모할 수 있다.
하지만, 게이트 절연막의 두께가 감소함에 따라, 폴리실리콘막을 게이트 전극으로 사용하는 모스 트랜지스터에서 폴리실리콘 공핍(poly depletion)이 발생하게 되고, 이로 인해 게이트 절연막의 전기적인 등가 두께(electrical equivalent thickness)가 증가되어 구동 전류(drive current)를 감소시킨다.
이러한 게이트 전극의 폴리실리콘 공핍을 해결하기 위한 방안으로서, 금속 게이트를 사용하고 있으나, 금속 게이트는 트랜지스터의 문턱 전압(threshold voltage)을 조절하기 어렵다는 단점이 있다.
이를 위하여, 폴리실리콘 게이트 전극을 형성하고 나서, 이후 실리사이드 공정으로 폴리실리콘 게이트를 실리사이드화하는 완전 실리사이드 게이트 전극 제조 공정이 사용되고 있다.
도 1a 내지 도 1j는 종래 기술에 의한 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터의 제조 공정을 순차적으로 나타낸 공정 순서도이다.
이들 도면을 참조하면, 종래 기술에 의한 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터 제조 공정은 다음과 같이 진행된다.
우선, 도 1a에 도시된 바와 같이, 반도체 기판(10)으로서 실리콘 기판에 활성 영역과 비활성 영역을 정의하는 소자 분리막(12)을 형성한다. 예를 들어, 반도체 기판(10)을 소정 깊이로 식각하여 트렌치를 형성하고, 트렌치를 채우는 절연 물질, HDP(High Density Plasma) 산화막을 매립하고 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정으로 절연 물질을 연마하여 소자 분리막(12)을 형성한다.
도 1b에 도시된 바와 같이, 소자 분리막(12)이 형성된 반도체 기판(10)에 n형 도펀트 또는 p형 도펀트를 이온 주입하여 웰(well)(14)을 형성한다.
도 1c에 도시된 바와 같이, 소자 분리막(12) 및 웰(14)이 형성된 반도체 기판(10) 전면에 절연막, 예를 들어 실리콘 산화막(SiO2)을 약 100Å 정도 증착하고, 그 위에 게이트 도전막, 예를 들어 불순물이 도핑된 도프트 폴리실리콘을 약 3000Å 정도 증착한다.
사진 공정을 진행하여 게이트 도전막에 게이트 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성하고, 이 패턴에 의해 드러난 게이트 도전막을 건식 식각, 예를 들어 반응성 이온 식각(RIE : Reactive Ion Etching)하여 게이트 전극(18)을 형성하고, 그 아래의 절연층 또한 건식 식각하여 게이트 절연막(16)을 형성한다. 그리고 에슁(ashing) 공정으로 포토레지스트 패턴을 제거한다.
그리고, 이온 주입시 도펀트 이온에 의한 기판 표면 및 게이트 정션 누설(gate junction leakage)을 억제하기 위하여 기판 전면에 스크린 절연박막(미도시됨)을 형성한다. 예를 들어, 실리콘 산화막(SiO2)을 10Å∼40Å 두께로 형성한다.
도 1d에 도시된 바와 같이, 게이트 전극(18)을 이온 주입 마스크로 이용하고, 포켓 이온 주입 공정을 실시한다. 예를 들어, N형 모스 트랜지스터의 경우 p형 도펀트 불순물로서, 붕소(B)를 경사진 각도(예를 들어, 25°∼30°)와 20keV∼30keV 에너지 세기, 1.3E13/cm2∼2.0E13/cm2의 농도 조건으로 이온 주입하여 게이트 전극(18) 에지 기판 아래에 포켓 영역(20)을 형성한다.
계속해서, 게이트 전극(18)을 이온 주입 마스크로 이용하여 저농도 이온 주입 공정을 실시한다. 예를 들어, n형 도펀트 불순물인 인(P)을 기 설정된 저농도로 이온 주입하여 게이트 전극(18) 에지와 소자 분리막(12) 사이의 기판 내에 LDD 영역(22)을 형성한다.
그 다음 습식 식각 공정을 진행하여 스크린 절연박막을 제거한다.
이어서 도 1e에 도시된 바와 같이, 반도체 기판(10) 전면에 절연 물질, 예를 들어 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON)을 증착하고 이를 건식 식각, 예를 들어 반응성 이온 식각(RIE)하여 게이트 전극(18) 측벽에 스페이서(24)를 형성한다.
그리고, 도 1f에 도시된 바와 같이, 스페이서(24) 및 게이트 전극(18)을 이온 주입 마스크로 이용하여 고농도 이온주입 공정, 예를 들어, n형 불순물 도펀트를 고농도로 이온 주입하여 스페이서(24) 에지와 소자 분리막(12) 사이의 기판 내에 소오스/드레인 영역(26)을 형성한다.
그 다음, 도 1g에 도시된 바와 같이, 반도체 기판(10) 전면에 실리사이드용 금속 물질, 예를 들어 티타늄(Ti)을 증착하고 이를 열처리 공정을 실시하여 게이트 전극(18) 및 소오스/드레인 영역(26) 상부면에 각각 실리사이드막(28)을 형성한 후에, 실리사이드화되지 않은 금속 물질을 제거한다. 여기서, 실리사이드용 금속 물질은 예를 들어, 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W), Pt(백금), Hf(하프늄), Pd(팔라듐) 등의 희토류 금속 또는 이들의 합금 중에서 어느 하나의 금속으로 이루어진다. 이때, 열처리 공정은 1차로 400℃∼600℃에서 급속 열처리(RTP : Rapid Thermal Process) 공정을 진행하고, 황산 등의 세정액으로 세정한 후에, 2차로 600℃∼9600℃에서 급속 열처리(RTP) 공정을 진행한다.
이로 인해 게이트 전극(18) 및 소오스/드레인 영역(26) 상부면에 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi) 등과 같은 실 리사이드막(28)이 형성된다.
계속해서, 도 1h에 도시된 바와 같이, 상기 결과물 전면에 절연막(30)으로서, 실리콘 산화막(SiO2)을 두껍게 증착하고, 화학적기계적연마(CMP) 공정으로 절연막(30)을 연마하되, 게이트 전극(18) 표면이 드러나도록 식각한다. 즉, 게이트 전극(18) 상부의 실리사이드막을 제거하면서 상기 절연막(30)을 평탄화시킨다.
그리고 나서, 도 1i 및 도 1j에 도시된 바와 같이, 평탄화된 절연막(30) 상부에 실리사이드용 금속막(32), 예를 들어 티타늄(Ti)을 증착하고 이를 열처리 공정을 실시하여 게이트 전극을 실리사이드막(18a)으로 변화시키고, 이후 실리사이드화되지 않은 금속막을 제거한다. 여기서, 실리사이드용 금속막(32)은 예를 들어, 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W), Pt(백금), Hf(하프늄), Pd(팔라듐) 등의 희토류 금속 또는 이들의 합금 중에서 어느 하나의 금속으로 이루어진다.
그리고, 상기 열처리 공정은 1차로 400℃∼600℃에서 급속 열처리(RTP) 공정을 진행하고, 황산 등의 세정액으로 세정한 후에, 2차로 600℃∼9600℃에서 급속 열처리(RTP) 공정을 진행한다.
이로 인해, 도프트 폴리실리콘으로 이루어진 게이트 전극은 실리사이드용 금속막(32)과의 반응에 의해 실리사이드 게이트 전극(18a)이 되고, 절연막(30)에 의해 소오스/드레인 영역(26), 스페이서(24) 등은 블록킹된다. 이때, 실리사이드 게이트 전극(18a)은 예를 들어, 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi) 등으로 형성된다.
하지만, 종래 기술에 의한 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터는, 게이트 전극(18a) 및 소오스/드레인 영역(28) 상부 표면이 모두 실리사이드 막으로 이루어져 있기 때문에 게이트 전극 측벽의 스페이서(24)만으로 절연시키는데 한계가 있어 실리사이드 게이트 전극(18a) 에지와 소오스/드레인 영역(28) 사이에서 전기적인 누설이 발생하게 되는 문제점이 있다.
본 발명의 목적은, 상기와 같은 종래 기술의 문제점을 해결하기 위하여, 게이트 전극 측벽에 실리콘 산화막 및 플라즈마 질화처리된 박막으로 이루어진 스페이서를 형성함으로써 실리사이드 게이트 전극의 전기적 누설을 줄일 수 있는 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터를 제공하는데 있다.
본 발명의 다른 목적은, 게이트 전극을 형성하고 나서 실리콘 산화막을 증착하고 플라즈마 질화 처리 공정을 수행한 후에 이를 식각하여 게이트 전극 측벽에 스페이서를 형성함으로써 실리사이드 게이트 전극의 전기적 누설을 줄일 수 있는 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터 제조 방법을 제공하는데 있다.
전술한 목적을 달성하기 위하여 본 발명은, 실리사이드 게이트 전극을 갖는 모스 트랜지스터에 있어서, 반도체 기판 상부에 적층된 게이트 절연막과, 게이트 절연막 상부에 형성된 실리사이드로 이루어진 게이트 전극과, 게이트 전극 측벽에 실리콘 산화막과 플라즈마 질화처리된 박막으로 형성된 스페이서와, 게이트 전극 에지의 외곽 반도체 기판에 형성된 소오스/드레인 영역과, 소오스/드레인 영역 상부에 형성된 실리사이드막을 포함한다.
다른 목적을 달성하기 위하여 본 발명은, 실리사이드 게이트 전극을 갖는 모스 트랜지스터를 제조하는 방법에 있어서, 반도체 기판 상부에 게이트 절연막과 폴리실리콘으로 이루어진 게이트 전극을 형성하는 단계와, 게이트 전극 측벽에 실리콘 산화막과 플라즈마 질화처리된 박막을 갖는 스페이서를 형성하는 단계와, 게이트 전극 에지의 외곽 반도체 기판에 소오스/드레인 영역을 형성하는 단계와, 게이트 전극 및 소오스/드레인 영역 상부에 실리사이드막을 각각 형성하는 단계와, 결과물 전면에 절연막을 형성하고, 절연막을 연마하면서 게이트 전극 상부면의 실리사이드막을 제거하는 단계와, 절연막 상부면에 실리사이드용 금속을 형성하고 열처리 공정을 수행하여 게이트 전극을 실리사이드화한 후에, 실리사이드용 금속을 제거하는 단계를 포함한다.
이하, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 더욱 상세히 설명하기로 한다.
도 2는 본 발명에 따른 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터 구조를 나타낸 수직 단면도이다.
도 2에 도시된 바와 같이, 본 발명에 따른 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터는, 반도체 기판(100)으로서, 실리콘 기판 상부에 게이트 절연막(106)이 형성되어 있고, 게이트 절연막(106) 상부에 실리사이드로 이루어진 게 이트 전극(108a)이 형성되어 있다. 게이트 전극(108) 에지와 소자 분리막(102) 사이의 반도체 기판(100)내에 얕은 깊이로 불순물이 주입된 LDD 영역(112)이 형성되고, 게이트 전극(108) 측벽에 실리콘 산화막(SiO2)과 플라즈마 질화 처리된 박막으로 이루어진 스페이서(114a)가 형성되어 있다.
그리고, 스페이서(114a) 에지와 소자 분리막(102) 사이의 반도체 기판(100)내에 소오스/드레인 영역(116)이 형성되어 있다.
또, 소오스/드레인 영역(116) 상부 표면에 실리사이드막(118)이 형성되어 있고, 실리사이드막(118) 상부에 스페이서(114a)와 분리되게 게이트 전극(108a) 높이만큼의 절연막(120)이 형성되어 있다.
그러므로, 본 발명에 따른 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터는, 실리사이드로 이루어진 게이트 전극(108a) 측벽에 실리콘 산화막 및 플라즈마 질화처리된 박막으로 이루어진 스페이서(114a)를 형성함으로써 실리사이드 게이트 전극(108a)의 전기적 누설을 줄일 수 있다.
도 3a 내지 도 3j는 본 발명에 따른 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터의 제조 공정을 순차적으로 나타낸 공정 순서도이다.
도 3a 내지 도 3j를 참조하면, 본 발명의 일 실시 예에 따른 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터의 제조 공정은 다음과 같이 진행된다.
우선, 도 3a에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판에 활성 영역과 비활성 영역을 정의하는 소자 분리막(102)을 형성한다. 예를 들어, 반 도체 기판(100)을 소정 깊이로 식각하여 트렌치를 형성하고, 트렌치를 채우는 절연 물질, HDP 산화막을 매립하고 화학적기계적연마(CMP) 공정으로 절연 물질을 연마하여 소자 분리막(102)을 형성한다.
소자 분리막(102)이 형성된 반도체 기판(100)에 n형 도펀트 또는 p형 도펀트를 이온 주입하여 웰(104)을 형성한다.
그리고 도 3b에 도시된 바와 같이, 소자 분리막(102) 및 웰(104)이 형성된 반도체 기판(100) 전면에 절연막, 예를 들어 실리콘 산화막(SiO2)을 약 100Å 정도 증착하고, 그 위에 게이트 도전막, 예를 들어 불순물이 도핑된 도프트 폴리실리콘을 약 3000Å 정도 증착한다.
사진 공정을 진행하여 게이트 도전막에 게이트 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성하고, 이 패턴에 의해 드러난 게이트 도전막을 건식 식각, 예를 들어 반응성 이온 식각(RIE)하여 게이트 전극(108)을 형성하고, 그 아래의 절연층또한 건식 식각하여 게이트 절연막(106)을 형성한다. 그리고 에슁 공정으로 포토레지스트 패턴을 제거한다.
그 다음, 이온 주입시 도펀트 이온에 의한 기판 표면 및 게이트 정션 누설을 억제하기 위하여 기판 전면에 스크린 절연박막(미도시됨)을 형성한다. 예를 들어, 실리콘 산화막(SiO2)을 10Å∼40Å 두께로 형성한다.
계속해서 도 3c에 도시된 바와 같이, 게이트 전극(108)을 이온 주입 마스크로 이용하고, 포켓 이온 주입 공정을 실시한다. 예를 들어, N형 모스 트랜지스터 의 경우 p형 도펀트 불순물로서, 붕소(B)를 경사진 각도(예를 들어, 25°∼30°)와 20keV∼30keV 에너지 세기, 1.3E13/cm2∼2.0E13/cm2의 농도 조건으로 이온 주입하여 게이트 전극(108) 에지 기판 아래에 포켓 영역(110)을 형성한다.
계속해서, 게이트 전극(108)을 이온 주입 마스크로 이용하여 저농도 이온 주입 공정을 실시한다. 예를 들어, n형 도펀트 불순물인 인(P)을 기설정된 저농도로 이온 주입하여 게이트 전극(108) 에지와 소자 분리막(102) 사이의 기판 내에 LDD 영역(112)을 형성한다.
그 다음, 습식 식각 공정을 진행하여 스크린 절연박막을 제거한다.
이어서, 도 3d에 도시된 바와 같이, 반도체 기판(100) 전면에 실리콘 산화막(SiO2)(114)을 10Å∼100Å 두께로 형성한다. 이때, 화학기상증착 공정으로 실리콘 산화막(114)을 증착하되, 그 공정 온도를 800℃∼1050℃로 한다.
그 다음, 플라즈마 질화 처리 공정을 실시한다. 이때, 질소 가스를 1%∼30% 농도 조건으로 하여 질소 소오스 가스를 대략 NH3 1500SCCM/DCS 150SCCM만큼 공급하고, RF 전원을 100kW∼1500kW, 챔버 압력을 1mTorr∼1000mTorr의 조건으로 설정하며, 700℃∼850℃의 공정 온도에서 30min∼180min 동안 수행하여 플라즈마 질화처리된 실리콘 산화막을 500Å∼2000Å의 두께로 형성한다.
계속해서 도 3e에 도시된 바와 같이, 플라즈마 질화처리된 실리콘 산화막을 건식 식각, 예를 들어 반응성 이온 식각(RIE)하여 게이트 전극(108) 측벽에 스페이서(114a)를 형성한다. 이때, 식각 공정 조건은 플라즈마 파워 300W∼360W, 압력 125mTorr, 가스 HBr 30sccm/Cl2 120sccm/O2 10sccm, 온도 60℃, 시간 45sec로 설정한다.
그리고, 도 3f에 도시된 바와 같이, 스페이서(114a) 및 게이트 전극(108)을 이온 주입 마스크로 이용하여 고농도 이온주입 공정, 예를 들어, n형 불순물 도펀트를 고농도로 이온 주입하여 스페이서(114a) 에지와 소자 분리막(102) 사이의 기판 내에 소오스/드레인 영역(116)을 형성한다.
그 다음, 도 3g에 도시된 바와 같이, 반도체 기판(100) 전면에 실리사이드용 금속 물질, 예를 들어 티타늄(Ti)을 증착하고 이를 열처리 공정을 실시하여 게이트 전극(108) 및 소오스/드레인 영역(116) 상부면에 각각 실리사이드막(118)을 형성한 후에, 실리사이드화되지 않은 금속 물질을 제거한다. 여기서, 실리사이드용 금속 물질은 예를 들어, 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W), Pt(백금), Hf(하프늄), Pd(팔라듐) 등의 희토류 금속 또는 이들의 합금 중에서 어느 하나의 금속으로 이루어진다. 이때, 열처리 공정은 1차로 400℃∼600℃에서 급속 열처리(RTP) 공정을 진행하고, 황산 등의 세정액으로 세정한 후에, 2차로 600℃∼9600℃에서 급속 열처리(RTP) 공정을 진행한다.
이로 인해 게이트 전극(108) 및 소오스/드레인 영역(16) 상부면에 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi) 등과 같은 실리사이드막(18)이 형성된다.
계속해서, 도 3h에 도시된 바와 같이, 상기 결과물 전면에 절연막(120)으로 서, 실리콘 산화막(SiO2)을 두껍게 증착하고, 화학적기계적연마(CMP) 공정으로 절연막(120)을 연마하되, 게이트 전극(108) 표면이 드러나도록 식각한다. 즉, 게이트 전극(108) 상부의 실리사이드막을 제거하면서 상기 절연막(120)을 평탄화시킨다.
그리고 나서, 도 3i 및 도 3j에 도시된 바와 같이, 평탄화된 절연막(120) 상부에 실리사이드용 금속막(122), 예를 들어 티타늄(Ti)을 증착하고 이를 열처리 공정을 실시하여 게이트 전극을 실리사이드막(108a)으로 변화시키고, 이후 실리사이드화되지 않은 금속막을 제거한다. 여기서, 실리사이드용 금속막(122)은 예를 들어, 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W), Pt(백금), Hf(하프늄), Pd(팔라듐) 등의 희토류 금속 또는 이들의 합금 중에서 어느 하나의 금속으로 이루어진다.
그리고, 상기 열처리 공정은 1차로 400℃∼600℃에서 급속 열처리(RTP) 공정을 진행하고, 황산 등의 세정액으로 세정한 후에, 2차로 600℃∼9600℃에서 급속 열처리(RTP) 공정을 진행한다.
이로 인해, 도프트 폴리실리콘으로 이루어진 게이트 전극은 실리사이드용 금속막(122)과 반응하여 실리사이드 게이트 전극(108a)이 되고, 절연막(120)에 의해 소오스/드레인 영역(116), 플라즈마 질화 처리된 스페이서(114a) 등은 블록킹된다. 이때, 실리사이드 게이트 전극(108a)은 예를 들어, 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi) 등으로 형성된다.
그러므로, 본 발명에 따른 완전 실리사이드 게이트 구조를 갖는 모스 트랜지 스터 제조 방법은, 실리사이드로 이루어진 게이트 전극(108a)과 소오스/드레인 영역(116) 사이에 실리콘 산화막 및 플라즈마 질화처리된 박막으로 스페이서(114a)를 형성함으로써 실리사이드 게이트 전극(108a) 에지와 소오스/드레인 영역(116) 사이에서의 전기적인 누설을 줄일 수 있다.
상기한 바와 같이, 본 발명은 게이트 전극 측벽에 실리콘 산화막 및 플라즈마 질화처리된 박막으로 이루어진 스페이서를 형성함으로써 실리사이드 게이트 전극과 소오스/드레인 영역 사이의 전기적 누설을 줄일 수 있어 모스 트랜지스터의 전기적 특성을 향상시킬 수 있다.
한편, 본 발명은 상술한 실시 예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주 내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (6)

  1. 실리사이드 게이트 전극을 갖는 모스 트랜지스터에 있어서,
    반도체 기판 상부에 적층된 게이트 절연막과,
    상기 게이트 절연막 상부에 형성된 실리사이드로 이루어진 게이트 전극과,
    상기 게이트 전극 측벽에 실리콘 산화막과 플라즈마 질화처리된 박막으로 형성된 스페이서와,
    상기 게이트 전극 에지의 외곽 반도체 기판에 형성된 소오스/드레인 영역과,
    상기 소오스/드레인 영역 상부에 형성된 실리사이드막
    을 포함하는 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터.
  2. 제 1항에 있어서,
    상기 플라즈마 질화처리된 박막을 500Å∼2000Å 두께로 형성하는
    완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터.
  3. 실리사이드 게이트 전극을 갖는 모스 트랜지스터를 제조하는 방법에 있어서,
    반도체 기판 상부에 게이트 절연막과 폴리실리콘으로 이루어진 게이트 전극을 형성하는 단계와,
    상기 게이트 전극 측벽에 실리콘 산화막과 플라즈마 질화처리된 박막을 갖는 스페이서를 형성하는 단계와,
    상기 게이트 전극 에지의 외곽 반도체 기판에 소오스/드레인 영역을 형성하는 단계와,
    상기 게이트 전극 및 상기 소오스/드레인 영역 상부에 실리사이드막을 각각 형성하는 단계와,
    상기 결과물 전면에 절연막을 형성하고, 상기 절연막을 연마하면서 상기 게이트 전극 상부면의 실리사이드막을 제거하는 단계와,
    상기 절연막 상부면에 실리사이드용 금속을 형성하고 열처리 공정을 수행하여 상기 게이트 전극을 실리사이드화한 후에, 상기 실리사이드용 금속을 제거하는 단계
    를 포함하는 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터 제조 방법.
  4. 제 3항에 있어서,
    상기 플라즈마 질화처리된 박막을 500Å∼2000Å 두께로 형성하는
    완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터 제조 방법.
  5. 제 3항에 있어서,
    상기 스페이서의 실리콘 산화막을 화학기상증착 공정으로 증착하되, 그 공정 온도를 800℃∼1050℃로 하는
    완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터 제조 방법.
  6. 제 3항에 있어서,
    상기 스페이서의 플라즈마 질화 처리 공정은, 질소 가스를 1%∼30% 농도 조건으로 하고, 공정 온도를 700℃∼850℃로 하고, RF 전원을 100kW∼1500kW, 챔버 압력을 1mTorr∼1000mTorr의 조건으로 수행하는
    완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터 제조 방법.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013085490A1 (en) * 2011-12-06 2013-06-13 Intel Corporation Interlayer dielectric for non-planar transistors
US8981435B2 (en) 2011-10-01 2015-03-17 Intel Corporation Source/drain contacts for non-planar transistors
US9177867B2 (en) 2011-09-30 2015-11-03 Intel Corporation Tungsten gates for non-planar transistors
US9202699B2 (en) 2011-09-30 2015-12-01 Intel Corporation Capping dielectric structure for transistor gates
US9580776B2 (en) 2011-09-30 2017-02-28 Intel Corporation Tungsten gates for non-planar transistors

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6383880B1 (en) * 2000-10-05 2002-05-07 Advanced Micro Devices, Inc. NH3/N2-plasma treatment for reduced nickel silicide bridging
KR20060006537A (ko) * 2004-07-16 2006-01-19 삼성전자주식회사 반도체 소자 제조 방법
KR100666384B1 (ko) * 2005-01-07 2007-01-09 삼성전자주식회사 복합 장벽막을 갖는 반도체 장치 및 이를 제조하는 방법

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10020375B2 (en) 2011-09-30 2018-07-10 Intel Corporation Tungsten gates for non-planar transistors
US9637810B2 (en) 2011-09-30 2017-05-02 Intel Corporation Tungsten gates for non-planar transistors
US9812546B2 (en) 2011-09-30 2017-11-07 Intel Corporation Tungsten gates for non-planar transistors
US9202699B2 (en) 2011-09-30 2015-12-01 Intel Corporation Capping dielectric structure for transistor gates
US9490347B2 (en) 2011-09-30 2016-11-08 Intel Corporation Capping dielectric structures for transistor gates
US9580776B2 (en) 2011-09-30 2017-02-28 Intel Corporation Tungsten gates for non-planar transistors
US9177867B2 (en) 2011-09-30 2015-11-03 Intel Corporation Tungsten gates for non-planar transistors
US10283640B2 (en) 2011-10-01 2019-05-07 Intel Corporation Source/drain contacts for non-planar transistors
US9425316B2 (en) 2011-10-01 2016-08-23 Intel Corporation Source/drain contacts for non-planar transistors
US10770591B2 (en) 2011-10-01 2020-09-08 Intel Corporation Source/drain contacts for non-planar transistors
US8981435B2 (en) 2011-10-01 2015-03-17 Intel Corporation Source/drain contacts for non-planar transistors
US9853156B2 (en) 2011-10-01 2017-12-26 Intel Corporation Source/drain contacts for non-planar transistors
US9087915B2 (en) 2011-12-06 2015-07-21 Intel Corporation Interlayer dielectric for non-planar transistors
US10056488B2 (en) 2011-12-06 2018-08-21 Intel Corporation Interlayer dielectric for non-planar transistors
WO2013085490A1 (en) * 2011-12-06 2013-06-13 Intel Corporation Interlayer dielectric for non-planar transistors
US10693006B2 (en) 2011-12-06 2020-06-23 Intel Corporation Interlayer dielectric for non-planar transistors
US10998445B2 (en) 2011-12-06 2021-05-04 Intel Corporation Interlayer dielectric for non-planar transistors
US9634124B2 (en) 2011-12-06 2017-04-25 Intel Corporation Interlayer dielectric for non-planar transistors

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