KR20080020896A - Semiconductor package of having unified protection layers and method of forming the same - Google Patents

Semiconductor package of having unified protection layers and method of forming the same Download PDF

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Abstract

A semiconductor chip package including incorporated protection layers is provided to eliminate the necessity of an additional process for forming each protection layer by substantially simultaneously forming protection layers covering the surface of a semiconductor chip by a reflow process of a lamination film. A semiconductor chip(200) is formed on the front surface of a semiconductor package mounted on a printed circuit board(300). A back protection layer(245) protects the semiconductor chip from external surroundings, formed on the back surface of the semiconductor chip. A lateral protection layer(247) is formed on the lateral surface of the semiconductor chip. A front protection layer(249) fills a separation space between the front surface of the semiconductor chip and the printed circuit board. The back protection layer, the lateral protection layer and the front protection layer are incorporately formed of the same material. A polymer adhesion layer(242) can be formed between the back surface of the semiconductor chip and the back protection layer, accomplishing a chemical bond with the back surface of the semiconductor chip.

Description

일체화된 보호막들을 구비하는 반도체 칩 패키지 및 이를 형성하는 방법{Semiconductor Package of having unified Protection Layers and Method of forming the same}Semiconductor chip package having integrated protective layers and a method of forming the same {Semiconductor Package of having unified Protection Layers and Method of forming the same}

도 1은 종래 기술에 따라 웨이퍼 레벨 패키지를 제조하는 방법을 도시한 플로우 차트이다.1 is a flow chart illustrating a method of manufacturing a wafer level package according to the prior art.

도 2는 종래 기술에 따라 인쇄 회로 기판 상에 실장된 칩 패키지를 도시한 단면도이다.2 is a cross-sectional view showing a chip package mounted on a printed circuit board according to the prior art.

도 3은 본 발명의 바람직한 실시예에 따라 인쇄 회로 기판 상에 실장된 반도체 패키지를 도시한 단면도이다.3 is a cross-sectional view illustrating a semiconductor package mounted on a printed circuit board according to a preferred embodiment of the present invention.

도 4 내지 도 6는 본 발명의 바람직한 실시예에 따라 인쇄 회로 기판 상에 반도체 패키지를 실장하는 방법을 도시한 단면도들이다.4 to 6 are cross-sectional views illustrating a method of mounting a semiconductor package on a printed circuit board according to a preferred embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 웨이퍼 200 : 반도체 칩100 wafer 200 semiconductor chip

220 : 범프 240 : 라미네이션 필름220: bump 240: lamination film

242 : 고분자 접착층 244 : 고분자 보호층242: polymer adhesive layer 244: polymer protective layer

245 : 배면 보호막 247 : 측면 보호막245 back shield 247 side shield

249 : 전면 보호막 300 : 인쇄 회로 기판249: front protective film 300: printed circuit board

본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 반도체 장치를 실장하는 방법 및 반도체 장치의 실장 구조에 관한 것이다. The present invention relates to a semiconductor device, and more particularly, to a method of mounting a semiconductor device and a mounting structure of the semiconductor device.

통상의 반도체 제조 공정을 거쳐 형성된 웨이퍼는 사용환경에 실장되기 이전에 형성된 반도체 칩이 정상 동작하는 지의 여부를 판단하는 테스트 공정 및 사용환경에 실장 가능한 상태로 반도체 칩을 패키징하는 패키지 공정을 거친다.A wafer formed through a conventional semiconductor manufacturing process is subjected to a test process for determining whether the formed semiconductor chip is normally operated before being mounted in the use environment and a package process for packaging the semiconductor chip in a state capable of being mounted in the use environment.

종래의 경우, 반도체 패키지의 대부분은 칩의 소정 영역에 형성된 패드와 외부 단자와 접촉되는 리드 핀 사이에 골드 와이어를 통해 와이어링을 하는 방법을 사용하였다.In the conventional case, most of the semiconductor packages used a method of wiring through gold wires between pads formed in predetermined regions of the chip and lead pins contacting external terminals.

그러나, 최근에는 실장 환경의 변화 및 패키지의 소형화 요구를 만족시키기 위하여 칩 크기에 근접한 패키지의 개발이 이루어지고 있다. 이러한 요구에 따라 최근에는 플립 칩 타입의 패키지 및 웨이퍼 레벨 패키지가 개발되고 있다.However, in recent years, development of a package close to the chip size has been made in order to satisfy the change in the mounting environment and the miniaturization of the package. Recently, flip chip type packages and wafer level packages have been developed.

플립 칩 타입의 패키지는 웨이퍼를 구성하는 다수의 칩을 소잉(sawing) 공정을 통해 분할하기 이전에 웨이퍼 상태에서 각각의 칩의 패드 상에 직접 범프를 형성한다. 상기 범프는 볼 형상을 가지며, 볼 그리드로 지칭되기도 한다.The flip chip type package forms bumps directly on a pad of each chip in wafer state before dividing the plurality of chips constituting the wafer through a sawing process. The bumps have a ball shape and may also be referred to as a ball grid.

또한, 웨이퍼 레벨 패키지는 플립 칩 타입의 패키지와 마찬가지로 소잉 공정이 수행되기 이전에 웨이퍼 상태에서 범프를 형성한다. 다만, 웨이퍼 레벨 패키지는 칩의 패드와 다른 위치에 범프를 형성한다는 차이를 가진다. 만일 칩의 패드들 사이의 간격이 좁은 경우, 플립 칩 타입으로 범프를 패드 상에 형성하면 패드들 사이의 좁은 간격으로 인해 인접한 범프들 사이가 전기적으로 도통되는 현상이 발생될 수 있으며, 실장 환경에서 예상치 못한 문제점을 일으킨다. 따라서, 웨이퍼 레벨 패키지에서는 패드에 도전성 라인을 연결하고, 도전성 라인은 칩의 소정의 영역에서 범프와 연결되는 구조를 가진다.In addition, the wafer level package, like the flip chip type package, forms bumps in the wafer state before the sawing process is performed. However, the wafer level package has a difference in that bumps are formed at different positions from the pads of the chip. If the spacing between the pads of the chip is narrow, if bumps are formed on the pads in a flip chip type, the narrow spacing between the pads may cause electrical conduction between adjacent bumps. It causes unexpected problems. Therefore, in the wafer level package, the conductive lines are connected to the pads, and the conductive lines are connected to the bumps in predetermined regions of the chip.

도 1은 종래 기술에 따라 웨이퍼 레벨 패키지를 제조하는 방법을 도시한 플로우 차트이다.1 is a flow chart illustrating a method of manufacturing a wafer level package according to the prior art.

도 1을 참조하면, 먼저 통상의 제조 공정에 따라 웨이퍼 상에 반도체 칩을 형성한다(S10). 상술한 바와 같이 다수의 반도체 칩들은 규칙적으로 웨이퍼 상에 배열된다. 또한, 각각의 칩은 노출된 패드 및 칩의 각 기능 블록들을 보호하기 위한 패시베이션 막이 구비된다.Referring to FIG. 1, first, a semiconductor chip is formed on a wafer according to a conventional manufacturing process (S10). As described above, a plurality of semiconductor chips are regularly arranged on the wafer. In addition, each chip is provided with a passivation film for protecting the exposed pads and respective functional blocks of the chip.

계속해서, 패시베이션 막 상부에 보호막을 형성하고, 보호막 표면상에 금속 배선이 형성된다(S20). 상기 금속 배선은 칩 상에 구비된 패드와 전기적으로 연결된다. Subsequently, a passivation film is formed over the passivation film, and metal wiring is formed on the passivation film surface (S20). The metal wire is electrically connected to a pad provided on the chip.

이어서, 금속 배선 상에 범프를 형성한다(S30). 상기 범프는 대략 볼의 형상을 가지며, 와이어 본더를 이용하거나, 디스펜싱을 이용하거나, 솔더 페이스트를 이용하거나 솔더 증착 등의 다양한 방법을 통해 형성될 수 있다.Next, bumps are formed on the metal wiring (S30). The bump has a ball shape, and may be formed by various methods such as using a wire bonder, dispensing, solder paste, or solder deposition.

웨이퍼 상에 다수의 범프들이 형성되면, 각각의 칩의 정상 동작 여부를 판단하기 위한 테스트가 수행된다(S40). 테스트를 수행하기 위해 탐침은 각각의 패드에 접촉된다. 패드에 접촉된 탐침을 통해 테스트 신호가 인가되고, 출력 패드에 연결 된 탐침을 통해 칩의 정상 동작 여부는 판단된다. When a plurality of bumps are formed on the wafer, a test is performed to determine whether each chip is normally operated (S40). The probe is in contact with each pad to perform the test. The test signal is applied through the probe in contact with the pad, and the probe is connected to the output pad to determine whether the chip is operating normally.

이어서, 소잉(sawing)을 통해 웨이퍼 상의 칩들은 서로 분리된다(S50). 즉, 웨이퍼 내에 인접한 칩들 사이에 구비된 스크라이빙 라인(scribing line)을 따라 각각의 칩들은 분리된다. Subsequently, the chips on the wafer are separated from each other by sawing (S50). That is, each chip is separated along a scribing line provided between adjacent chips in the wafer.

분리된 칩들은 인쇄 회로 기판 상에 실장된다(S50). 칩 패키지를 인쇄 회로 기판 상에 실장하는 방법은 실장되는 환경에 따라 다양하게 구비된다. 대부분의 경우, 패키지에 구비된 볼과 인쇄 회로 기판 사이의 접점에 의해 형성되는 내부 공간은 절연물 등으로 충진된다. 통상, 이러한 절연물로 충진하는 과정을 언더 필(under fill)이라 지칭한다.The separated chips are mounted on the printed circuit board (S50). The method of mounting a chip package on a printed circuit board is provided in various ways depending on the environment in which it is mounted. In most cases, the internal space formed by the contact between the ball and the printed circuit board provided in the package is filled with an insulator or the like. The process of filling with such insulators is commonly referred to as under fill.

도 2는 종래 기술에 따라 인쇄 회로 기판 상에 실장된 칩 패키지를 도시한 단면도이다.2 is a cross-sectional view showing a chip package mounted on a printed circuit board according to the prior art.

도 2를 참조하면, 반도체 칩(20)은 인쇄 회로 기판(10) 상에 실장된다. 또한, 상기 반도체 칩(20)의 표면에는 다수의 범프들(30)이 구비된다. 상기 범프들(30)은 인쇄 회로 기판(10) 상에 형성된 소정의 패턴들과 전기적으로 연결된다. 또한, 범프들(30)과 인쇄 회로 기판(10) 사이의 연결에 의해 형성된 인쇄 회로 기판(10)과 반도체 칩(20) 사이의 이격 공간은 절연물(30)로 충진된다. 상기 이격 공간에 절연물(30)을 충진하는 과정을 언더 필이라 한다.Referring to FIG. 2, the semiconductor chip 20 is mounted on a printed circuit board 10. In addition, a plurality of bumps 30 are provided on the surface of the semiconductor chip 20. The bumps 30 are electrically connected to predetermined patterns formed on the printed circuit board 10. In addition, the space between the printed circuit board 10 and the semiconductor chip 20 formed by the connection between the bumps 30 and the printed circuit board 10 is filled with the insulator 30. The process of filling the insulator 30 in the separation space is called an underfill.

언더 필을 수행하는 것은 범프(30)와 인쇄 회로 기판(10) 사이의 접점을 유지하고, 외부 환경으로부터 전기적 연결을 유지하기 위한 것이다. 이러한 언더 필 기술은 인쇄 회로 기판(10)과 범프(30) 사이의 열 기계적(Thermo-mechanical) 피로 수명에 대한 소정의 해결책을 제공한다. 즉, 인쇄 회로 기판(10)과 범프(30)의 열팽창 계수의 차이를 극복할 수 있는 고분자 절연 물질이 언더 필 재료로 사용된다. 통상의 경우, 에폭시와 같은 접착역이 우수한 고분자 재료에 SiO2 입자를 충진하는 고분자 복합 재료가 사용된다. 또한, 상기 언더 필 기술은 인쇄 회로 기판(10)의 배선 상에 범프(30)를 가지는 반도체 칩(20)을 배치하고, 범프(30)를 녹이는 리플로우 공정 이후에 실시된다. 즉, 일차적으로 범프(30)와 인쇄 회로 기판(10)의 배선이 기계적으로 결합된 상태에서 열 기계적 변형을 최소화하기 위해 이격 공간에 절연물(40)을 충진하는 것이다.Performing the underfill is to maintain the contact between the bump 30 and the printed circuit board 10 and to maintain the electrical connection from the external environment. This underfill technique provides a certain solution to the thermo-mechanical fatigue life between the printed circuit board 10 and the bump 30. That is, a polymer insulating material that can overcome the difference in thermal expansion coefficient between the printed circuit board 10 and the bump 30 is used as the underfill material. Usually, SiO 2 is used in a polymer material having a good adhesion region such as epoxy. Polymeric composite materials that fill the particles are used. In addition, the underfill technique is performed after the reflow process of disposing the semiconductor chip 20 having the bumps 30 on the wiring of the printed circuit board 10 and melting the bumps 30. In other words, in order to minimize thermal mechanical deformation in the state where the bumps 30 and the wirings of the printed circuit board 10 are mechanically coupled to each other, the insulator 40 is filled in the space.

그러나, 상술한 언더 필 기술을 사용하더라도, 칩의 배면은 외부환경에 노출되는 문제점이 있다. 특히, 1980년도 후반부터 단위칩의 면적이 증가하고, 매우 협소한 실장 환경에 단위칩들이 실장되므로, 면적이 증가한 단위칩들은 실장후에도 외부의 기계적 충격에 쉽게 노출되는 경향이 있다. 이러한 외부환경의 요인에 의해 단결정 실리콘 구조를 가지는 반도체 칩은 모서리부분 또는 외곽 영역에서부터 선결함 또는 면결함이 발생되기도 한다. 또한, 지속적이거나 불규칙적으로 인가되는 외력에 의해 반도체 칩에 형성된 결함들은 사용환경에서 진행성 불량으로 나타나기도 한다.However, even when the above-described underfill technique is used, the back of the chip has a problem of being exposed to the external environment. In particular, since the area of the unit chip is increased since the late 1980s and the unit chips are mounted in a very narrow mounting environment, the unit chips having an increased area tend to be easily exposed to external mechanical shocks even after mounting. Due to such external environmental factors, semiconductor chips having a single crystal silicon structure may generate predecessors or defects from edges or outer regions. In addition, defects formed in the semiconductor chip by the external force applied continuously or irregularly may appear as a progressive failure in the use environment.

상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은 보호막들이 반도체 칩 전체에 일체형으로 형성된 반도체 패키지를 제공하는데 있다.A first object of the present invention for solving the above problems is to provide a semiconductor package in which protective films are integrally formed on the entire semiconductor chip.

또한, 본 발명의 제2 목적은 반도체 칩 전체에 보호막들을 일체형으로 형성하기 위한 반도체 칩의 패키징 방법을 제공하는데 있다.In addition, a second object of the present invention is to provide a packaging method of a semiconductor chip for integrally forming protective films on the entire semiconductor chip.

상기 제1 목적을 달성하기 위한 본 발명은, 인쇄 회로 기판 상에 실장된 반도체 패키지에 있어서, 상기 반도체 패키지는, 전면에 범프가 형성된 반도체 칩; 상기 반도체 칩의 배면에 형성되고, 외부 환경으로부터 상기 반도체 칩을 보호하기 위한 배면 보호막; 상기 반도체 칩의 측면에 형성되는 측면 보호막; 및 상기 반도체 칩의 전면과 상기 인쇄 회로 기판 사이의 이격 공간을 충진하며 형성되는 전면 보호막을 포함하고, 상기 배면 보호막, 측면 보호막 및 전면 보호막은 동일 재질로 일체형으로 형성되는 것을 특징으로 하는 반도체 패키지를 제공한다.According to another aspect of the present invention, there is provided a semiconductor package mounted on a printed circuit board, the semiconductor package comprising: a semiconductor chip having bumps formed on a front surface thereof; A rear protective film formed on a rear surface of the semiconductor chip and protecting the semiconductor chip from an external environment; A side protective film formed on a side of the semiconductor chip; And a front passivation layer formed by filling a space between the front surface of the semiconductor chip and the printed circuit board, wherein the back passivation layer, the side passivation layer, and the front passivation layer are integrally formed of the same material. to provide.

상기 제2 목적을 달성하기 위한 본 발명은, 웨이퍼 상에 반도체 칩을 형성하는 단계; 상기 반도체 칩이 형성된 웨이퍼 상에 범프를 형성하는 단계; 상기 범프가 형성된 웨이퍼를 소잉하여 각각의 반도체 칩을 분리하는 단계; 상기 범프가 형성된 반도체 칩을 인쇄 회로 기판에 실장하는 단계; 및 상기 반도체 칩 전체를 덮은 보호층들을 형성하는 단계를 포함하고, 상기 보호층들은 동일 재질을 가지며, 일체로 형성되는 것을 특징으로 하는 반도체 칩의 패키징 방법을 제공한다.The present invention for achieving the second object, forming a semiconductor chip on a wafer; Forming bumps on a wafer on which the semiconductor chip is formed; Sawing the bump-formed wafer to separate each semiconductor chip; Mounting the bumped semiconductor chip on a printed circuit board; And forming protective layers covering the entire semiconductor chip, wherein the protective layers have the same material and are integrally formed.

또한, 본 발명의 상기 제2 목적은, 범프들이 형성된 웨이퍼를 소잉하여 반도체 칩을 분리하는 단계; 상기 반도체 칩의 범프들을 인쇄 회로 기판의 배선들에 전기적으로 연결하는 단계; 상기 반도체 칩의 배면에 라미네이션 필름을 구비하는 단계; 및 상기 라미네이션 필름을 리플로우하여 상기 반도체 칩과 인쇄 회로 기판 사 이에 충진되고 상기 범프와 배선의 전기적 연결을 보호하기 위한 전면 보호막, 상기 반도체 칩의 측면을 보호하기 위한 측면 보호막 및 상기 반도체 칩의 배면을 보호하기 위한 배면 보호막을 생성하는 단계를 포함하는 반도체 칩의 패키징 방법의 제공을 통해서도 달성될 수 있다.In addition, the second object of the present invention, the step of separating the semiconductor chip by sawing the wafer formed bumps; Electrically connecting bumps of the semiconductor chip to wires of a printed circuit board; Providing a lamination film on a rear surface of the semiconductor chip; And a front passivation layer filled between the semiconductor chip and the printed circuit board by reflowing the lamination film and protecting the electrical connection between the bump and the wiring, a side passivation layer for protecting the side surface of the semiconductor chip, and a back surface of the semiconductor chip. It can also be achieved through the provision of a method for packaging a semiconductor chip comprising the step of generating a back protective film for protecting the.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하, 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다. Hereinafter, with reference to the accompanying drawings, it will be described in detail a preferred embodiment of the present invention. Hereinafter, the same reference numerals are used for the same components in the drawings, and duplicate descriptions of the same components are omitted.

실시예Example

도 3은 본 발명의 바람직한 실시예에 따라 인쇄 회로 기판 상에 실장된 반도체 패키지를 도시한 단면도이다.3 is a cross-sectional view illustrating a semiconductor package mounted on a printed circuit board according to a preferred embodiment of the present invention.

도 3을 참조하면, 반도체 칩(200)은 인쇄 회로 기판(300) 상에는 다수의 범프들(220)을 구비하여 실장된다. 범프들(220)이 구비된 반도체 칩(200)과 인쇄 회로 기판(300) 사이의 이격 공간은 절연물로 충진되어 전면 보호막(249)이 형성된 상태이고, 반도체 칩(200)의 측면은 언더 필이 수행되는 절연물과 동일 재질로 측면 보호막(247)이 형성된 상태이며, 반도체 칩(200)의 상부에는 언더 필이 수행된 절연물과 동일 재질로 배면 보호막(245)이 형성된 상태이다.Referring to FIG. 3, the semiconductor chip 200 is mounted with a plurality of bumps 220 on the printed circuit board 300. A space between the semiconductor chip 200 having the bumps 220 and the printed circuit board 300 is filled with an insulator to form a front passivation layer 249, and the side surface of the semiconductor chip 200 is underfilled. The side passivation layer 247 is formed of the same material as the insulating material to be performed, and the back passivation layer 245 is formed of the same material as the insulating material on which the underfill is performed on the semiconductor chip 200.

반도체 칩(200)과 인쇄 회로 기판(300) 사이의 이격 공간을 매립하는 언더 필에 의해 형성된 전면 보호막(249)은 인쇄 회로 기판(300)과 범프(220) 사이의 열 기계적(Thermo-mechanical) 피로 수명에 연장하는데 사용된다. 즉, 인쇄 회로 기 판(300)과 범프(220)의 열팽창 계수의 차이를 극복할 수 있는 고분자 절연 물질이 언더 필 재료로 사용된다. 또한, 전면 보호막(249)은 측면 보호막(247) 및 배면 보호막(245)과 일체로 형성됨이 바람직하다.The front passivation layer 249 formed by the underfill filling the space between the semiconductor chip 200 and the printed circuit board 300 may be thermo-mechanical between the printed circuit board 300 and the bump 220. Used to extend fatigue life. That is, a polymer insulating material that can overcome the difference in thermal expansion coefficient of the printed circuit board 300 and the bump 220 is used as the underfill material. In addition, the front passivation layer 249 may be formed integrally with the side passivation layer 247 and the back passivation layer 245.

상기 배면 보호막(245)과 반도체 칩(200)의 배면 사이에는 고분자 접착층(242)이 구비됨이 바람직하다. 상기 고분자 접착층(242)은 반도체 칩(200)을 구성하는 실리콘과 용이하게 결합하기 위해 실리콘 합성 물질이되, 높은 경도를 가닌 질화 실리콘 임이 바람직하다.The polymer adhesive layer 242 is preferably provided between the rear passivation layer 245 and the back surface of the semiconductor chip 200. The polymer adhesive layer 242 may be a silicon composite material to easily bond with silicon constituting the semiconductor chip 200, but is preferably silicon nitride having high hardness.

또한, 전면 보호막(249), 측면 보호막(247) 및 배면 보호막(245)은 리플로우 공정에 의해 녹아서 반도체 칩(200)의 전면, 측면 및 배면을 덮은 상태이다. 따라서, 상기 보호막들(245, 247, 249)을 구성하는 물질은 리플로우 조건에서 용이하게 녹으며, 반도체 칩(200)의 외곽을 덮을 수 있는 물질로서 절연성을 가진 것이라면 어느 것이나 가능하다. 또한, 리플로우 상태에서는 표면 장력에 의해 반도체 칩(200)과 인쇄 회로 기판(300) 사이의 이격 공간을 매립할 수 있는 물질이어야 한다. 바람직하게는 라미네이션 필름(lamination film)이 보호막을 형성하는데 사용된다.In addition, the front passivation film 249, the side passivation film 247, and the back passivation film 245 are melted by the reflow process to cover the front, side, and back surfaces of the semiconductor chip 200. Accordingly, the material constituting the passivation layers 245, 247, and 249 may be easily melted under reflow conditions, and may be any material as long as it has an insulating property as a material that can cover the outside of the semiconductor chip 200. In addition, in the reflow state, a material capable of filling the space between the semiconductor chip 200 and the printed circuit board 300 by the surface tension. Preferably a lamination film is used to form the protective film.

따라서, 별도의 언더 필 공정없이, 소잉에 의해 분리된 반도체 칩(200)의 상부에 라미네이션 필름을 부착하고 리플로우 공정에 의해서 반도체 칩(200)의 전면, 측면 및 배면을 덮는 보호막들(245, 247, 249)을 형성할 수 있다. 즉, 라미네이션 필름은 반도체 칩(200)의 배면에 접촉되는 영역에는 질화 실리콘이 함유된 고분자 접착층(242)을 구비하고, 고분자 접착층(242) 상부에는 리플로우 공정에 의해 녹을 수 있는 고분자 보호층으로 구비된다.Therefore, without a separate underfill process, the lamination film is attached to the upper portion of the semiconductor chip 200 separated by sawing and the protective films 245 covering the front, side, and rear surfaces of the semiconductor chip 200 by a reflow process. 247, 249 may be formed. That is, the lamination film includes a polymer adhesive layer 242 containing silicon nitride in an area in contact with the back surface of the semiconductor chip 200, and a polymer protective layer that can be melted by a reflow process on the polymer adhesive layer 242. It is provided.

도 4 내지 도 6는 본 발명의 바람직한 실시예에 따라 인쇄 회로 기판 상에 반도체 패키지를 실장하는 방법을 도시한 단면도들이다.4 to 6 are cross-sectional views illustrating a method of mounting a semiconductor package on a printed circuit board according to a preferred embodiment of the present invention.

먼저, 도 4를 참조하면, 상기 도 1에 개시된 방법에 따라 웨이퍼(100)의 전면에는 범프들(220)이 형성된다. 상기 범프의 형성은 상술한 바대로 반도체 칩(200)의 패드의 상부에 직접 범프(220)를 형성하는 플립 칩 타입 또는 별도의 금속 배선을 패드에 연결하고 금속 배선 상에 범프(220)를 형성하는 웨이퍼 레벨 패키지에 의해 달성될 수 있다. 또한, 범프(220)가 형성된 웨이퍼(100)에 대한 소잉 공정이 수행된다. 소잉을 통해 웨이퍼(100)는 각각의 반도체 칩(200) 단위로 분리된다. 상기 반도체 칩(200)은 인쇄 회로 기판에 실장된다.First, referring to FIG. 4, bumps 220 are formed on a front surface of the wafer 100 according to the method disclosed in FIG. 1. The bump may be formed by connecting a flip chip type or a separate metal wire to the pad and forming a bump 220 on the metal wire, as described above, to form the bump 220 directly on the pad of the semiconductor chip 200. Can be achieved by a wafer level package. In addition, a sawing process is performed on the wafer 100 on which the bumps 220 are formed. Through sawing, the wafer 100 is separated into units of each semiconductor chip 200. The semiconductor chip 200 is mounted on a printed circuit board.

도 5를 참조하면, 범프(220)가 형성된 반도체 칩(200)은 인쇄 회로 기판(300) 상에 구비된다. 인쇄 회로 기판(300)의 표면에 형성된 다수의 배선들과 범프(220)는 리플로우 공정에 의해 결합된다. 또한, 실장되는 반도체 칩(200)의 배면에는 라미네이션 필름(240)이 구비된다.Referring to FIG. 5, the semiconductor chip 200 on which the bumps 220 are formed is provided on the printed circuit board 300. The plurality of wires and the bump 220 formed on the surface of the printed circuit board 300 are coupled by a reflow process. In addition, a lamination film 240 is provided on the rear surface of the semiconductor chip 200 to be mounted.

상기 라미네이션 필름(240)은 고분자 접착층(242) 및 고분자 보호층(244)으로 이루어진다. 고분자 접착층(242)은 반도체 칩(200)을 구성하는 실리콘과 결합할 수 있는 실리콘 합성 물질이다. 따라서, 화학적으로 반도체 칩(200)의 배면에 결합되는 질화 실리콘임이 바람직하다. 또한, 고분자 보호층(244)은 열에 의해 녹을 수 있고, 반도체 칩(200) 전체를 덮을 수 있는 고분자 절연물이면 어느 것이나 가능하다.The lamination film 240 includes a polymer adhesive layer 242 and a polymer protective layer 244. The polymer adhesive layer 242 is a silicon composite material that can be bonded to silicon constituting the semiconductor chip 200. Therefore, the silicon nitride is preferably chemically bonded to the back surface of the semiconductor chip 200. The polymer protective layer 244 may be any polymer as long as it can be melted by heat and can cover the entire semiconductor chip 200.

계속해서, 도 6을 참조하면, 반도체 칩(200) 배면에 구비된 라미네이션 필름(240)에 열을 가하여 라미네이션 필름(240)을 리플로우시킨다. 리플로우에 의해 라미네이션 필름(240)의 고분자 보호층(244)은 반도체 칩(200)의 표면을 타고 흘러서 인쇄 회로 기판(300)과 반도체 칩(200) 사이의 이격 공간을 충진한다. 즉, 일종의 언더 필 공정이 수행된다. 또한, 반도체 칩(200) 상부에는 고분자 보호층이 잔류하여 배면 보호막(245)을 형성하며, 반도체 칩(200) 측면에는 고분자 보호층이 흡착되어 측면 보호막(247)을 형성한다. 리플로우 공정에 의해 언더 필된 고분자 보호층은 전면 보호막(249)을 형성한다. 즉, 전면 보호막(249), 측면 보호막(247), 배면 보호막(245)은 리플로우 공정에 의해 실질적으로 동시에 형성되며, 동일 물질로 형성된다. 또한, 상기 3개의 보호막들(245, 247, 249)은 일체화되어 형성된다.6, the lamination film 240 is reflowed by applying heat to the lamination film 240 provided on the back surface of the semiconductor chip 200. The polymer protective layer 244 of the lamination film 240 flows on the surface of the semiconductor chip 200 by reflow to fill the space between the printed circuit board 300 and the semiconductor chip 200. That is, a kind of underfill process is performed. In addition, a polymer protective layer remains on the semiconductor chip 200 to form a rear passivation layer 245, and a polymer protective layer is adsorbed on the side surface of the semiconductor chip 200 to form a side passivation layer 247. The polymer protective layer underfilled by the reflow process forms the front protective film 249. That is, the front passivation layer 249, the side passivation layer 247, and the back passivation layer 245 are formed at the same time by the reflow process, and are formed of the same material. In addition, the three passivation layers 245, 247, and 249 are integrally formed.

또한, 언더 필되는 전면 보호막(249)은 반도체 칩(200)의 범프(220)와 인쇄 회로 기판(300) 사이의 전기적 접점을 보호하는데 사용된다. 즉, 외부의 기계적 요인이나, 수분 또는 화학적 요인에 의해 범프(220)와 인쇄 회로 기판(300)의 전기적 연결이 개방되는 현상을 방지한다.In addition, the underfilled front passivation layer 249 is used to protect an electrical contact between the bump 220 of the semiconductor chip 200 and the printed circuit board 300. That is, the phenomenon in which the electrical connection between the bump 220 and the printed circuit board 300 is opened due to external mechanical factors, moisture, or chemical factors is prevented.

또한, 측면 보호막(247) 및 배면 보호막(245)은 실장된 반도체 칩(200)을 외부 환경으로부터 보호하는 역할을 수행한다. 즉, 제한된 면적에 실장되는 반도체 칩(200)은 협소한 영역 내에서 외부로부터 불규칙적인 스트레스에 의해 손상되는 경우가 발생한다. 따라서, 측면 보호막(247) 및 배면 보호막(245)을 통해 실장 환경에서 외부로부터 인가되는 스트레스로부터 반도체 칩(200)을 보호할 수 있다.In addition, the side passivation layer 247 and the back passivation layer 245 serve to protect the mounted semiconductor chip 200 from an external environment. That is, the semiconductor chip 200 mounted in a limited area may be damaged by irregular stress from the outside in a narrow area. Therefore, the semiconductor chip 200 may be protected from the stress applied from the outside in the mounting environment through the side passivation layer 247 and the back passivation layer 245.

또한, 적어도 배면 보호막(245)과 반도체 칩(200)의 배면 사이에는 고분자 접착층(242)이 구비된다. 상기 고분자 접착층은 단결정 실리콘 구조를 가지는 반도체 칩(200)과 화학적으로 결합됨에 따라, 상술한 다수의 보호막들이 반도체 칩(200)으로부터 박리되는 현상을 회피할 수 있다.In addition, a polymer adhesive layer 242 is provided between at least the back protective film 245 and the back surface of the semiconductor chip 200. Since the polymer adhesive layer is chemically bonded to the semiconductor chip 200 having a single crystal silicon structure, the plurality of protective layers described above may be separated from the semiconductor chip 200.

상기와 같은 본 발명에 따르면, 라미네이션 필름의 리플로우를 통해 반도체 칩의 표면 전체를 덮는 보호막들을 형성할 수 있다. 반도체 칩과 인쇄 회로 기판 사이의 이격 공간을 충진하면서 형성되는 보호막은 범프와 인쇄 회로 기판의 배선들 사이의 전기적 연결을 보호한다. 또한, 반도체 칩의 배면과 측면에도 보호막들이 형성된다. 배면 및 측면에 형성되는 보호막은 실장 환경에서 외부로부터 인가되는 외력이나, 불규칙한 스트레스로부터 반도체 칩을 보호한다.According to the present invention as described above, it is possible to form protective films covering the entire surface of the semiconductor chip through the reflow of the lamination film. A protective film formed while filling the space between the semiconductor chip and the printed circuit board protects the electrical connection between the bump and the wirings of the printed circuit board. In addition, protective films are formed on the back and side surfaces of the semiconductor chip. The protective films formed on the back and side surfaces protect the semiconductor chip from external force or irregular stress applied from the outside in the mounting environment.

또한, 상술한 보호막들은 리플로우에 의해 실질적으로 동시에 형성되며, 일체화되어 형성되므로, 각각의 보호막들을 형성하기 위한 별도의 공정이 요구되지 않으므로 생산성 향상의 효과를 꾀할 수 있으며, 반도체 칩으로부터 보호막이 박리되는 현상을 피할 수 있다.In addition, since the above-described passivation layers are formed at the same time by reflow and are integrally formed, a separate process for forming the respective passivation layers is not required, thereby improving productivity, and the passivation layer is peeled off from the semiconductor chip. This phenomenon can be avoided.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described with reference to the embodiments above, those skilled in the art will understand that the present invention can be variously modified and changed without departing from the spirit and scope of the invention as set forth in the claims below. Could be.

Claims (15)

인쇄 회로 기판 상에 실장된 반도체 패키지에 있어서, 상기 반도체 패키지는,In a semiconductor package mounted on a printed circuit board, the semiconductor package, 전면에 범프가 형성된 반도체 칩;A semiconductor chip having bumps formed on a front surface thereof; 상기 반도체 칩의 배면에 형성되고, 외부 환경으로부터 상기 반도체 칩을 보호하기 위한 배면 보호막;A rear protective film formed on a rear surface of the semiconductor chip and protecting the semiconductor chip from an external environment; 상기 반도체 칩의 측면에 형성되는 측면 보호막; 및A side protective film formed on a side of the semiconductor chip; And 상기 반도체 칩의 전면과 상기 인쇄 회로 기판 사이의 이격 공간을 충진하며 형성되는 전면 보호막을 포함하고,A front passivation layer formed to fill a space between the front surface of the semiconductor chip and the printed circuit board, 상기 배면 보호막, 측면 보호막 및 전면 보호막은 동일 재질로 일체형으로 형성되는 것을 특징으로 하는 반도체 패키지.The rear protective film, the side protective film and the front protective film is a semiconductor package, characterized in that formed integrally with the same material. 제1항에 있어서, 반도체 패키지는 상기 반도체 칩의 배면과 상기 배면 보호막 사이에 형성되고, 상기 반도체 칩의 배면과 화학적 결합을 달성하는 고분자 접착층을 더 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, further comprising a polymer adhesive layer formed between a rear surface of the semiconductor chip and the rear passivation layer and achieving chemical bonding with the rear surface of the semiconductor chip. 제2항에 있어서, 상기 고분자 접착층은 질화 실리콘을 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 2, wherein the polymer adhesive layer comprises silicon nitride. 제1항에 있어서, 상기 전면 보호막, 측면 보호막 및 배면 보호막은 라미네이션 필름을 리플로우시켜서 형성하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the front passivation layer, the side passivation layer, and the back passivation layer are formed by reflowing a lamination film. 제4항에 있어서, 상기 라미네이션 필름은,The method of claim 4, wherein the lamination film, 상기 반도체 칩과 화학적 결합을 달성하기 위한 고분자 접착층; 및A polymer adhesive layer for achieving chemical bonding with the semiconductor chip; And 상기 반도체 칩을 덮는 보호막을 형성하기 위한 고분자 보호층으로 구성된 것을 특징으로 하는 반도체 패키지.A semiconductor package comprising a polymer protective layer for forming a protective film covering the semiconductor chip. 웨이퍼 상에 반도체 칩을 형성하는 단계;Forming a semiconductor chip on the wafer; 상기 반도체 칩이 형성된 웨이퍼 상에 범프를 형성하는 단계;Forming bumps on a wafer on which the semiconductor chip is formed; 상기 범프가 형성된 웨이퍼를 소잉하여 각각의 반도체 칩을 분리하는 단계;Sawing the bump-formed wafer to separate each semiconductor chip; 상기 범프가 형성된 반도체 칩을 인쇄 회로 기판에 실장하는 단계; 및Mounting the bumped semiconductor chip on a printed circuit board; And 상기 반도체 칩 전체를 덮은 보호층들을 형성하는 단계를 포함하고,Forming protective layers covering the entire semiconductor chip; 상기 보호층들은 동일 재질을 가지며, 일체로 형성되는 것을 특징으로 하는 반도체 칩의 패키징 방법.The protective layers have the same material and are integrally formed. 제6항에 있어서, 상기 반도체 칩을 인쇄 회로 기판에 실장하는 단계는,The method of claim 6, wherein the mounting of the semiconductor chip on a printed circuit board comprises: 상기 반도체 칩의 범프를 상기 인쇄 회로 기판의 금속 배선에 위치시키는 단계; 및Positioning a bump of the semiconductor chip on a metal wire of the printed circuit board; And 상기 범프를 리플로우하여 상기 범프를 상기 금속 배선에 결합시키는 단계를 포함하는 것을 특징으로 하는 반도체 칩의 패키징 방법.Reflowing the bumps to couple the bumps to the metal wires. 제6항에 있어서, 상기 보호층들을 형성하는 단계는,The method of claim 6, wherein the forming of the protective layers, 상기 반도체 칩 배면에 라미네이션 필름을 위치시키는 단계; 및Placing a lamination film on the back surface of the semiconductor chip; And 상기 라미네이션 필름을 리플로우시켜서, 상기 반도체 칩과 상기 인쇄 회로 기판 사이의 이격 공간을 충진하는 전면 보호막, 상기 반도체 칩의 측면을 덮는 측면 보호막 및 상기 반도체 칩의 배면을 덮는 배면 보호막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 칩의 패키징 방법.Reflowing the lamination film to form a front passivation layer filling a space between the semiconductor chip and the printed circuit board, a side passivation layer covering a side surface of the semiconductor chip, and a rear passivation layer covering a rear surface of the semiconductor chip. Packaging method of a semiconductor chip comprising a. 제8항에 있어서, 상기 라미네이션 필름은,The lamination film of claim 8, 상기 반도체 칩과 화학적 결합을 달성하기 위한 고분자 접착층; 및A polymer adhesive layer for achieving chemical bonding with the semiconductor chip; And 상기 반도체 칩을 덮는 보호막을 형성하기 위한 고분자 보호층으로 구성된 것을 특징으로 하는 반도체 칩의 패키징 방법.And a polymer protective layer for forming a protective film covering the semiconductor chip. 제9항에 있어서, 상기 고분자 접착층은 질화 실리콘을 포함하는 것을 특징으로 하는 반도체 칩의 패키징 방법.The method of packaging a semiconductor chip according to claim 9, wherein the polymer adhesive layer comprises silicon nitride. 제6항에 있어서, 상기 웨이퍼 상에 범프를 형성하는 단계 이후에,The method of claim 6, wherein after forming the bumps on the wafer, 상기 웨이퍼 상에 형성된 반도체 칩을 테스트하는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩의 패키징 방법.And testing the semiconductor chip formed on the wafer. 범프들이 형성된 웨이퍼를 소잉하여 반도체 칩을 분리하는 단계;Sawing the wafer on which the bumps are formed to separate the semiconductor chip; 상기 반도체 칩의 범프들을 인쇄 회로 기판의 배선들에 전기적으로 연결하는 단계;Electrically connecting bumps of the semiconductor chip to wires of a printed circuit board; 상기 반도체 칩의 배면에 라미네이션 필름을 구비하는 단계; 및Providing a lamination film on a rear surface of the semiconductor chip; And 상기 라미네이션 필름을 리플로우하여 상기 반도체 칩과 인쇄 회로 기판 사이에 충진되고 상기 범프와 배선의 전기적 연결을 보호하기 위한 전면 보호막, 상기 반도체 칩의 측면을 보호하기 위한 측면 보호막 및 상기 반도체 칩의 배면을 보호하기 위한 배면 보호막을 생성하는 단계를 포함하는 반도체 칩의 패키징 방법.Reflowing the lamination film is filled between the semiconductor chip and the printed circuit board, the front protective film for protecting the electrical connection between the bump and the wiring, the side protective film for protecting the side of the semiconductor chip and the back surface of the semiconductor chip A method of packaging a semiconductor chip comprising the step of generating a back protective film for protection. 제12항에 있어서, 상기 라미네이션 필름은,The method of claim 12, wherein the lamination film, 상기 반도체 칩과 화학적 결합을 달성하기 위한 고분자 접착층; 및A polymer adhesive layer for achieving chemical bonding with the semiconductor chip; And 상기 반도체 칩을 덮는 보호막을 형성하기 위한 고분자 보호층으로 구성된 것을 특징으로 하는 반도체 칩의 패키징 방법.And a polymer protective layer for forming a protective film covering the semiconductor chip. 제13항에 있어서, 상기 고분자 접착층은 질화 실리콘을 포함하는 것을 특징으로 하는 반도체 칩의 패키징 방법.The method of packaging a semiconductor chip according to claim 13, wherein the polymer adhesive layer comprises silicon nitride. 제14항에 있어서, 상기 고분자 보호층은 리플로우에 의해 상기 전면 보호막, 측면 보호막 및 배면 보호막으로 형성되며, 상기 3개의 보호막들은 동일 재질이면 서 일체로 형성되는 것을 특징으로 하는 반도체 칩의 패키징 방법.The method of claim 14, wherein the polymer protective layer is formed of the front passivation layer, the side passivation layer, and the back passivation layer by reflow, and the three passivation layers are integrally formed with the same material. .
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