KR20080019800A - 액정표시장치의 어레이 기판 - Google Patents

액정표시장치의 어레이 기판 Download PDF

Info

Publication number
KR20080019800A
KR20080019800A KR1020060082153A KR20060082153A KR20080019800A KR 20080019800 A KR20080019800 A KR 20080019800A KR 1020060082153 A KR1020060082153 A KR 1020060082153A KR 20060082153 A KR20060082153 A KR 20060082153A KR 20080019800 A KR20080019800 A KR 20080019800A
Authority
KR
South Korea
Prior art keywords
electrode
pixel
thin film
gate
film transistor
Prior art date
Application number
KR1020060082153A
Other languages
English (en)
Other versions
KR101269005B1 (ko
Inventor
채지은
문수환
김도헌
Original Assignee
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지.필립스 엘시디 주식회사 filed Critical 엘지.필립스 엘시디 주식회사
Priority to KR1020060082153A priority Critical patent/KR101269005B1/ko
Publication of KR20080019800A publication Critical patent/KR20080019800A/ko
Application granted granted Critical
Publication of KR101269005B1 publication Critical patent/KR101269005B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/13606—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit having means for reducing parasitic capacitance

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명은 데이터배선을 공유하는 화소들 사이에 발생하는 레벨 시프트 전압의 차이를 최소화시키는 액정표시장치에 관한 것으로, 기판 상의 데이터배선과; 상기 데이터배선을 중심으로 좌우로 배치되는 제 1 화소 및 제 2 화소와; 상기 제 1 화소 및 상기 제 2 화소의 상부 및 하부행에 각각 설치되는 제 1 게이트배선과 제 2 게이트배선과; 상기 제 1 화소와 상기 데이터배선의 사이에 상기 제 1 게이트배선과 연결되는 제 1 게이트전극을 포함하는 제 1 박막트랜지스터와, 상기 제 2 화소와 상기 데이터배선의 사이에 상기 제 2 게이트배선과 연결되는 제 2 게이트전극을 포함하는 제 2 박막트랜시터와; 상기 제 1 화소 및 상기 제 2 화소 상에 일측면이 상기 제 1 박막트랜지스터와 상기 제 2 박막트랜시터와 근접하게 설치되는 공통전극과; 상기 제 1 박막트랜지스터와 상기 제 2 박막트랜지스터로부터 각각 연장되어 상기 공통전극과 중첩되는 제 1 정전용량 보상부 및 제 2 정전용량 보상부와; 상기 제 1 화소와 상기 제 2 화소 상에 보호막을 개재하여 각각 설치되는 제 1 화소전극과 제 2 화소전극;을 포함한다.
액정표시장치, 데이터배선, 레벨 시프트 전압, 기생용량

Description

액정표시장치의 어레이 기판{Array substrate of Liquid crystal display device}
도 1은 종래기술의 데이터배선을 공유하는 액정표시장치의 회로도
도 2는 종래기술의 데이터배선을 공유하는 액정표시장치의 평면도
도 3은 화소의 여러 신호파형과 레벨 시프트 전압에 의한 액정층의 전압의 변화도
도 4는 본 발명의 실시예에 따른 데이터배선을 공유하는 액정표시장치의 평면도
도 5는 도 4의 A - A' 단면도
도 6은 도 4의 B - B' 단면도
도면의 주요부분에 대한 부호의 설명*
110 : 기판 111 : 제 1 화소
112 : 제 2 화소 113 : 데이터배선
114 : 제 1 게이트배선 115 : 제 2 게이트배선
116 : 제 1 박막트랜지스터 117 : 제 2 박막트랜시터
160 : 제 1 정전용량 보상부 161 : 제 2 정전용량 보상부
본 발명은 액정표시장치에 관한 것으로, 보다 구체적으로는 데이터배선을 공유하는 인접한 화소들 사이에서 발생하는 레벨 시프트 전압의 차이를 최소화시키는 액정표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 LCD(liquid crystal display), PDP(plasma display panel), ELD(electro luminescent display), VFD(vacuum fluorescent display)와 같은 여러가지 평판표시장치가 활용되고 있다. 평판표시장치 중 액정표시장치는 소형화, 경량화, 박형화, 저전력 구동의 장점을 가지고 있어 현재 널리 사용되고 있다.
액정표시장치는 서로 마주보는 두 기판과 두 기판 사이에 개재된 액정을 포함하여 구성된다. 일반적으로, 액정표시장치는 두 기판에 형성된 화소전극과 공통전극 사이에 발생된 전계에 의해 액정 배열을 변화시켜 영상을 표시하는 방식으로 구동된다.
이러한 액정표시장치는 일반적으로 하나의 데이터배선에 대하여 동일열의 화소는 동일한 위치에 박막트랜지스터가 배열되지만, 소오스 구동회로의 수를 감소 시키기 위하여 데이터배선을 좌우로 인접하는 화소와 공유하는 액정표시장치을 상용할 수 있다.
데이터배선을 공유하는 액정표시장치에서는 소오스 구동회로의 수는 감소되지만 게이트 구동회로의 수가 증가되고, 액정표시장치의 좌우 화소에서, 화소와 연결되는 박막트랜지터는 데이터배선을 중심으로 상측 및 하측에 배치된다.
또한 박막트랜지스터의 제조공정 중에 박막트랜지스터를 구성하는 소오스 전극 및 드레인 전극의 오정렬에 의해 인접한 화소의 게이트전극 및 소오스전극 사이에서 기생용량의 차이로 인해 레벨 시프트 전압이 달라지고, 좌우로 인접한 화소 사이에서 휘도차이가 발생하게 된다. 이러한 레벨 시프트 전압의 차이는 세로방향으로 딤(dim)형태의 화질불량을 발생하게 된다. 이러한 인접한 좌우의 화소가 데이터배선을 공유하는 액정표시장치에 있어서, 소오스 전극 및 드레인 전극이 오정렬되었을 경우, 레벨 시프트 전압의 차이를 발생하는 종래기술을 하기와 같이 설명한다.
도 1은 종래기술의 데이터배선을 공유하는 액정표시장치의 회로도이고, 도 2는 종래기술의 데이터배선을 공유하는 액정표시장치의 평면도이다.
일반적으로 액정표시장치는 마주보는 두 개의 기판으로 구성되지만, 도 1 및 도 2에서는 액정표시장치의 주요 구성요소가 형성되는 하부기판의 어레이 구조만을 도시한다.
도 1 및 도 2를 참조하면, 액정표시장치는 제 1 화소(11)와 제 2 화소(12) 가 데이터배선(13)을 공유하고 있으며, 제 1 화소(11) 및 제 2 화소(12)의 상부열 및 하부열에는 각각 제 1 게이트배선(14) 및 제 2 게이트배선(15)이 배치되어 있다. 또한 제 1 화소(11) 및 제 2 화소(12) 상에 공통배선(16)이 설치된다. 제 1 박막 트랜지스터(16)의 제 1 소오스 전극(18)은 제 1 화소(11)와 연결되고, 제 1 드레인 전극(19)은 데이터배선(13)과 연결되며, 제 1 게이트전극(20)은 제 1 화소(11)의 상부에 설치되는 제 1 게이트배선(14)과 연결된다. 그리고 제 2 박막트랜지스터(17)의 제 2 소오스 전극(21)은 제 2 화소(12)와 연결되고, 제 2 드레인 전극(22)은 데이터배선(13)과 연결되며, 제 2 게이트전극(23)은 제 2 화소(12)의 하부에 설치되는 제 2 게이트배선(15)과 연결된다.
도 2와 같이, 제 1 박막트랜지스터(16)의 제 1 액티브(24) 상에는 제 1 게이트배선(14)과 연결되어 돌출되어 있는 제 1 게이트전극(20)이 위치하고, 제 1 게이트전극(20)의 양측에 제 1 드레인 전극(18)과 제 1 소오스 전극(19)이 형성되며, 제 1 소오스 전극(19)은 데이터배선(13)과 연결되고, 제 1 소오스 전극(18)은 제 1 화소(11)의 영역으로 확장되어 연결된다. 제 2 박막 트랜지스터(17)는 제 2 액티브(25) 상에는 제 2 게이트배선(15)과 연결되어 돌출되어 있는 제 2 게이트전극(23)이 위치하고, 제 2 게이트전극(23)의 양측에 제 2 드레인 전극(21)과 제 2 소오스 전극(22)이 형성되며, 제 2 소오스 전극(22)은 데이터배선(13)과 연결되고, 제 2 드레인 전극(21)은 제 2 화소(12)의 영역으로 확장되어 연결된다.
도 1 및 도 2와 같이 좌우로 인접한 화소들이 데이터배선을 공유하는 액정표시장치에서는 제조공정 중에서, 소오스 전극 및 드레인 전극을 형성할 때 상하 방향으로 오정렬이 발생할 수 있다.
그런데 데이터배선을 공유하는 화소의 박막 트랜지스터가 데이터배선을 중심으로 각각 좌측의 상부 및 우측의 하부에 배치된다. 따라서 게이트 전극을 기준으로 소오스 전극 및 드레인 전극이 아래 방향으로 이동하는 오정렬이 발생하는 경우를 살펴보면, 제 1 화소(11)에서는 제 1 게이트전극(20)과 제 1 소오스 전극(18)이 중첩되는 제 1 영역(26)은 감소하고, 제 2 화소(12)에서는 제 2 게이트전극(23)과 제 2 소오스 전극(21)이 중첩되는 제 2 영역(27)은 증가하게 된다. 제 1 게이트전극(20)과 제 1 소오스 전극(18)의 사이와 제 2 게이트전극(23)과 제 2 소오스 전극(21)의 사이는 게이트절연막(도시하지 않음)을 개재하여 형성되는 것으로 좌우로 인접한 각각의 화소는 게이트전극 및 소오스 전극 사이의 기생용량(Cgs)이 서로 다르게 된다.
데이터배선을 좌우의 화소가 공유하지 않은 경우에는 박막트랜지스터의 배선방향이 동일하므로, 좌우의 화소에서는 게이트전극 및 소오스 전극 사이의 기생용량(Cgs)의 차이가 발생하지 않는다. 이러한 기생용량(Cgs)의 차이는 좌우로 인접한 두 화소의 레벨 시프트(level shift) 전압을 다르게 하여 휘도차를 발생시키고 액정표시장치의 화질을 저하시킨다.
레벨 시프트 전압은 충전율이 100% 라면 박막트랜시터가 OFF 되기 직전에 액정층의 전압 VLC(t)는 데이터배선에 걸린 전압 VD 이다. 게이트 전압이 Vgh에서 Vgl로 변하면서 박막 트랜지스터는 Off상태로 변하고, 그 순간 기생용량(Cgs)로 인 해 액정층에 걸린 전압VLC(t)는 다음과 같이 변한다.
VLC(t) = VD - △Vp
△Vp = [ Cgs / (Cgs + Cst + Clc) ] (Vgh - Vgl)
여기서, Vgh는 게이트 전극의 하이(high)전압이고, Vgl은 게이트 전극의 로우(low)전압이다. 그리고 Cgs는 게이트 전극과 소오스 전극 사이의 기생용량이고, Cst는 공통전극과 소오스 전극 사이의 정전용량이고, Clc는 액정층의 정전용량이다.
액정층에는 전압의 극성을 매 프레임마다 교대로 걸어 주는 데, 레벨 시프트 전압 △Vp는 (+)프레임에서는 액정층에 걸리는 전압을 낮추고, (-)프레임에서는 액정층에 걸리는 전압을 △Vp 만큼 높인다.
도 3은 화소의 여러 신호파형과 레벨 시프트 전압에 의한 액정층의 전압의 변화도를 나타낸 것이다.
데이터배선의 전압이 Vp = 5 V, 레벨 시프트 전압 △Vp = 1 V 라면, 레벨 시프트 전압 때문에 (+)프레임 동안에 액정층에 걸리는 전압은 Vp(+) = 4 V가 되고, (-)프레임 동안에 Vp(-) = 6 V가 된다. (+)와 (-) 프레임 동안에 액정층에 걸리는 절대 전압의 차이는 2.△Vp이다. 이 전압의 차이로 밝기의 차이가 생겨 화면 딤(Dim)현상이 나타난다.
게이트 전극을 기준으로 소오스 전극 및 드레인 전극이 아래 방향으로 이동하는 오정렬이 발생하는 경우를 살펴보면, 제 1 화소(11)에서 제 1 영역(26)은 감 소하고, 제 2 화소(12)에서 제 2 영역(27)은 증가하게 된다. 제 1 영역(26)의 감소 및 제 2 영역(27)의 증가로 인해 필연적으로 각각의 좌우로 인접한 화소의 기생용량(Cgs)을 변화시키고, 이로 인해 레벨 시프트 전압이 서로 다르게 되어, 휘도차로 인한 화질의 불량을 초래한다.
본 발명은 데이터배선을 공유하는 화소들 사이에 발생하는 레벨 시프트 전압의 차이를 최소화시키는 액정표시장치를 제공하는 것을 목적으로 한다.
특히 소오스 전극으로부터 연장되는 정전용량 보상부를 공통전극과 중첩시키고, 오정렬에 의해 발생되는 각각의 화소의 게이트 전극과 소오스 전극사이의 기생용량의 차이를 보상하게 하여 레벨 시프트 전압의 차이를 최소화시켜 화질을 개선하는 액정표시장치를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여 본 발명의 실시예에 따른 액정표시장치의 어레이기판은 기판 상의 데이터배선과; 상기 데이터배선을 중심으로 좌우로 배치되는 제 1 화소 및 제 2 화소와; 상기 제 1 화소 및 상기 제 2 화소의 상부 및 하부행에 각각 설치되는 제 1 게이트배선과 제 2 게이트배선과; 상기 제 1 화소와 상기 데이터배선의 사이에 상기 제 1 게이트배선과 연결되는 제 1 게이트전극을 포함하는 제 1 박막트랜지스터와, 상기 제 2 화소와 상기 데이터배선의 사이에 상기 제 2 게이트배선과 연결되는 제 2 게이트전극을 포함하는 제 2 박막트랜시터와; 상기 제 1 화소 및 상기 제 2 화소 상에 일측면이 상기 제 1 박막트랜지스터와 상기 제 2 박막트랜시터와 근접하게 설치되는 공통전극과; 상기 제 1 박막트랜지스터와 상기 제 2 박막트랜지스터로부터 각각 연장되어 상기 공통전극과 중첩되는 제 1 정전용량 보상부 및 제 2 정전용량 보상부와; 상기 제 1 화소와 상기 제 2 화소 상에 보호막을 개재하여 각각 설치되는 제 1 화소전극과 제 2 화소전극;을 포함한다.
상기 액정표시장치의 어레이기판에 있어서, 상기 제 1 정전용량 보상부는 상기 제 1 박막트랜지스터의 제 1 드레인전극으로부터 연장되어 상기 제 1 화소 상에 형성되어 상기 공통전극과 중첩되고, 상기 제 2 정전용량 보상부는 상기 제 2 박막트랜지스터의 제 2 드레인전극으로부터 연장되어 상기 제 2 화소 상에 형성되어 상기 공통전극과 중첩되 것을 특징으로 한다.
상기 액정표시장치의 어레이기판에 있어서, 상기 공통전극은 상기 제 1 박막트랜지스터 및 상기 제 2 박막트랜지스터와 인접한 위치에서 제 1 측면을 가지고, 상기 제 1 측면과 인접하고, 상기 제 1 화소 및 상기 제 2 화소(112)의 양측면에 각각 제 2 측면 및 제 3 측면을 가지며, 상기 제 1 측면의 수평중심부에는 각각 상기 제 1 정전용량 보상부의 상기 제 1 드레인전극으로 향한 측면과 상기 제 2 정전용량 보상부의 상기 제 2 드레인전극으로 향한 측면이 위치하는 것을 특징으로 한다.
상기 액정표시장치의 어레이기판에 있어서, 상기 공통전극은 상기 제 1 박막트랜지스터와 상기 제 2 박막트랜지스터와 대향하는 측면에서 개구부를 가지는 것을 특징으로 한다.
상기 액정표시장치의 어레이기판에 있어서, 상기 제 1 화소전극과 상기 제 2 화소전극은 상기 보호막에 형성되는 제 1 소오스콘택홀과 제 2 소오스콘택홀을 통하여 각각 상기 제 1 정전용량 보상부와 상기 제 2 정전용량 보상부와 연결되는 것을 특징으로 한다.
상기 액정표시장치의 어레이기판에 있어서, 상기 제 1 박막트랜지스터는 상기 제 1 게이트배선과 연결되는 상기 제 1 게이트전극과 상기 제 1 게이트전극 상의 제 1 액티브와, 상기 제 1 게이트전극의 양측의 상기 제 1 액티브층 상에 형성되며, 상기 제 1 화소전극과 연결되는 제 1 소오스전극과 상기 데이터배선과 연결되는 제 1 드레인전극으로 구성되고, 상기 제 2 박마트랜지스터는 상기 제 2 게이트배선과 연결되는 상기 제 2 게이트전극과 상기 제 2 게이트전극 상의 제 2 액티브과, 상기 제 2 게이트전극의 양측의 상기 제 2 액티브층 상에 형성되며, 상기 제 2 화소전극과 연결되는 제 2 소오스전극과 상기 데이터배선과 연결되는 제 2 드레인전극으로 구성되는 것을 특징으로 한다.
상기 액정표시장치의 어레이기판에 있어서, 상기 제 1 게이트전극과 상기 제 1 액티브 사이와 상기 제 2 게이트전극과 상기 제 2 액티브 사이에는 게이트절연막이 설치되고, 상기 게이트절연막은 산화실리콘, 질화실리콘를 포함하는 무기절연물질이나, 벤조사이클로부텐(BCB), 아크릴(Acryl)계 수지(resin)를 포함하는 유기절연물질 중 하나를 선택하여 사용하는 것을 특징으로 한다.
상기 액정표시장치의 어레이기판에 있어서, 상기 보호층은 포토아크릴을 사 용하는 것을 특징으로 한다.
이하에서는 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 4는 본 발명의 실시예에 따른 데이터배선을 공유하는 액정표시장치의 평면도이다.
일반적으로 액정표시장치는 마주보는 두 개의 기판으로 구성되지만, 본 발명의 실시예에서는 액정표시장치의 주요 구성요소가 형성되는 하부기판의 어레이 구조만을 설명한다.
도 4를 참조하면, 본 발명의 액정표시장치는 제 1 화소(111)와 제 2 화소(112)가 데이터배선(113)을 공유하고 있으며, 제 1 화소(111) 및 제 2 화소(112)의 상부열 및 하부열에는 각각 제 1 게이트배선(114) 및 제 2 게이트배선(115)이 배치되어 있다.
제 1 박막 트랜지스터(116)의 제 1 액티브(124) 상에는 제 1 게이트배선(114)와 연결되어 돌출되어 있는 제 1 게이트전극(120)이 위치하고, 제 1 게이트전극(120)의 양측에 제 1 소오스 전극(118)과 제 1 드레인 전극(119)이 형성되며, 제 1 드레인 전극(119)은 데이터배선(113)과 연결되고, 제 1 소오스 전극(118)은 제 1 화소(111)의 영역으로 확장되어 연결된다. 제 2 박막트랜지스터(117)는 제 2 액티브(125) 상에는 제 2 게이트배선(115)와 연결되어 돌출되어 있는 제 2 게이트전극(123)이 위치하고, 제 2 게이트전극(123)의 양측에 제 2 소오스 전극(121)과 제 2 드레인 전극(122)이 형성되며, 제 2 드레인 전극(122)은 데이터배선(113)과 연결되고, 제 2 소오스 전극(121)은 제 2 화소(112)의 영역으로 확장되어 연결된다.
여기서 제 1 소오스 전극(118)은 제 1 화소(111) 상에서 공통전극(116)과 중첩되어 인접한 화소와 레벨 시프트 전압 차이를 보상할 수 있는 제 1 정전용량 보상부(160)를 가진다. 마찬가지로, 제 2 소오스 전극(122)는 제 2 화소(112) 상에서 공통전극(116)과 중첩되어 인접한 화소와 레벨 시프트 전압 차이를 보상할 수 있는 제 2 정전용량 보상부(161)가 설치된다.
제 1 정전용량 보상부(160) 및 제 2 정전용량 보상부(161)가 레벨 시프트 전압 차이에 대한 보상 기능을 수행할 수 있도록 공통전극(116)의 일부는 제 1 박막트랜지스터(116)와 제 2 박막트랜지스터(117)의 제 1 소오스 전극(118) 및 제 2 소오스 전극(121)과 중첩될 수 있도록 설계한다.
따라서 도 4에서는 공통전극(116)을 제 1 박막트랜지스터(116) 및 제 2 박막트랜지스터(117)의 인접한 위치에서 제 1 측면을 가지고, 제 1 측면과 인접하고, 제 1 화소(112) 및 제 2 화소(112)의 양측면에 각각 제 2 측면 및 제 3 측면을 가지도록 설계하여, 각각의 화소에서 공통전극(116)의 제 1 측면과 대향하는 위치에서 개구부를 가지는 형태가 된다.
정확한 정렬이 이루어진다면, 제 1 정전용량 보상부(160)의 제 1 드레인 전극(118)으로 향한 측면은 공통전극(116)의 제 1 측면의 수평중심부에 위치하도록 한다. 마찬가지로, 제 2 정전용량 보상부(161)의 제 2 드레인 전극(122)으로 향한 측면은 공통전극(116)의 제 1 측면의 수평중심부에 위치하도록 설계한다.
도 5는 도 4의 A - A' 단면도이고, 도 6은 도 4의 B - B' 단면도이다. 도 5 및 도 6은 제 1 화소(111) 및 제 1 박막 트랜지스터(116)에 대한 단면도이지만 모든 화소는 제 1 화소(111)와 같은 단면을 가지며, 동일한 방법으로 동시에 제조된다.
도 5 및 도 6을 참조하면, 기판(110) 상에 제 1 금속막을 증착하고 패터닝하여 제 1 게이트배선(도시하지 않음), 공통배선(116), 제 1 게이트 전극(120)을 형성하고, 게이트배선, 공통배선, 및 게이트전극(120)을 포함한 기판(110) 상에 게이트 절연막(151)을 형성한다. 제 1 금속막으로는 구리(Cu), 구리 합금(Cu alloy), 알루미늄(Al), 알루미늄 합금(Al alloy), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 탄탈륨(Ta) 중 하나 또는 그의 합금을 사용하고 게이트 절연막(151)은 산화실리콘, 질화실리콘를 포함하는 무기절연물질이나, 벤조사이클로부텐(BCB), 아크릴(Acryl)계 수지(resin)를 포함하는 유기절연물질을 선택하여 사용한다.
게이트절연막(151) 상에 반도체층으로 제 1 액티브(124)을 형성한다. 반도체층은 상부는 불순물을 함유하는 비정질실리콘층으로 하부는 불순물을 함유하지 않은 비정실리콘층으로 형성하고, 채널이 형성되는 제 1 액티브(124)의 불순물을 함유하는 비정질실리콘층은 제거된다.
제 1 액티브(124)를 포함한 게이트 절연막(151) 상에 제 2 금속막을 증착하고 패터닝하여 데이터배선(116), 제 1 소오스 전극(118) 및 제 1 드레인 전극(119)을 형성한다. 제 2 금속막은 제 1 금속막과 동일한 물질로 형성한다.
데이터배선(116), 제 1 소오스 전극(118) 및 제 1 드레인 전극(119)을 포함한 게이트 절연막(151) 상에 보호층(152)을 형성하고, 보호층(152)을 패터닝하여 제 1 소오스 전극(118)을 노출시키는 제 1 소오스 콘택홀(153)을 형성한다. 보호층(153)은 유전율이 낮은 유기절연물질, 예를 들면 포토아크릴 등을 사용한다. 그리고 보호층(152) 상에 투명한 도전성의 금속층을 증착하고 패터닝하여 소오스 콘택홀(153)을 통하여 제 1 소오스 전극(118)과 연결되는 제 1 화소전극(154)을 형성한다. 도면에서는 도시하지 않았지만 제 2 화소(112)의 단면도에서는 제 2 소오스 콘택홀과 제 2 화소전극이 형성된다.
도 4 내지 도 6에서, 데이터배선을 공유하는 화소의 박막트랜지스터가 데이터배선을 중심으로 각각 좌측의 상부 및 우측의 하부에 배치되어, 소오스 전극 및 드레인 전극을 형성할 때 상하 방향으로 오정렬이 발생할 수 있다. 게이트 전극을 기준으로 소오스 전극 및 드레인 전극이 위로 이동하는 오정렬이 발생하는 경우를 살펴보면, 제 1 화소(111)에서는 제 1 게이트전극(120)과 제 1 소오스 전극(118)의 제 1 정전용량 보상부(160)과 공통전극(116)이 중첩되는 제 1 영역(126)은 증가하고, 제 2 화소(112)에서는 제 2 게이트전극(123)과 제 2 소오스 전극(121)의 제 2 정전용량 보상부(161)와 공통전극(116)이 중첩되는 제 2 영역(127)은 감소하게 된다.
따라서, 제 1 화소(111)에서는 제 1 게이트전극(120)과 제 1 소오스 전극(118)이 중첩되는 Cgs1와 제 1 정전용량 보상부(160)과 공통전극(116)이 중첩되는 Cst1는 증가하고, 제 2 화소(112)에서는 제 2 게이트전극(123)과 제 2 소오스 전극(121)이 중첩되는 Cgs2와 제 2 정전용량 보상부(160)과 공통전극(116)이 중첩되는 Cst2는 감소하게 된다.
이를 레벨 시프트 전압을 결정하는 식, △Vp = [ Cgs / (Cgs + Cst + Clc) ] (Vgh - Vgl)에 상기와 같은 오정렬에 대한 결과를 적용하면, 분자인 Cgs가 변할 때 분모인 Cgs + Cst가 변하여 좌우로 인접한 화소의 △Vp의 차이를 줄일 수 있다.
본 발명의 실시예에 따르면, 데이터배선을 공유하는 좌우로 인접한 화소에서, 박막트랜지스터의 소오스 전극으로부터 연장되는 정전용량 보상부를 공통전극과 중첩시키고, 오정렬에 의해 발생되는 각각의 화소의 게이트 전극과 소오스 전극사이의 기생용량의 차이를 보상하게 하여 레벨 시프트 전압의 차이를 최소화시켜 화질을 개선하는 효과가 있다.

Claims (8)

  1. 기판 상의 데이터배선과;
    상기 데이터배선을 중심으로 좌우로 배치되는 제 1 화소 및 제 2 화소와;
    상기 제 1 화소 및 상기 제 2 화소의 상부 및 하부행에 각각 설치되는 제 1 게이트배선과 제 2 게이트배선과;
    상기 제 1 화소와 상기 데이터배선의 사이에 상기 제 1 게이트배선과 연결되는 제 1 게이트전극을 포함하는 제 1 박막트랜지스터와, 상기 제 2 화소와 상기 데이터배선의 사이에 상기 제 2 게이트배선과 연결되는 제 2 게이트전극을 포함하는 제 2 박막트랜시터와;
    상기 제 1 화소 및 상기 제 2 화소 상에 일측면이 상기 제 1 박막트랜지스터와 상기 제 2 박막트랜시터와 근접하게 설치되는 공통전극과;
    상기 제 1 박막트랜지스터와 상기 제 2 박막트랜지스터로부터 각각 연장되어 상기 공통전극과 중첩되는 제 1 정전용량 보상부 및 제 2 정전용량 보상부와;
    상기 제 1 화소와 상기 제 2 화소 상에 보호막을 개재하여 각각 설치되는 제 1 화소전극과 제 2 화소전극;
    을 포함하는 액정표시장치의 어레이기판.
  2. 제 1 항에 있어서,
    상기 제 1 정전용량 보상부는 상기 제 1 박막트랜지스터의 제 1 드레인전극으로부터 연장되어 상기 제 1 화소 상에 형성되어 상기 공통전극과 중첩되고, 상기 제 2 정전용량 보상부는 상기 제 2 박막트랜지스터의 제 2 드레인전극으로부터 연장되어 상기 제 2 화소 상에 형성되어 상기 공통전극과 중첩되는 액정표시장치의 어레이기판.
  3. 제 2 항에 있어서,
    상기 공통전극은 상기 제 1 박막트랜지스터 및 상기 제 2 박막트랜지스터와 인접한 위치에서 제 1 측면을 가지고, 상기 제 1 측면과 인접하고, 상기 제 1 화소 및 상기 제 2 화소(112)의 양측면에 각각 제 2 측면 및 제 3 측면을 가지며, 상기 제 1 측면의 수평중심부에는 각각 상기 제 1 정전용량 보상부의 상기 제 1 드레인전극으로 향한 측면과 상기 제 2 정전용량 보상부의 상기 제 2 드레인전극으로 향한 측면이 위치하는 액정표시장치의 어레이기판.
  4. 제 3 항에 있어서,
    상기 공통전극은 상기 제 1 박막트랜지스터와 상기 제 2 박막트랜지스터와 대향하는 측면에서 개구부를 가지는 액정표시장치의 어레이기판.
  5. 제 2 항에 있어서,
    상기 제 1 화소전극과 상기 제 2 화소전극은 상기 보호막에 형성되는 제 1 소오스 콘택홀과 제 2 소오스 콘택홀을 통하여 각각 상기 제 1 정전용량 보상부와 상기 제 2 정전용량 보상부와 연결되는 액정표시장치의 어레이기판.
  6. 제 1 항에 있어서,
    상기 제 1 박막 트랜지스터는 상기 제 1 게이트배선과 연결되는 상기 제 1 게이트전극과 상기 제 1 게이트전극 상의 제 1 액티브와, 상기 제 1 게이트전극의 양측의 상기 제 1 액티브층 상에 형성되며, 상기 제 1 화소전극과 연결되는 제 1 소오스전극과 상기 데이터배선과 연결되는 제 1 드레인전극으로 구성되고, 상기 제 2 박마트랜지스터는 상기 제 2 게이트배선과 연결되는 상기 제 2 게이트전극과 상기 제 2 게이트전극 상의 제 2 액티브과, 상기 제 2 게이트전극의 양측의 상기 제 2 액티브층 상에 형성되며, 상기 제 2 화소전극과 연결되는 제 2 소오스전극과 상기 데이터배선과 연결되는 제 2 드레인전극으로 구성되는 액정표시장치의 어레이기판.
  7. 제 6 항에 있어서,
    상기 제 1 게이트전극과 상기 제 1 액티브 사이와 상기 제 2 게이트전극과 상기 제 2 액티브 사이에는 게이트절연막이 설치되고, 상기 게이트절연막은 산화실리콘, 질화실리콘를 포함하는 무기절연물질이나, 벤조사이클로부텐(BCB), 아크릴(Acryl)계 수지(resin)를 포함하는 유기절연물질 중 하나를 선택하여 사용하는 액정표시장치의 어레이기판.
  8. 제 1 항에 있어서,
    상기 보호층은 포토아크릴을 사용하는 액정표시장치의 어레이기판
KR1020060082153A 2006-08-29 2006-08-29 액정표시장치의 어레이 기판 KR101269005B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060082153A KR101269005B1 (ko) 2006-08-29 2006-08-29 액정표시장치의 어레이 기판

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060082153A KR101269005B1 (ko) 2006-08-29 2006-08-29 액정표시장치의 어레이 기판

Publications (2)

Publication Number Publication Date
KR20080019800A true KR20080019800A (ko) 2008-03-05
KR101269005B1 KR101269005B1 (ko) 2013-06-04

Family

ID=39394911

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060082153A KR101269005B1 (ko) 2006-08-29 2006-08-29 액정표시장치의 어레이 기판

Country Status (1)

Country Link
KR (1) KR101269005B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140143046A (ko) * 2013-06-05 2014-12-15 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판 및 그의 제조방법
US9136283B2 (en) 2011-10-31 2015-09-15 Samsung Display Co., Ltd. Thin film transistor array panel
US9196736B2 (en) 2012-09-13 2015-11-24 Beijing Boe Optoelectronics Technology Co., Ltd. Array substrate and manufacturing method thereof and display device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3291249B2 (ja) 1998-07-16 2002-06-10 アルプス電気株式会社 アクティブマトリクス型液晶表示装置およびそれに用いる基板
KR100961941B1 (ko) * 2003-01-03 2010-06-08 삼성전자주식회사 다중 도메인 액정 표시 장치용 박막 트랜지스터 표시판
KR101122227B1 (ko) * 2003-08-13 2012-03-19 삼성전자주식회사 다중 도메인 액정 표시 장치 및 그 박막 트랜지스터 기판
KR101107679B1 (ko) * 2004-12-28 2012-01-25 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9136283B2 (en) 2011-10-31 2015-09-15 Samsung Display Co., Ltd. Thin film transistor array panel
US9666611B2 (en) 2011-10-31 2017-05-30 Samsung Display Co., Ltd. Thin film transistor array panel
US9196736B2 (en) 2012-09-13 2015-11-24 Beijing Boe Optoelectronics Technology Co., Ltd. Array substrate and manufacturing method thereof and display device
KR20140143046A (ko) * 2013-06-05 2014-12-15 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판 및 그의 제조방법

Also Published As

Publication number Publication date
KR101269005B1 (ko) 2013-06-04

Similar Documents

Publication Publication Date Title
US10217434B2 (en) Display device and driving method thereof
US10223958B2 (en) Display device and driving method thereof
US8054272B2 (en) Display apparatus
US7545356B2 (en) Liquid crystal display device and method of manufacturing the same
KR100959434B1 (ko) 표시 장치용 기판
US7511777B2 (en) Liquid crystal display device with compensating patterns on capacitor electrodes
US20050157232A1 (en) Transflective liquid crystal display
US20090244424A1 (en) Liquid crystal display, thin film transistor substrate and method thereof
KR101244897B1 (ko) 박막 트랜지스터 기판 및 이를 구비하는 액정 표시 장치
US20130286336A1 (en) Liquid crystal display
US10453834B2 (en) Display device with electrostatic dispersion line
US8264630B2 (en) Active matrix substrate and liquid crystal display device
US7061553B2 (en) Substrate for display device and display device equipped therewith
KR101269005B1 (ko) 액정표시장치의 어레이 기판
US7432995B2 (en) Liquid crystal display device comprising one pair of thin film transistors per pixel and method for fabricating the same
JP5213596B2 (ja) 液晶表示装置
JP2010091904A (ja) 液晶表示装置
JP2003315827A (ja) 液晶表示装置
CN100495131C (zh) 显示器件基板和具有该基板的液晶显示器件
CN113296317A (zh) 显示装置
JP2010054553A (ja) 液晶表示装置
KR20070076903A (ko) 박막 트랜지스터 기판과 그 제조 방법 및 이를 포함한 액정표시 장치
KR20060112571A (ko) 어레이 기판 및 이를 갖는 액정표시패널

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160428

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170413

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180416

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190417

Year of fee payment: 7