KR20080017016A - Ｐｌｌ 설계를 위한 방법 및 장치 - Google Patents

Abstract

PLL을 설계하는 방법 및 장치는 PLL의 설계 사양들 및 초기 컴포넌트 특성이 특정될 수 있게 한다. 원하는 설계 사양들 및 컴포넌트 특성을 갖는 PLL을 생성하는데 필요한 루프 필터에 대한 시상수들이 그 후 계산된다. 다음으로, PLL의 성능이 만족할만하다고 고려되는지 여부를 결정하기 위해, PLL의 성능 또는 거동 특성이 시상수들 및 초기 컴포넌트 세트를 고려하여 PLL에 대해 계산될 수 있다. 예를 들어, PLL 설계 소프트웨어는 PLL이 요구되는 설계 사양들을 고려하여 특정 선택된 컴포넌트들을 이용하여 생성되었다면 충분히 안정적인지를 결정할 수 있다. PLL이 특정 거동 특성을 충족하지 않는 경우, PLL 설계 소프트웨어는 컴포넌트 특성이 PLL의 성능을 향상시키는 것에 대한 안내를 제공할 수 있다. 설계된 PLL들은 타임스탬프 기반 클록 동기화에 이용될 수 있다.

루프 필터, 시상수, 설계 소프트웨어, 위상 고정 루프(PLL), 이득 계수, 고유 주파수

Description

ＰＬＬ 설계를 위한 방법 및 장치{METHOD AND APPARATUS FOR DESIGNING A PLL}

<관련 출원들에 대한 교차 참조>

본 출원은 2005년 4월 23일 출원되고, "Timestamp -Based Technique for Clock Synchronization in Packet Networks"라는 제목의 미국 가출원 제60/674,232호의 이익을 주장하고, 또한 2002년 4월 19일 출원되고, "Technique for Synchronizing Clocks in a Network"라는 제목의 미국 특허 출원 제10/076,415호에 관계되며, 이들 각각의 내용은 본 명세서에 참조로서 통합된다.

본 발명은 통신 네트워크들, 보다 구체적으로, 위상 고정 루프(PLL; Phase-Locked Loop)를 설계하는 방법 및 장치에 관한 것이다.

데이터 통신 네트워크들은, 서로 연결되고 서로 데이터를 전달하도록 구성된 다양한 컴퓨터들, 서버들, 라우터들, 스위치들, 허브들, 프록시들, 및 기타 장치들을 포함할 수 있다. 이들 장치들은 본 명세서에서 "네트워크 요소들"로서 지칭될 것이다. 데이터는, 설립된 회로 상에서 데이터를 전달함으로써 또는 데이터를 패킷화하여 데이터 패킷들을 네트워크 상의 일련의 네트워크 요소들 사이에서 라우팅함으로써 데이터 통신 네트워크를 통해 전달된다.

네트워크들의 2가지 기본적인 유형이 있는데 - 시분할 다중(TDM) 네트워크와 패킷 네트워크이다. 이들 2개의 네트워크는 데이터가 물리적 매체 상에서 송신되는 방법에 있어서 서로 다르다. TDM 네트워크에서, 서로 다른 사용자들에게 속하는 데이터는, 달리 "프레임"이라고 불리는 주어진 시구간에서, 달리 "회로들" 또는 "채널들"이라고 불리는 서로 다른 타임슬롯들에 할당된다. 사용자는 연속적으로 자신을 반복하는 프레임 내의 그 할당된 타임 슬롯에서만 송신할 수 있다. 물리적 매체 상에 프레임들과 타임 슬롯들을 생성하는 신호를 클록킹(clocking)하거나 타이밍(timing)하는 것은 송신이 성공적이기 위해 매우 정확해야 한다. 따라서, TDM 네트워크에서, 네트워크 요소들은 어느 사용자가 어느 회로에 속하는지를 결정하기 위해 정확한 타이밍에 의지하고, 반면 패킷 네트워크에서, 패킷들은 네트워크 요소들에 의해 이해될 수 있는 방식으로 개별적으로 어드레스된다. TDM 네트워크들이 동일한 물리적 배선/광 섬유 상에 존재하는 다수의 논리적 채널들 사이의 프레임들을 분할하기 위해 정확한 타이밍에 의지하기 때문에, TDM 네트워크들의 타이밍 요구는 보통 상대적으로 엄격하다. 패킷 네트워크에서는, 반대로, 데이터의 각 패킷이 자기 충족적(self-contained)이고, 그 크기와 기타 연관된 파라미터들을 네트워크에 지정할 수 있기 때문에, 타이밍이 덜 중요하다. 패킷 네트워크에서는 타이밍이 덜 엄격하기 때문에, 패킷 네트워크 상의 네트워크 요소들은 보통 통상의 타이밍 소스에 동기화되지 않는다. 따라서, 패킷 네트워크들은 보통 비동기 네트워크들로 불린다.

TDM 네트워크들은 본질적으로 동기식이다. 따라서, TDM 네트워크에 접속된 장비는 일정 방식으로 동기화되어야 한다. TDM 네트워크에서, 타이밍 분배 네트워크는, PRS(Primary Reference Source)를 추적할 수 있는 동기화 신호를 제공하기 위하여 전형적으로 TDM 노드들을 연결할 것이다. 네트워크 동기 신호는 PRS로부터 얻어지고 더 적은 층의 클록들을 갖는 네트워크 노드들의 계층을 통해 분배된다. 대안적인 타이밍 솔루션은, 예를 들어, PRS/층 1 클록, 위성항법장치(GPS) 기반 클록, 또는 독립적인 정확한 클록(H Maser, Cesium, Rubidum 등)과 같은 정확한 타이밍 소스로부터 각 TDM 노드가 타이밍되는, 분산된 PRS 아키텍처를 유지하는 것이다. 서비스 인터페이스에 대한 특정 타이밍 요구들은 네트워크 상에서 수행되는 서비스들(T1, E1, T3, E3 등)에 의존하고, 그것들은 전형적으로 그 특정 서비스 타입에 대해 공표된 표준에 열거된다.

패킷 기술의 신뢰성과 정교함이 증가해왔기 때문에, 이더넷 네트워크와 인터넷 프로토콜(IP) 네트워크 등의 패킷 기반 네트워크들을 설치하는 비용이 종종 TDM 네트워크를 설치하는 비용보다도 저렴한 정도로 떨어졌다. 패킷 네트워크 기술의 저렴한 비용의 이점을 살리기 위하여, 서비스 제공자들은 패킷 기반 코어 네트워크 중개자가 존재하는 TDM 네트워크들을 구현하는 것을 추구해 왔다. 패킷 네트워크가 TDM 트래픽을 운반하는 것을 가능하게 하기 위해, 패킷 네트워크는 본질적으로, 종단간 접속에서 투명한 "링크"로서 동작해야 한다. 회선-교환 타임 센시티브 트래픽을 운반하는 접속의 종단간 경로에 패킷 네트워크를 투명하게 포함하는 것은 패킷 네트워크에서 보통 "회로 에뮬레이션"이라고 불린다.

패킷 네트워크의 비동기식 성질 및 패킷 네트워크 상의 송신을 위해 데이터 를 포맷하는데 사용되는 패킷화 처리 및 패킷해제 처리는 모두 패킷의 송신에 있어서 지연의 증가와 지연의 변동에 기여하고, 이것들은 패킷 코어의 양 사이드 상의 TDM 네트워크들 사이에서 동기화의 이송을 어렵게 한다. 추가로, 패킷 네트워크들은 종단 TDM 네트워크들 사이에서 트래픽을 운반하는 것이 가능하지만, 그들은 그들의 비동기적 성질로 인해 본질적으로 정확한 클록 정보를 운반하지 않는다. 따라서, TDM 트래픽이 패킷 네트워크 상에서 운반될 수 있게 하기 위해, 네트워크 요소들 상의 데이터 포트들이 동기화될 수 있고 서로 다른 네트워크들이 동기화될 수 있도록, 종단 시스템들이 클록 정보를 직접 교환하게 하는 것이 필요하다.

패킷 네트워크의 내재된 비동기적 성질을 극복하기 위해, 네트워크 요소 또는 다운스트림 단말 모드는 업스트림 TDM 단말의 타이밍 신호를 재구성하는 적응적 타이밍 기술을 사용할 수 있다. 예를 들어, PRS를 추적할 수 있는 기준 클록들이 없는 곳에서는, 수신하는 TDM 단말 노드는 송신하는 TDM 단말의 타이밍 신호를 재구성하기 위해 적응적 타이밍 기술을 사용해야 한다. 적응적 클록킹 기술에서, TDM 수신기는 수신된 데이터 스트림으로부터 송신기 클록의 추정치를 얻어낸다. 이것은 보통 수신기 클록을 송신기 클록에 종속시키는(slave) 위상 고정 루프(PLL; phase-locked loop)를 이용하여 행해진다. 슬레이브 PLL은 데이터 스트림 내에서 인코딩된 송신된 클록 샘플들을 처리할 수 있거나, 수신기를 위한 타이밍 신호를 생성하는 데이터 도착 패턴을 처리할 수 있다. 슬레이브 PLL의 목적은 송신기 클록과 수신기 클록의 발진기들 사이에서 일어나는 주파수 드리프트를 측정하여 보충하는 것이다.

네트워크 상의 도착 패턴들로부터 클록 정보를 추출하는 것, 버퍼가 채워지는 속도를 관찰하는 것, 그리고 업스트림 단말로부터 다운스트림 단말로 패킷 네트워크를 거쳐 송신되는 인코딩된 타이밍 신호들을 사용하는 것을 포함하는 몇몇의 적응적 타이밍 기술들이 개발되어 왔다. 인코딩된 타이밍 신호들(타임스탬프들)을 이용하는 한가지 예는 "Technique for Synchronizing Clocks in a Network"라는 제목의 미국 특허 출원 제10/076,415호에 설명되어 있고, 그 내용은 참조로서 본 명세서에 통합된다.

이 앞선 출원에서, PLL은 로우-패스 필터를 포함하도록 개발되었지만, 그 솔루션에서의 PLL은 정량적으로 개발되었다기보다는 실험적인 시험들에 의해 개발되었다. 지터의 감쇠를 증대시키는 것과 같이, PLL의 성능을 증대시키기 위하여, 고차의 PLL이 슬레이브 클록에서 사용될 수 있다. 하지만, 지터 감쇠 성능을 증대시키기 위해 2차 및 3차 PLL들이 사용되는 것과 같이, PLL의 차수가 증가함에 따라, 실험적인 시도들에 의해 PLL을 설계하는 것은 점점 어렵고 성가시게 된다. 따라서, 성능 사양들(예컨대, 시스템 감쇠 인자 등) 및 컴포넌트 특성( VCO특성 곡선, 디지털-아날로그 변환(DAC), 워드 사이즈(비트 단위) 등)이 부여되는 PLL의 설계에 일조하도록 구성되는 소프트웨어 프로그램을 제공하는 것이 바람직할 것이다.

본 발명은, 패킷 네트워크에서의 클록 동기화를 위해 타임스탬프-기반 위상 고정 루프를 설계하기 위한 장치 및 방법을 제공함으로써, 전술한 문제점 및 그 외 문제점을 해결한다. 본 발명의 일 실시예에 따르면, 초기 컴포넌트 특성이 특정될 수 있게 하고, PLL의 설계 사양들이 특정될 수 있게 하고, PLL이 컴포넌트의 특성을 고려하여 설계 사양들을 충족시킬 수 있게 하는 데 요구될 루프 필터에 대한 시상수들을 계산하도록 구성되는 PLL 설계 소프트웨어가 제공된다. 다음으로, PLL의 성능이 만족할만하다고 생각되는지 여부를 결정하기 위해 시상수들 및 초기 컴포넌트 세트를 고려하여 PLL에 대해 PLL의 성능 또는 거동 특성이 계산될 수 있다. 예를 들어, PLL 설계 소프트웨어는, 요구되는 설계 사양들을 고려하여 특정 선택된 컴포넌트들을 이용하여 생성되는 경우, 그 PLL이 충분히 안정한지의 여부를 결정할 수 있다. PLL이 특정 거동 특성을 충족시키지 못하는 경우, PLL 설계 소프트웨어는 어떤 컴포넌트 특성이 PLL의 성능을 향상시킬 것인지에 관한 안내를 제공할 수 있다. PLL이 일단 설계되면, PLL 설계는 하드웨어에서 구현되어 PLL을 형성할 수 있다. PLL 설계 소프트웨어는, 패킷 네트워크에서의 클록 동기화를 위해 타임스탬프 기반 PLL을 설계하는 데 특히 유용하다.

본 발명의 양태들은 특히 첨부된 특허청구범위에 의해 지정된다. 본 발명은 이하 도면의 예에 의해 설명될 것이며, 유사한 참조부호들은 유사한 구성요소들을 나타낸다. 이하 도면들은 본 발명의 다양한 실시예들을 단지 설명을 위해 도시된 것이며, 본 발명의 범위를 제한하려는 의도는 아니다. 간략화를 위해, 도면 전체에 있어서 모든 구성요소가 레벨링된 것이 아닐 수도 있다.

도 1은 본 발명의 일 실시예에 따른 PLL 설계 소프트웨어를 이용하여 설계된 PLL을 이용하여 클록 동기화가 발생할 수 있는, 예시적인 통신 네트워크의 기능 블 록도.

도 2는 타임스탬프를 이용하도록 구성된 PLL의 기능 블록도.

도 3은 PLL의 입력 및 출력을 설명하는 도면.

도 4는 PLL의 출력 신호의 파워 스펙트럼을 설명하는 도면.

도 5는 타임스탬프를 이용하여 네트워크 상에서의 클록들의 동기화 처리를 설명하는 흐름도.

도 6은 전압 제어 발진기를 이용하여 구현되는 PLL의 기능 블록도.

도 7은 도 6의 PLL에서의 위상 검출기의 거동을 설명하는 도면.

도 8은 비트 및 라디안 양자 모두의 위상 검출기 신호들을 설명하는 도면.

도 9는 시간에 따른 위상 검출기 특성을 설명하는 도면.

도 10은 이상적인 전압 제어 발진기의 특성 곡선을 설명하는 도면.

도 11은 도 6의 PLL의 폐쇄 루프 제어 모델을 설명하는 기능 블록도.

도 12a 및 도 12b는 본 발명의 일 실시예에 따른 PLL 설계 소프트웨어를 이용하여 설계될 수 있는, 2차 PLL 및 3차 PLL의 주파수 응답 각각의 크기 및 위상 플롯을 나타내는 도면.

도 13은 이산(discrete) 시간 영역에 도시된 오차-DAC/VCO 맵핑 기능들을 갖는 PLL의 기능 블록도.

도 14a 및 도 14b는 비중첩 윈도우들 내의 샘플들 및 중첩 윈도우들 내의 샘플들 각각을 이용한 동적 맵핑 기능 처리를 나타내는 흐름도.

도 15는 본 발명의 일 실시예에 따른 PLL 설계 처리를 나타내는 도면.

도 16은 본 발명의 일 실시예에 따른 PLL 설계 소프트웨어를 실행하도록 구성된 컴퓨터 시스템의 기능 블록도.

이하의 상세한 설명은 다양한 특정 내용들을 설명함으로써 본 발명의 완전한 이해를 제공한다. 그러나, 당업자라면 본 발명이 이들 특정 내용 없이도 실시가능하다는 것을 이해할 것이다. 그 외, 본 발명이 불명확해지지 않도록, 공지의 방법들, 절차들, 구성요소들, 프로토콜들, 알고리즘들, 및 회로들은 상술하지 않았다.

도 1은 마스터 클록(16)으로부터 패킷 네트워크(14)를 거쳐 하나 이상의 슬레이브 클록(18)으로 클록 정보(12)가 전달되는 예시적인 네트워크(10)를 나타낸다. 도 1에 도시한 바와 같이, 마스터 클록 및 슬레이브 클록의 동기화는, 클록 상태 정보를 포함하는 패킷들(12)을 마스터 클록(16)으로부터 슬레이브 클록(18)으로 송신함으로써, 네트워크(14)의 패킷(넌 TDN)부를 통해 달성된다.

클록 동기화에 타임스탬프가 사용되는 경우, 송신기(16)는 명시적(explicit) 시간 표시, 또는 타임스탬프를 수신기(18)에 주기적으로 송신하여, 수신기로 하여금 그 로컬 클록(22)을 송신기의 클록(20)에 동기화시키는 것을 가능하게 한다. 도 1에서는 단일 수신기만을 나타내었지만, 타임스탬프 동기화 전략은, 예를 들어 브로드캐스트 또는 포인트-투 멀티포인트 통신 시나리오에 있어서, 다수의 수신기들로 하여금 자신의 클록들을 송신기에 동기화하도록 할 수도 있다.

송신기 클록은 발진기(30) 및 펄스 카운터(32)를 포함한다. 발진기는 펄스(타임스탬프) 카운터(32)에 대한 입력을 형성하는 주기적인 펄스(34)를 발행한다. 카운터(32)의 출력은 송신기 클록 신호(36)를 나타내며, 각 펄스에서 고정량만큼 증가된다. 송신기 클록 신호의 샘플들은 타임스탬프들로서 수신기(18)에 전달된다.

수신기 클록(22)은, 송신기 클록(20)상으로 고정하기 위해 (PLL 기준 신호를 형성하는) 타임스탬프(12)를 사용하는 PLL(Phase-Locked Loop)로서 형성된다. PLL(22)은, 위상 검출기(40), 루프 필터(42), 전압 제어 발진기(VCO) 또는 전압 제어 발진기(CCO)(44) 등의 로컬 발진기, 및 타임스탬프 카운터(46)의 4가지 주요 구성요소를 갖는다. VCO를 사용하는 PLL 설계와 관련하여 본 발명의 일 실시예를 설명하지만, 본 발명은 설계 프로세스에 사용될 수 있는 CCO와 같은 이러한 방식에 한정되는 것은 아니다. 위상 검출기(40)는 PLL(56)의 출력 신호와 기준 신호(54) 간의 차이로서 오차 신호(50)를 계산한다. 오차 신호(50)는, 입력 신호 내의 가능한 지터(jitter) 및 노이즈의 제거를 담당하는 루프 필터(42)로 통과된다. 전형적으로 중앙 주파수를 갖는 VCO(44) 등의 로컬 발진기는, 루프 필터의 출력 신호에 의해 결정되는 주파수에서 발진한다.

도 2는 입력으로서 타임스탬프를 사용하도록 구성되는 PLL의 일례를 나타낸다. 이 PLL에 있어서, T(n)은 송신기의 (예컨대, 클록 틱(tick)에서의) 시간축을 나타내는 데 이용될 것이며, R(n)은 수신기의 시간축을 나타내는 데 이용될 것이다. 이들 2개의 함수는 이산 순시(discrete time instant) n(n = 0,1,2,...)에서의 2개의 클록의 타임스탬프에 대응한다. 타임스탬프들은, 패킷 네트워크를 통해 송신되는 경우, 가변적으로 지연되어 수신기에 도착하게 된다. d(n) 및 d(n-1)이 각각 수신기에서 제n 및 제(n-1) 타임스탬프가 겪는 지연을 나타낸다면, 네트워크에 의한 지연 변동은 j(n) = d(n) - d(n-1)로서 주어진다. 송신기에서 발생된 제n 타임스탬프와 제(n-1) 타임스탬프 간의 타임스탬프차는 △T(n) = T(n) - T(n-1)로서 정의된다. 수신기에서, 수신기 클록에 의해 측정되는 제n 타임스탬프 도착과 제(n-1) 타임스탬프 도착 간의 타임스탬프차는 △R(n) = R(n) - R(n-1)로서 정의된다. 주의할 점으로, 수신기에 의해 측정되는 타임스탬프차는 그 2개의 도착 간에 겪는 지연 변동을 포함한다는 것이다. 즉 △R(n) = △T(n) + j(n). 지연 변동이 제로이고 송신기와 수신기가 동일한 주파수를 갖는 경우, △R(n) = △T(n).

이제 클록 복원 문제는 다음과 같이 공식화할 수 있다. 지연 변동을 제거하는 한편, 수신기 클록 측정치 △R(n)(60)가 송신기 클록 타임스탬프차 △T(n)와 같아지도록 수신기 클록 주파수

(56)를 제어한다. △T(n)와 △R(n) 간의 차는 오차 신호 e(n) = △T(n) - △R(n) (50)을 형성한다. 이 오차 신호(50)는 PLL의 루프 필터(42)에 의해 필터링되고 그 출력이 도 2에 도시한 바와 같이 수신기 클록의 VCO(45)의 주파수

를 제어한다. PLL의 기능은 수신기 주파수

가 송신기 주파수

와 같아진 시점에서 오차 e가 제로가 되도록 수신기 주파수

를 제어하는 것이다. 이 PLL에서, 루프 필터(42)는 단순한 로우-패스 필터이다.

따라서, 수신기의 PLL은 참조 입력으로서 △T(n)을 취하여 출력으로서 △R(n)을 생성한다(즉, 제어 프로세스). 이 2개의 프로세스 변수 △T(n) 및 △R(n)을 도 3에 도시하였다.

PLL을 생성하기 위해서는, PLL에 원하는 특성 및 응답성을 제공하는 컴포넌트들을 선택할 필요가 있다. 이를 위한 한가지 방법으로는 반복적인 실험을 통해 컴포넌트들을 선택하는 것이다. 예컨대, 컴포넌트들을 선택하고, 루프 필터를 설계한 후에, PLL을 테스트하여 그 응답성 및 안정 특성을 결정할 수 있다. 이것은 제1 급 PLL과 같은 하급 PLL에 대해 가능하고, 제2 급 또는 제3 급 PLL의 성공적인 설계에는 상당한 설계자의 경험 및 기술이 요구될 수 있기 때문에, 컴포넌트들 중 하나를 변경하는 것이 PLL의 전체적인 동작에 어떠한 영향을 주는지는 항상 명백한 것은 아니다. 이러한 수동 프로세스를 개선하기 위해서, 본 발명의 일 실시예에 따라, 성능 규격 및 컴포넌트 특성 세트가 주어진, PLL 설계 프로세스를 자동화하도록 구성된 PLL 설계 소프트웨어를 제공한다.

PLL 설계를 행하는 PLL 설계 소프트웨어의 구성 방법을 이해하기 위해서는, 먼저 PLL 컴포넌트들 간의 상호 작용 방법과 PLL의 동작 방식을 이해할 필요가 있다.

루프 필터로서 적절히 선택된 로우-패스 필터가 요구되는 이유를 설명하기 위해서, 이전에 밝혀진 바와 같이, 표현식 △R(n) = △T(n) + j(n) (여기서 j(n) = d(n) - d(n-1)) 을 고려한다. 네트워크 지연 d(n)은 평균

와 분산

를 갖는 독립된 동일 분산형(independent identically distributed : i.i.d) 랜덤 변수인 것으로 한다. 지연 변동 프로세스 j(n)은

인 평균을 갖고 그 자기 상관(autocorrelation)

는 다음과 같이 주어진다.

j(n)의 전력 스펙트럼 밀도

는 다음과 같이 주어진다.

여기서

. 일반적인 손실이 없다면, 송신기는 △T의 일정 간격으로 타임스탬프를 발생시킬 것이다(즉, △T는 모든 n에 대해서 일정). △R(n)의 z 변환 및 전력 스펙트럼 밀도는 다음과 같이 주어진다.

주의할 점으로, 이들 수학식은 상수의 퓨리에 변환이 델타 함수이고

가 샘플링이며, 이 경우 타임스탬프간 주기 △T와 같아진다는 사실을 이용한다는 것이다. 도 4에 도시한 전력 스펙트럼 밀도

는 지연 변동 프로세스의 스펙트럼 및 타임스 탬프 발생 간격과 같은 dc 성분을 포함한다.

이론적으로는 dc에서의 지연 변동 및 노이즈가 제로이기 때문에, 고주파수 영역에서의 지연 변동 및 노이즈의 제거에 적절한 로우-패스 필터를 이용함으로써, 임의의 정확도로 타임스탬프 발생 주기(주파수)를 추정할 수 있다. 이하 보다 상세히 설명하는 바와 같이, 본 발명의 일 실시예에 따라 PLL의 일정한 성능 규격이 주어지면 적합한 로우-패스 필터를 설계할 수 있다.

도 5는 PLL이 송신기 클록을 추정하도록 VCO를 제어하는 데에 이용하는 프로세스를 도시한다. 이 흐름도에서 측정/계산 순간은 수신기에서의 타임스탬프 도착 순간에 이루어진다. 먼저, 수신기의 PLL은 초기 디지털 루프 필터 파라미터를 설정하고(100) 변수를 초기화한다(102). 그 다음, PLL은 제1 타임스탬프의 도착을 기다린다(104).

제1 타임스탬프가 도착하면 카운터에 로드된다. 이 시점 이후로, PLL은 폐쇄 루프 방식으로 동작하기 시작한다. 제K(K≥1, 여기서 K는 다운샘플링 파라미터) 타임스탬프가 도착할 때마다(106)(즉, 샘플링 순간 n =1,2,3,...에서), 이 값 T(n)과 이전 샘플링 순간 T(n-1)에서의 값 간의 차 △T(n)이 결정된다. 그 다음, 이 차 △T(n)을, 수신기 PLL 카운터에 의해 측정된 타임스탬프 도착간 시간 △R(n) = R(n) - R(n-1)과 비교하여(108), 오차 항 e(n) = △T(n) - △R(n)을 구한다(110). 이 오차 항은 루프 필터(112)에 보내지고 그 출력이 VCO의 주파수를 제어한다. 이어서, VCO의 출력은 수신기의 클록 주파수를 제공하고 또한 카운터를 구동시킨다. 얼마 후, 오차 항은 제로에 수렴하게 되는데, 이것은 PLL이 들어오는 타임 베이스, 즉 송신기의 타임 베이스에 고정(lock)되었음을 의미한다.

도 6은 VCO를 갖는 PLL 구조의 기본 구성 요소들을 도시한다. 위상 검출기(40)는 수신기 클록의 타임스탬프차에 대하여 도착하는 송신기 타임스탬프차를 비교한다. 오차라고 하는 위상 검출기의 출력은 그 2개의 클록 간의 주파수차의 측정치이다. 다음에, 이 오차는 루프 필터(42)에 의해 필터링된다. 신호 u는 디지털 아날로그 변환기(DAC)(62)에 의해 아날로그 신호로 변환된다. 제로-오더 홀드(Zero-Order Hold : ZOH) 회로(DAC와는 별도로 또는 그 일부로 구현)는 샘플 주기 동안 동일한 전압을 유지시킨다. 이어서 아날로그 전압은 VCO에 인가되기 전에 증폭기(64)에 의해 증폭된다. 본 예에서, 증폭기의 주요 기능은 입력 전압을 수용가능한 VCO 전압 범위 내의 VCO로 스케일링하는 것이다. VCO의 제어 전압은 입력 주파수와 로컬 발진기 간의 차를 줄이는 방향으로 주파수를 변경시킨다. VCO의 최대 주파수 분해능은 DAC의 분해능(양자화 단계 사이즈)에 의존함을 유의해야 한다. DAC의 분해능이 높을수록 보다 정밀한 VCO의 주파수 제어를 제공한다. 동기(종종 고정(locked)이라고도 함) 상태에서, 로컬 발진기의 출력 신호와 송신기의 신호 간의 오차는 0(zero)이거나 매우 작은 랜덤 양이다.

몇몇 PLL 설계시에, 전류 제어 발진기(CCO)가 VCO 대신에 사용된다. 이 경우, DAC의 출력 신호는 전압원이 아니라 전류원을 제어한다. 하지만, 조작 원리는 동일하다.

앞서 PLL의 일반적인 설명에 관련하여 논의된 바와 같이, PLL은 피드백 제어 시스템이다. 위상 오차

(

는 VCO 클록 위상

와 기준 클 록 위상

임)가 제한된 범위 내에 있다고 가정하면, 이 피드백 제어 시스템은 선형 피드백 제어 시스템으로 더 간략화될 수 있다. 이러한 가정은, 실제의 PLL이 한정되고 제한된 고정 범위(공칭 동작 주파수를 ppm(parts-per-million)으로 표현함) - 그 고정 범위 외는 승인될 수 없음 - 를 갖기 때문에, 대부분의 어플리케이션에 적당하다. 따라서, PLL에 대한 소신호 선형 분석은 이러한 동일 조건들 하에서 정상 상태 평형 동작 및 안정성 특성을 연구하는데 유용하다. PLL이 컴퓨터 프로그램과 같은 자동화 처리를 이용하여 설계될 수 있도록 하기 위해서는, 우선 위상 검출기, 디지털-아날로그 변환기, 전압 제어 발진기, 및 소정의 범용 루프 필터 구조물, 전체적으로는 PLL을 개발하는 것이 필수적이다. 이 분석은, 임의의 미리 지정된 설계 및 성능 요구조건들에 부합할 루프 필터의 파라미터들을 결정하기 위한 설계 절차들을 더 제공할 것이다. 제어 시스템에 대한 제한된 지식을 가진 자가 성능 사양만이 제공된 PLL의 파라미터들을 여전히 결정할 수 있도록, 몇몇 설계 단계들이 제공된다.

위상 검출기의 동작이 도 7에 도시된다. 타임스탬프 생성 주기가 일정, 즉, ΔT(n)=ΔT이고, 시스템 내에 어떠한 지연 변동도 없다고 가정한다. 위상 검출기는 대략적으로 매 ΔT(n)(비트) 간격마다 위상 오차를 결정할 것이다. PLL에 있어서, 본질적으로, 입력 주파수

및

는, 위상 검출기를 통과하기 전에, 각각

및

로서 표시한 보다 낮은 주파수로 나누어진다. 이 경우, 측정 및 제어는 ΔT 간격마다 행해지므로, ΔT 순간은 2π 라디안과 등가이다. 도 8은 이것의 관계도이다. PLL에 있어서, 측정 및 제어가 비트 단위로 행해지는 경우, 1 클록 순간의 오차는 2π 라디안과 등가임을 유의해야 한다. 이는 또한 탄성-버퍼 타입 PLL에서 임계치의 1비트 오차를 관측하는 경우와 유사하며, 그 오차는 버퍼 임계치 부근의 비트들 또는 비트의 부분들로 측정된다.

따라서, 비트의 오차 e(t) 및 라디안의 위상 오차

가 주어지면, 다음 식이 비트 오차-위상 오차 관계를 표현하는데 사용될 수 있다.

또는

.

이에 따라, 위상 검출기 이득을 다음과 같이 쓸 수 있다.

위상 검출기 특성 곡선이 도 9에 도시된다. 도 9에 도시된 바와 같이, 위상 검출기 이득은 그 특성 곡선의 기울기와 동일하다.

PLL이 연속-시간 영역에서 동작하는 것으로 가정하는 것이 적절하다. 이 영역에서는, 위상 검출기는 VCO 클록 위상

와 기준 클록 위상

간의 위상차

를 측정하고, 이러한 위상-주파수 차

에 비례하는 출력 e(t)를 전개한다.

의 범위는

이다. 이 동작은 다음과 같이 표현될 수 있다.

이어서 오차 신호 출력 e(t)는 필터링된 오차

로 처리되도록 루프 필터

로 통과된다. 이어서 위상 검출기의 전달 함수는 다음과 같이 주어질 수 있다.

여기서,

및

는 각각 e(t) 및

의 라플라스 변환이다.

디지털-아날로그 변환기(DAC) 및 전압 제어 발진기(VCO)는 PLL의 정확성을 결정한다. 이 구성요소들을 모델링하기 위해, 다음 변수들이 정의된다.

= DAC 출력 전압(볼트 단위)

= DAC 출력 전압 범위(또한, VCO 입력 전압 범위)

= DAC 분해능 = 2L, 여기서 L은 DAC 레지스터 길이, 예를 들어, L=12 비트.

따라서, 필터링된 오차값

이 주어지면, DAC는 다음 공식에 따라서 전압을 산출한다.

상기 식은 VCO 입력 전압 범위

가

값으로 양자화됨을 의미한다. 이 식에서, 오차값

이 정수 0 내지

-1로 표현된다고 가정하면, 그 표현의 라플라스 변환이 다음과 같이 주어진다.

이로써, DAC 전달 함수가 다음과 같이 산출되며,

여기서,

및

는 각각

및

의 라플라스 변환이다.

VCO에 대한 모델을 획득하기 위해, DAC 출력 전압

가 어떤 증폭도 필요치 않은 것으로 가정될 것이므로, A=1이다. VCO는 DAC 출력 전압

에 의해 결정된 각 주파수

에서 발진한다. VCO

의 각 주파수는 다음에 의해 주어진다.

여기서,

는 VCO의 중심 각주파수(rad/sec로 표현됨)이고,

는 헤르츠 단위의 중심 주파수이고, K_VCO는 VCO의 이득(rad/sec-V 단위)이다. 중심 주파수 로부터의 VCO의 편차는

이다.

정의에 의해 VCO 위상 θ _VCO 은 주파수 변동 Δω = ω _VCO (t)-ω _O 에 대한 적분, 즉, 다음과 같다.

Θ _VCO (s)는 θ _VCO (t)의 라플라스 변환을 나타내며, 상기 표현식의 라플라스 변환은, 다음과 같이 주어지고,

위 식으로부터 VCO의 전달 함수를 다음과 같이 얻을 수 있다.

이 표현식은 VCO가 위상 신호들에 대해 순수한 적분기임을 나타낸다.

기준 클록(reference clock)을 추적하고 동시에 단기적(short term) 변동들을 제거해야 한다는 점에서 PLL의 동작이 복잡해진다. 기능적인 관점에서 볼 때, 외부 네트워크와 동기된 경우에 PLL은 매우 안정적인 클록을 제공하도록 동작할 수 있어야 하고, 또한 동기화가 소실된 경우(홀드오버 모드(holdover mode))에도 안정 적인 클록을 제공할 수 있어야 한다. 홀드오버 모드에서는 피드백 루프가 개방되고, 회로는 PLL로서 동작하지 않는다.

VCO의 이득은, 일반적으로 VCO 제공자로부터 입수가능한, VCO 데이터 시트로부터 계산될 수 있다. 제1 요구사항은 VCO의 공급 전압(들)을 결정하는 것이다(이것은 VCO의 데이터 시트로부터 결정될 수 있다). 예를 들면, VCO 회로는 단일 극성의 +5V 공급원으로부터 전력을 공급받을 수 있다. VCO 공급 전압을 U _supply 라고 나타낸다. VCO 제어 신호 u(t)는 보통 공급 전압 U _supply 보다 작은 범위로 제한된다. u _min 과 u _max 를 각각 u(t)에 대해 허용되는 최소값 및 최대값으로 한다. 이들을 이용하여, VCO 전달 특성 곡선이 도 10에 도시하는 바와 같이 설명될 수 있다.

VCO는, u(t) = u _min 인 경우에는 주파수 ω _{VCO_min} 을, u(t) = u _max 인 경우에는, 주파수 ω _{VCO_max} 를 생성하도록 요구된다. 각 주파수(angular frequency)는 ((중심 주파수가 (예를 들면, 온도 효과들, 에이징에 기인하여) 변화할 수 있다는 사실과 무관하게)PLL의 중심 주파수로서 간주되는 주파수 ω _O 에 대응하는 u = U _SUPPLY /2 에서 결정된다. 도 10으로부터 VCO 이득은, 아래와 같이 계산될 수 있다.

VCO 특성의 주파수 축은 때때로 초당 라디안(radian per second) 대신에 헤 르츠(Hertz)로 표현된다. 이 경우에, 이득은, 아래 수학식으로서 획득될 수 있다.

또한, 주파수축이 VCO 중심 주파수의 ppm(parts-per-million)으로 표현된다면, 이득은 아래 식과 같이 계산될 수 있으며, 이때 f _O 는 VCO 중심 주파수이고 Δppm은 ppm에서의 VCO 출력 주파수 범위이다.

PLL을 전체적으로 모델링하기 위해, Θ _ref (s)를 θ _ref (t)의 라플라스 변환으로 표기한다. PLL의 폐쇄 루프 제어 모델이 도 11에 도시된다. 루프의 차수는 루프 구조 내의 완전한 적분기들의 수와 동일하다. VCO는 완전한 적분기로서 모델링되기 때문에, 루프는 적어도 1차이다. 루프 필터가 또한 하나의 완전한 적분기를 포함한다면, 루프는 2차이다.

루프의 차수는 루프의 정상 상태 성능에 크게 영향을 미치는 것으로 보여질 수 있다. 도 12a 및 도 12b에 도시된 바와 같이 3차 PLL의 성능은 종래의 (래그-리드(lag-lead) 필터를 구비한)2차 PLL과 비교된다. 도 12a-12b에 도시된 바와 같이, 적절하게 설계된 3차 PLL은 2차보다 더욱 향상된 성능을 보일 수 있다. 그러 나, PLL을 설계하기 위해 시행착오 접근법이 취해지는 3차 PLL은 2차 PLL보다 설계하기가 더욱 어려울 수 있다.

DC, VCO 및 DAC에 대해 전술된 모델들을 고려하면, PLL에 대한 전달 함수를, 아래 수학식 19로서 기술할 수 있고, 여기서 순방향 이득(forward gain)은 아래 수학식 20으로 주어진다.

VCO 특성의 주파수 축이 초당 라디안 대신 헤르츠로 표현된다면, 이것은, 아래 수학식 21과 같이 표현될 수 있다.

위의 수학식들에서의 모든 인자들은 DAC 및 VCO에 대한 공급자 데이터 시트로부터 쉽게 획득할 수 있다. 이것은, 일단 초기 구성요소들이 선택되면, PLL 소 프트웨어가 이용가능한 정보로부터 PLL의 이득 상수 K _gain 을 계산할 수 있게 한다. 이들 구성요소를 바람직하게 선택하면, 유일하게 알려지지 않은 구성요소인 루프 필터, G _LF (s)는 요구되는 정상 상태 동작을 획득하도록 설계될 수 있다. 따라서, 이들 수식들을 컴퓨터 프로그램에 이용하여 2차 PLL을 성능 사양들(예를 들면, 시스템 감쇠 인자 등) 및 구성요소 특성들의 세트를 고려하여 설계할 수 있다.

마찬가지의 방식으로, 아래에 설명되는 바와 같이, 컴퓨터 프로그램은 또한 3차 PLL(즉, 2차 루프 필터를 구비한 PLL)을 설계하기 위해 사용될 수 있어, 종래의 2차 PLL(1차 루프 필터를 구비한 PLL)에 비해 개선된 성능을 획득하도록 사용될 수 있다.

제어 시스템의 기본적인 목표는 주어진 시스템에 대한 성능 사양들을 충족시키는 것이다. 성능 사양들은 시스템 응답 특성들에 제약 조건들을 가하는 것으로 생각될 수 있고, 무수한 방법으로 기술될 수 있다. 일반적으로, 성능 사양들은 1) 주파수 영역 사양들(즉, 주파수의 함수들로서 표현된 관련된 양들), 및 2) (시간 응답에 관한) 시간 영역 사양들이라는 두 가지 형태를 취한다. 원하는 시스템 특성들은 상기 형태들 중 어느 하나로 또는 둘다로 규정될 수 있다. 일반적으로, 그것들은 동적 시스템들의 세 가지 중요한 특성들인 1) 응답 속도, 2) 시스템의 상대적 안정도(stability), 및 3) 시스템의 정확도 또는 허용 가능한 오차를 특정한다.

(비례 적분 필터(proportional-integral, PI filter)로도 알려진) 래그-리드 필터(lag-lead filter)는 다음의 전달 함수를 갖는다.

여기서 τ₁ 및 τ₂는 필터의 시상수들이고, Κ₁=τ₂/τ₁ 이고, Κ₂=1/τ₁이다. 필터는 s=0 에서 폴(pole)을 갖고 그리하여 적분기(integrator)처럼 거동한다. 그것은 주파수 0에서 (적어도 이론적으로) 무한대의 이득을 갖는다. 만약 이러한 유형의 필터가 사용된다면 PLL의 폐쇄 루프 전달 함수는:

이고, 이것은

형태이고, ω_n과

는 각각 고유 주파수(natural frequency)와 감쇠 인자(damping factor)이며, Κ_gain, τ₁ 및 τ₂에 관해 아래 수학식 26 및 27로서 특정된다.

이들 두 개의 파라미터는 보통 시스템의 성능 요건들을 특정하는데 사용된다. 폐쇄 루프 시스템의 폴들은 아래와 같다.

감쇠 인자는 PLL의 동역학 상에서 중요한 영향력을 갖는다.

일 때, 폴들은 실수이고;

일 때, 폴들은 복소수와 공액 복소수이다.

일 때, 폴들은 반복되고 실수이며, 이러한 조건을 '임계 감쇠(critical damping)'라고 한다.

일 때, 응답은 저감쇠되고(underdamped) 폴들은 복소수이다.

폐쇄 루프 시스템의 과도 응답은

가 0에 접근할 때 폴들이 허수축에 접근함에 따라 점점 진동한다. 위의 모델은 연속적인 시간 영역의 PLL에 직접 적용될 수 있다.

주어진 PLL에 대해 아는 데 있어서 중요한 또 다른 정보는 정상 상태 오 차(steady state error), 즉 모든 과도(transient)가 없어진 후 남아 있는 오차이다. 오차 전달 함수에 대한 등식은 아래와 같다.

PLL이 어떻게 응답할지를 이해하기 위해서, t=0에서 발생하는 상이한 동요들에 대하여 PLL의 성능이 검사될 수 있다. PLL의 오차 전달 함수 G_e(z)를 알면, 입력에서 위상 스텝, 주파수 스텝 및 주파수 램프와 같은 중요한 여기(excitation) 신호들에 대한 응답을 결정할 수 있다. 여기에서의 착안점은 임의의 과도가 없어진 후 정적 상태 오차들을 분석하는 것이다. 이들 정적 상태 오차는 최종 값 정리(final value theorem)라는 수단에 의해 쉽게 값이 구해지며, 그것은 아래와 같다.

PLL이 어떻게 PLL 입력에 인가된 위상 스텝에 반응할지 결정하기 위해, 크기Δθ인 입력 위상의 스텝 변화에 기인하는 정상 상태 오차들을 볼 수 있다. t=0일 때, 다음의 스텝 함수가 적용된다.

여기서 u(t)는 단위 스텝 함수이다. s 영역에서, 이것은 수학식 33으로서 표현될 수 있다.

최종 값 정리를 위상 오차 함수에 적용하면, 수학식 34가 산출된다.

위의 수학식은 위상의 스텝 변화에 기인한 정상 상태 오차가 존재하지 않는다는 것을 보여준다. 이것은 루프가 결국 입력 위상의 임의의 변화를 추적한다는 것을 보여준다.

PLL이 위상 스텝을 추적함에도 불구하고, 이것은 PLL에 인가할 수 있는 유일한 유형이 아니다. 예를 들면, 만약 PLL 입력에 위상 램프(즉, 주파스 스텝)가 인가된다면, 예를 들어 입력에서 크기가 Δω인 주파수 스텝이 인가된다면, PLL의 거동을 결정할 필요도 있다. 위상 θ_ref(t)는 주파수에 대한 적분이기 때문에, 아래 수학식이다.

이것은 입력 위상이 기울기 Δω인 램프인 것을 보여준다. s 영역에서 이것은 수학식 36으로서 표현될 수 있다.

최종 값 정리를 적용하면 다음의 수학식 37이 도출되고, 이것은 t→∞일 때 위상 오차는 0으로 감을 보여준다.

일어날 수 있는 요동의 다른 유형은 PLL 입력에서 인가된 주파수 램프이다. 이것이 PLL 성능에 어떻게 영향을 끼치는지 판단하기 위해, 주파수 램프가 입력에서 적용된 Δω의 크기를 갖는다고 가정한다. 위상 θ_ref(t)는 주파수에 대한 적분이기 때문에, 아래 수학식 38로 나타날 수 있고, 여기서 입력 주파수는 기울기 Δω을 갖는 램프이다.

s 영역에서 이것은 아래 수학식 39로 표현될 수 있다.

최종 값 정리를 적용하면, 아래 수학식 40이 보여질 수 있다.

의 경우,

이다. 이는 고이득 루프의 경우에만 t→0에 따라 위상 오차가 영으로 가는 경향이 있음을 보여준다. 저이득 루프의 경우, PLL은 주파수 램프의 앞에서 논-제로 정상 상태 위상 오차(a non-zero steady-state phase error)를 나타낼 것이다.

이러한 방정식은, 예를 들면 컴퓨터 프로그램 제품 내의 PLL을 위한 루프 필터를 설계하는데 사용될 수 있다. 다수의 설계 파라미터들은 이하의 설계 단계를 적용하기 전에 특정되어야 한다. 이러한 파라미터들은 VCO ω₀의 중심 주파수 및 감쇠 지수

를 포함한다. 종래의 프로그래밍 기술은 상술된 방정식이 주어진 컴퓨터 프로그램을 구현하는데 사용될 수 있으며, 본 발명은 특정 컴퓨터 언어 또는 운영 시스템을 사용하는 특정 구현에 제한되지 않는다.

VCO로부터 분리되어서, PLL 내의 다른 모든 컴포넌트들은 디지털이다. 따라 서, PLL은 디지털 PLL로 간주될 수 있다. PLL에서, 위상 오차 e(t)(및 필터링된 오차

의 계산)의 샘플링은 지연 변화가 없는 시스템(a delay variation free system)을 가정하여 매 ΔT 비트마다 발생한다. ΔT 비트의 기간은, f₀가 초당 비트로 공칭 시스템 주파수(nominal system frequency)인 Δt=ΔT/f₀의 샘플링 기간과 동일하다. 시뮬레이션 및 실험실 실험을 통해서, (열잡음, 입력 위상 역학(input phase dynamics), 및 특히, 네트워크 지연 변화로 인해) 루프 트래킹 오차를 최소화하기 위해서 ΔT는 상당히 높게(예컨대, T1 레이트에 대해서 ΔT≥308800 비트) 선택되어야 한다.

디지털 PLL을 설계하기 위해서, 에뮬레이션에 의한 설계로서 일반적으로 언급되는 공지된 접근법을 사용하는 것이 가능하다. 에뮬레이션 접근에 의한 설계는 연속적인 타임 루프 필터를 설계하는 단계, 연속적인 타임 루프 필터를 디지털화하는 단계, 그 다음 분리된 분석(discrete analysis), 시뮬레이션 또는 설계를 검증하기 위한 실험을 사용하는 단계를 포함한다. 샘플링 레이트 ω_samp=2Π/Δt 는 적어도 20ω_n, 즉 ω_nΔt≤2Π/20인 경우에만, 에뮬레이션에 의한 설계는 좋은 결과를 낸다. 이하의 예시에서, 이하의 값은 ω_nΔt=2Π/35으로 선택되었다.

2차 루프를 설계하기 위해서, 제1 스텝은 설계 사전-사양(pre-specifications)을 수집하도록 한다. 구체적으로, VCO ω₀=2Πf₀의 중심 주파수는 설계 프로세스의 이러한 단계에서 특정될 것이다. 이러한 파라미터는 보통 VCO 데 이터로부터 얻어진다. 더욱이, 감쇠 지수

는 특정되어야 한다. 이러한 값들은 PLL 설계와 관련된 프로그램에 의한 사용을 위한 PLL 설계 컴퓨터 프로그램에의 입력(200)일 수 있다.

그 다음, DAC의 이득이 계산될 필요가 있다. DAC 레지스터가 L 비트 길이로 특정되는 경우, DAC에 DAC_res=2t의 해상도를 주면, 그 다음 이득 K_gain은 이하의 수학식

를 이용해서 계산될 수 있다. PLL 설계 소프트웨어가 이득을 계산할 수 있도록, DAC의 길이 L은 PLL 설계 소프트웨어에 입력되어야 한다.

일단 이득이 결정되면, PLL의 고유 주파수 ω_n는 이하의 수학식을 이용해서 PLL 설계 소프트웨어에 의해 결정될 것이다.

그 다음, PLL 설계 소프트웨어는 이하의 2개의 방정식으로부터 루프 필터의 파라미터 τ₁ 및 τ₂를 결정할 것이다.

고유 주파수를 알면, 이하와 같이 고정 시간(the lock-in time) T_L(설정 시간이라고도 불림)을 결정하는 것이 가능하다.

일단 이러한 파라미터들이 계산되면, PLL 설계 소프트웨어는 PLL의 안정성 특성을 결정하기 시작한다. 시스템이 완전히 안정적인지 아닌지를 아는 것은 일반적으로 대부분의 제어 애플리케이션에 대해서 불충분한 정보이다. 구체적으로,시스템이 안정적인 경우라도, 불안정한 것에 얼마나 가까운지를 아는 것이 보통 바람직하다. 이렇게 하기 위해서, PLL 설계 소프트웨어는 시스템의 상대적인 안정성을 계산가능할 것이 필요할 것이다. 더욱이 상대적인 안정성이 결정될 수 있는 방법을 설명하기 위해서, 이하의 논의가 또한 PLL 설계 소프트웨어가 3차 PLL을 설계하는데 사용될 수 있는 방법을 설명하는 것을 도울 것이다.

PLL의 개방 루프 전달 함수는 K_OLG_OL(s)=G_PD(s)G_LF(s)G_DAC(s)G_VCO(s)로 표시될 것이다. 이로부터, 시스템에서 안정성 마진을 표시하는데 이용되는 다음 2개의 중요측정값을 정의하는 것이 가능하다.

상대적 안정도의 측정값인 이득 마진(GM)은, 위상각이 -180도인 주파수 ω_C에서 평가되는 개방 전달 함수의 역수의 크기로서 정의된다. 즉, 아래 수학식이 된다.

여기서, K_OLG_OL(jω_C)=-180도 = -π 라디안이고, ω_C는 위상 크로스오버 주파수라고 불린다. 시스템의 이득 마진은 이득 K_OL이 불안정성 결과 이전에 상승될 수 있다. │GM│<1(또는│GM│< 0 dB)은 불안정한 시스템을 나타낸다.

상대적 안정도의 측정값인 위상 마진(PM),φ는 180도 + 유니티 이득에서의 개방 루프 전달 함수의 위상각 φ₁로서 정의된다. 즉, 아래 수학식이 되고, 여기서,│K_OLG_OL(jω₁)│=1 및 ω₁은 이득 크로스오버 주파수로 불린다.

위상 마진은,│K_OLG_OL(jω)│=1일 때, GOL(jω)의 위상이 -180도를 초과하게 하는 양이다. 안정성을 위해 포지티브 위상 마진이 요구된다.

통상의 경우, 이득 마진은 ∠K_OLG_OL(jω)=180도인 주파수에서의│K_OLG_OL(jω)│ =1 라인과 │K_OLG_OL(jω)│ 커브와의 수직 거리를 측정함으로써 보드 플롯으로부터 직접 판독할 수 있다. 로커스가 jω축을 교차하는 지점과 공칭 폐쇄 루프 극에서의 K_OL의 두 개의 값을 알려줌으로써, K_OL에 대한 루트 로커스로부터 이득 마진도 결정될 수 있다. GM은 이들 2개의 값들의 비이다.

유니티 이득 및 180도 초과 위상 시프트(즉, 네거티브 피드백으로 빌트인된 -180도보다 더 네거티브임)가 발진을 위해 필요하여, 이러한 조건의 쌍에 대한 마진이 안정도의 측정값이 된다. 이득 마진은 개방 루프 초과 위상이 180도일 때 유니티 개방 루프 이득을 제공하는데 필요한 추가의 이득이다. 위상 마진은 개방 루프 이득이 1일 때 180도 초과 위상을 제공하는데 필요한 추가의 개방 루프 위상 시프트이다. 모든 PLL은 1/s항에 의해 -90도 위상 시프트되어, 루프 필터로부터 어떤 효과가 고려되기 전에 과도 위상은 90도가 된다. 루프의 이득이 180도에서 1을 초과할 때 루프가 발진하는지 여부는 나이키스트 플롯(Nyquist plot), 또는 보드 플롯(Bode plot)과 다른 루트 로커스 플롯으로부터 보다 용이하게 알 수 있다. 그러나, 대부분의 경우에는 이론 조건하에서 적절히 동작하지 않을 것이고, 보드 플롯이 적절하다.

전술한 바와 같이, PLL 설계 소프트웨어는 2차 PLL을 설계하고자 이런 프로세스를 이용한다. 그러나, 도 12a 및 12b에 도시된 바와 같이, 3차 PLL의 특징은 2차 PLL의 특징보다 더 이롭다. 따라서, 임의의 상황에서는 3차 PLL을 설계하는 것이 이로울 수 있다.

비록 수학적으로 매우 장황하게 분석했다 할지라도, 타입 2의 3차 루프가 양호한 노이즈 억제 및 고속 룩업 시간을 구현함을 알 수 있다. 이전에 사용된 바와 같이, 루프의 차수는 오픈 루트 전달 함수에서 폴의 수와 동일한 것으로 정의된다. 이는 또한 디노미네이터에서 s의 최고 전력이다. 루프 타입은 원점에서 s=0인 폴의 수이다.

2차 루프 PLL 설계와 비교하면, 3차 루프에 대해서는 공개된 것이 거의 없다. 이는 2차 루프의 매우 큰 인기와, 또한 3차 루프를 분석시 수반되는 상당한 복잡성이 기인한다. 루프에서 필터의 전달 함수는 다음과 같다.

이런 필터에서, 루프는 2개의 완전한 적분기 - 하나는 VCO이고 나머지는 필터의 위상 적분기임 -와, 3개의 시상수를 가진다.

3차 루프의 폐쇄 루프 전달 함수는 다음과 표현될 수 있다.

최종 값을 적용하면, 다른 입력 신호 1/sⁿ, 위상 단계(n=1), 주파수 단계(n=2), 주파수 단계(n=3) 등에 대한 루프의 대기 상태 응답을 결정할 수 있다. 3차 루프에 대한 오차 전달 함수는 다음과 같이 주어진다.

따라서, 최종값 정리를 적용함으로써, 루프가 1/sⁿ으로 구동되는 경우, 오차 응답은 수학식 50의 최종값에 도달한다.

이는 위상 단계(n=1) 또는 주파수 단계(n=2)로부터 기인한 위상 오차는 제로로 정착될 것이고, 위상 오차는 n>3인 경우에 정상 상태(steady state)에 도달하지 못할 것이라는 것을 나타낸다 주파수 램프(n=3)는 2차 루프에서 발생하는 동일 위상 오차인

의 정상 상태 위상 오차를 생성할 것이다. 3차 루프를 구현하는 한가지 방법은 (상술한 2차 루프의)래그-리드 필터(lag-lead filter)에 로우-패스 필터를 부가하는 것이기에 놀라운 일이 아니다. 램프(ramp)에 의해 구동된 로우-패스 필터의 출력은 동일한 기울기를 갖는 다른 램프로서, 일정값만큼 입력으로부터 오프셋된다.

한 세트의 미리 특정된 설계 파라미터 Φ(위상 마진) 및 ω_n(자연 루프 주파수)가 주어지면, 3차 루프의 설계 파라미터들 τ₁, τ₂, τ₃를 취득할 수 있다. 이들 파라미터의 유도는 본 분야에 알려져 있으며, 예를 들면, U. L. Rohde에 의해, Digital PLL Frequency Synthesizers: Theory and Design, Prentice_Hall, Englewood Cliffs, N.J., 1983에 교시되어 있으며, 그 내용은 참조로서 통합된다. 루프의 수용가능한 안정성을 얻기 위해, 통상적인 설계 선택이 45°일지라도, 적어도 30°의 위상 마진이 통상 요구된다.

3차 루프를 설계하기 위해, PLL 설계 소프트웨어는 사용자가 우선적으로 설계 사전-사양을 입력하게 할 수 있을 것이다. 상술한 바와 같이, 위상 마진에 대한 통상적인 값은 Φ=45°이다. PLL 소프트웨어는 사용자가 3차 루프에 관련하여 상술한 것과 유사한 값, ω_n=2π/35Δt이라고 가정할 수도 있는, 자연 루프 주파수를 특정할 수 있게 허용할 것이다. 이 파라미터를 상술한 2차 루프와 동일한 것으로 선택함으로써, 3차 루프의 대역폭은 2차 루프의 것과 근접하게 되는 것으로 예측될 수도 있다.

이들 파라미터들이 주어지면, PLL 설계 소프트웨어는 다음과 같이 다음 파라미터들 τ₁, τ₂, τ₃을 계산할 것이다.

시상수 τ₃를 다음과 같이 계산한다.

다음으로, 수학식 52를 이용하여 시상수 τ₂를 계산한다.

다음으로, 수학식 53으로부터 마지막 시상수 τ₁를 계산한다.

도 12는 이 프로세스를 이용하여 설계될 수도 있는 2차 및 3차 PLL의 주파수 응답을 나타낸다. 이들 플롯(plot)은 2차 및 3차 루프에 대해, 각기 수학식 24 및 수학식 48로부터 구해진다. 이들 도면으로부터, 3차 PLL의 지연 변동 억제 특성이 2차 PLL의 것보다 훨씬 낫다는 것을 알 수 있다. 플롯에 사용된 파라미터들은

=0.707, DAC_res = 2¹²=4096, f₀=1.544×10⁶MHz, ΔV_DAC=1.5 Volts, Δf_VCO=308.8Hz, ΔT=30880 bits(Δt=0.02s), K_gain=2328.06, ω_n=8.97598 rad/s, 2차 루프(τ₁= 28.8956s, τ₂=0.157532s), 3차 루프(Φ=45°, τ₁= 69.76s, τ₂=0.268964s, τ₃= 0.0461469ms)이다. 본 발명은 2차 및 3차 루프간의 성능 차이를 도시하기 위해 제공되었던 특정 예에 국한되지 않는다.

상술한 설명에서, 2차 및 3차 루프에 대해 루프 필터들을 설계하기 위한 절차를 수행할 수도 있는 소프트웨어 프로그램은 연속-시간 영역에 기술되어 있다. PLL 설계 소프트웨어를 사용하여 PLL이 설계되면, 타임스탬프를 사용하는 PLL은 디지털 PLL이기 때문에 위상 검출기 및 루프 필터는 프로세서 상에 디지털 형식으로 구현되거나 하드웨어 형식으로 구현되어야 한다. 이를 위해, 루프 필터의 시연속 표현이 디지털화될 수 있다. 이를 실행하기 위해, 에뮬레이션 원리에 의한 설계를 사용함으로써, 시연속 필터를 우선 설계한 후 디지털화하여 이산 시간 필터를 얻을 수 있다. 본 예에서의 디지털화 과정은 시연속 함수의 터스틴(Tustin) 또는 겹선형 근사법을 사용하여 행해질 수 있다.

예를 들면, 2차 PLL의 루프 필터의 두 개의 파라미터(G_LF(s))를 알면, 차분 방정식의 세트(또는 필터의 디지털 구현을 위한 G_LF(z))를 찾는 것이 바람직할 수 있다. G_LF(s)의 디지털화를 위해 터스틴 또는 겹선형 근사법을 사용할 때, 루프 필터의 s의 모든 발생에 대하여, 수학식 54를 대입하는 것이 가능하다.

여기에서, △t는 시스템의 샘플링 간격이다. 따라서,

와 같이 되어, 2차 루프에 대한 루프 필터를 구현하기 위한 다음의 수학식 56과 같은 차분 방정식이 주어진다.

이 방정식에서, 위상 검출기 및 루프 필터는 샘플링 간격 △t를 갖는 디지털 영역에서 구현될 수 있다. 따라서, PLL 설계 소프트웨어를 사용하여 PLL이 설계되었으면, PLL은 공지된 기술을 사용하여 간단히 디지털 회로에 구현될 수 있다.

유사하게, 3차 PLL의 루프 필터의 세 개의 파라미터를 알면, G_LF(z)는 다음과 같이 얻어질 수 있다.

이 식에서 3차 루프에 대한 루프 필터를 구현하기 위한 다음의 차분 방정식이 얻어진다.

이들 필터 방정식은 프로세서에서 디지털 형식으로 또는 PLL의 하드웨어 컴퓨팅 컴포넌트로서 구현될 수 있다. 따라서, PLL 설계 소프트웨어를 사용하여 3차 PLL이 설계되었으면, PLL은 간단하게 하드웨어에서 구현될 수 있다.

필터링된 Error-to_DAC/VCO 매핑 함수를 결정하기 위해, VCO의 주파수 분해능(f_res)은 다음과 같이 정의될 것이다.

하기에 설명되는 바와 같이, PLL에 대한 오차 매핑 함수를 전개하는데 사용될 수 있는 결합 DAC-VCO 모델이 전개될 수 있다. 특히, DAC 레지스터가 L비트 길이로 특정된다고 가정하면, 분해능은 DAC_res=2^L로 주어진다. 오차 매핑 함수는 부동 소수점 수인 필터링된 오차값

을, [0,2^L-1] 범위의 정수인 대응하는 DAC 입력값에 매핑한다.

결합 DAC-VCO 모델을 전개하기 위해, DAC 입력 DAC_VCO (DAC_VCO∈[0,DAC_res-1])는 다음과 같이 정의될 것이다.

여기에서,

는 필터링된 오차이고, DAC₀는 (공칭 주파수 f₀에 대응하는) 공칭 DAC값이다. VCO 출력 주파수는 다음과 같이 표현될 수 있다.

상기 수학식은 아래 수학식 62인 각 주파수에 대응하며,

여기서,

은 합성된 DAC-VCO 이득이다. 정의에 의하면, VCO θ_VCO의 위상은 주파수 변 동분 Δω(t) = ω _VCO (t)-ω _nom 에 대해 적분을 행하여 얻어지고, 이는 아래 수학식 64로서 표현되고, 이는 상기에서 개발된 DCA 및 VCO 모델들과 일치한다.

오차 매핑 함수를 개발하기 위해, 시간 발생 주기는 일정, 즉 ΔT 인 것으로 가정한다. PLL 개발 시에, 입력 주파수

및

는 본질적으로 각각

및

로서 표기될 저주파수로 하향 분할된다. PLL의 정상 상태(또는 추적 단계)에서,

(또는 유사하게는

). 또한, 주어진 시간 스탬프 발생 주기를 ΔT (지연 변동이 없는 시스템에서 ΔR 와 동일함)라 하면, 지연 변동이 없는 시스템의 경우 다음의 주파수 관계가 성립한다:

.

따라서, 이는 측정 및 제어가 본질적으로는 수신기의 PLL에 대한 샘플링 주파수인 클록 주파수

에서 실행되는 것을 나타낸다. 위상 검출기로부터의 오차 e(n)는 이 주파수

에서 발생되지만, 수신기의 발진기는 서비스 주파수

에서 동작한다. 또한, 상기로부터 도출된 루프 파라미터들은 샘플링 주파수

에 기초한다. 따라서, 저주파수

에서 발생된 오차값들은 서비스 주파수

에서 동작하는 수신기의 발진기에 적용될 수 있도록 적절한 값들로 스케일링되어야 한다.

오차의 매핑을 가능케 하기 위해, 루프 필터(낮은 공칭 주파수

에서 동작함)에 의해 발생된 필터링된 오차값들을 발진기(높은 공칭 주파수

에서 동작함)를 제어하기 위한 적절한 값들로 매핑시키는 새로운 매핑 함수를 생성해야 한다.

표기법을 약간 변형하면,

를 사용하여 하향 스케일링된 주파수

의 시스템 파라미터에 기초하여 계산된 시점 t에서의 VCO 제어 입력을 표기할 것이다. 또한,

를 사용하여 공칭 주파수

의 시스템 파라미터에 기초하여 계산된 시점 t에서의 VCO 제어 입력을 표기할 것이다. 따라서,

이 성립되고, 이로부터 이하의 수학식 66이 도출될 수 있다.

그리고, 이에 따라

이 성립되거나, 또는

이 성립되며, 여기서,

는 공칭 주파수

에 대응하는 공칭 DAC값이고,

는 시점 t 계산 기반 시스템 주파수

에서의 필터링된 오차이다.

상술된 바와 같이,

이 성립되며, DAC/VCO 동작은 공칭 DAC값

및 주파수

에 대해

으로 정의되었으며, 여기서,

는 시점 t에서 공칭 주파수

에 대응하는 DAC 정정 계수이다. 그러나, DAC값

및 주파수

에 대한 DAC/VCO 동작을

로 정의할 수 있으며, 여기서,

는 시점 t에서 하향 스케일링된 공칭 주파수

에 대응하는 DAC 정정 계수이다.

상기 수학식으로부터, 아래 수학식 72를 나타낼 수 있다.

수학식 70과 수학식 72를 비교해 보면, 아래 수학식 73과 수학식 74가 얻어진다.

상기 수학식들에서는, 비록 필터링된 오차

가 시스템 파라미터로부터 계산된 필터 이득 및 하향 스케일링된 공칭 주파수

에 기초하여 얻어지지만, 대응하는 오차

(도 13에 도시된 VCO 공칭 출력 f _nom에 기초함)는 매핑 계수

를 곱하여 쉽사리 얻어질 수 있다는 것을 나타낸다. 이 수학식에서는 PLL 설계에서 두 개의 주파수 영역을 사용하고 동시에 적당한 시스템 동작을 위한 올바른 제어 입력을 얻을 수 있다.

DAC는 범위

내의 정수값을 취하므로, 오차

는

에 부가되기 전에 가

장 가까운 정수로 라운드 오프되어야 하는 데, 즉 오차 매핑 함수는 아래 수학식 75로 얻어질 수 있다.

상기 오차 매핑 함수는 도 13에 예시된 것을 구현하기에 수월하고 매우 단순하다.

DAC는 발진기의 동작 주파수에 영향을 미치는 공칭값을 갖는다. 이상적으로는, 공칭 DAC 설정은 항상 발진기가 원하는 공칭 주파수를 발생하게끔 만드는 전압을 발생시킬 것이다. 기준 주파수를 추적하는 동안, 만났던 임의 오차에 의해 DAC 오프셋이 발생되고, 이것이 공칭 DAC 설정에 부가되면 오차(부궤환 제어)가 최소화된다. 실제로, 공칭 DAC 설정은 정해져야 하고 온도 변화 및 에이징 현상을 설명하기 위해 동작 동안 재조정될 수도 있다. 다른 상황에서는, 정확한 공칭 DAC값을 정확하게 결정하지 않을 수도 있다. 그러므로, 사용 전에 정확한 초기 DAC 설정을 가질 필요성을 제거시키고/거나 동작 중에 공칭 DAC 설정을 수동으로 재조정할 필요성을 제거하기 위해 최적의 공칭 DAC 설정을 적응적으로 결정할 수 있는 기술을 갖는 것이 바람직할 것이다. 최적의 공칭 DAC 설정을 적응적으로 결정하는 다른 이점은 동작 중에 계산된 DAC 오프셋을 가능한 작게 할 수 있다는 것이다. 오차를 최소화하는 데 필요한 DAC 오프셋이 얻어지면, 오차는 줄어들기 시작하고, 다시 DAC 오프셋이 줄어들게 되어, 오차가 다시 커지게 된다. 큰 DAC 오프셋을 필요로 할 경우, 사이클이 길게 되어, 정정은 DAC 오프셋이 작은 경우보다도 정확도가 덜해진다.

비록 다수의 변경 및 최적화가 가능하지만, 최적의 공칭 DAC 설정을 적응적으로 다시 계산하는 기본 기술이 도 14a 및 도 14b에 도시된다. 구체적으로는, 도 14a는 중첩되지 않은 윈도우 내의 샘플들을 사용하는 동적 매핑 함수를 도시하고, 도 14b는 중첩하는 윈도우 내의 샘플들을 사용하는 동적 매핑 함수를 도시한다. 이들 도면은 자체 설명적이므로, 이들 도면에 대한 추가의 설명은 생략하기로 한다.

도 16은 2차 또는 3차 PLL을 설계할 수 있는 PLL 설계 소프트웨어에서 구현될 수 있는 프로세스를 도시한다. 초기에, 소프트웨어가 시작되면(200), 소프트웨어는 사용자에게 초기 선택된 컴포넌트 집합에 대한 컴포넌트 특성을 입력하도록 촉구할 것이다(202). 이 단계에서, 사용자는 또한 설계될 PLL의 설계 사양을 입력할 것을 재촉받는다(204). 설계 사양 및 선택된 컴포넌트들의 입력은 동시에 또는 임의 소망하는 순서대로 발생할 수 있으며, 본 발명은 도 15에 도시된 특정 순서에 한정되는 것은 아니다.

일단 초기 정보가 사용자에 의해 수동으로 또는 소프트웨어의 다른 단 편(piece)에 의해 자동으로 입력되면, PLL 설계 소프트웨어는 선택된 컴포넌트가 주어진 경우 PLL 상부(top)가 설계 사양을 충족시키는 데 필요할 수 있는 루프 필터에 대한 시상수를 계산할 것이다(206). 이어서, 이들 시상수를 사용하여 시스템의 안정도와 같은 PLL 거동 특성을 결정한다(208). PLL 거동 특성이 만족되면, PLL 설계는 완료된다(212). 그렇지 않으면, PLL 설계 소프트웨어는 시상수의 값을 사용하여 사용자가 바람직한 거동 특성으로 PLL을 생성할 가능성이 높은 여러 컴포넌트들을 선택하는 것을 도와줄 수 있다(214). 예를 들어, PLL 설계 소프트웨어는 DAC가 충분히 높은 해상도를 갖지 않거나, 또는 원하는 PLL 설계 사양이 주어진 경우 다른 VCO가 더 양호하게 동작할 수 있다는 것을 나타낼 수 있다.

도 16은 본 발명의 일 실시예에 따른 PLL 설계 소프트웨어를 구현하는 데 사용될 수 있는 컴퓨터 시스템을 도시한다. 이 컴퓨터 시스템은 표준 컴퓨터일 수 있으며, 본 발명은 임의 특정 유형의 컴퓨터 시스템에만 제한되는 것은 아니다. 도 16에 도시된 실시예에서는, 컴퓨터(300)는 결과들을 디스플레이하기 위한 디스플레이(302) 및 하나 이상의 사용자 입력 장치(304)에 연결된다. 사용자 입력 장치는 키보드나 마우스 등의 독자형 장치일 수 있거나, 디스플레이가 터치 또는 감광형인 경우와 같이, 디스플레이에 통합될 수 있다. 본 발명은 컴퓨터에 사용되는 특정 유형의 디스플레이 및 사용자 입력 장치에만 한정되는 것은 아니다.

컴퓨터는 디스플레이 및 사용자 입력 장치로부터의 신호들을 수신하고 송신하기 위한 디스플레이 인터페이스(306) 및 입력 인터페이스(308)를 포함한다. 컴퓨터는 또한 제어 로직(312)을 구현하도록 구성된 CPU(310)를 포함하여, 컴퓨터는 메모리(316)에 저장된 PLL 설계 소프트웨어(314)가 컴퓨터(300) 상에서 실행될 수 있도록 상기에서 기술된 계산들을 수행할 수 있게 된다. 컴퓨터는 일반적으로 당업자에게 잘 알려진 바와 같이, 도 16에 도시되지 않은 다수의 추가 컴포넌트들을 갖는다. 본 발명은 도 16에 도시된 특정 구현예에만 한정되는 것이 아니라, 오히려 다르게 구성된 다수의 컴퓨터 플랫폼 상에서 구현될 수 있다.

일단 PLL이 설계되면, 개별 컴포넌트, 집적 회로를 사용하여, 또는 네트워크 소자 내의 컴퓨터 판독가능 메모리에 저장되어 마이크로프로세서 상에서 실행되는 프로그램 명령어 집합으로서 구현되는 제어 로직과 하드웨어의 조합을 사용하여 구현될 수 있다. 그러나, 당업자에게는 본원에서 기재된 모든 로직은 개별 컴포넌트, 집적 회로, 필드 프로그래머블 게이트 어레이(FPGA) 또는 마이크로프로세서 등의 프로그래머블 로직 장치 또는 이들의 임의 조합을 포함한 임의 다른 장치에 관련되어 사용되는 프로그래머블 로직을 사용하여 구현될 수 있다는 것은 명백한 사실이다. 프로그래머블 로직은 판독 전용 메모리 칩, 컴퓨터 메모리, 디스크, 또는 다른 기억 매체 등의 유형 매체에 일시적으로 또는 영구적으로 고정시킬 수 있다. 프로그래머블 로직은 또한 반송파에 포함되는 컴퓨터 데이터 신호에 고정시킬 수 있으므로, 프로그래머블 로직은 컴퓨터 버스나 통신 네트워크 등의 인터페이스를 통해 전달될 수 있다. 기술된 모든 실시예들은 본 발명의 범주 내에 포함되는 것으로 의도되었다.

본 발명의 방법에 의해 수행될 함수를 기술하는 본원에 기재된 모든 함수문(functional statement)은 당업자에게 알려진 서브루틴 및 다른 프로그래밍 기술 을 이용하여 구현된 소프트웨어 프로그램에 의해 수행될 수 있다는 것에 유의할 필요가 있다. 또한, 첨부된 도면에 도시되고 상세한 설명에 기술된 실시예들의 각종 변형 및 수정 실시예들이 본 발명의 사상 및 범주 내에서 이루어질 수 있다는 것에 주목할 필요가 있다. 따라서, 첨부된 도면에 도시되고 상세한 설명에 기재된 모든 사항은 단지 예시를 위한 것이지 제한하려는 의도는 아닌 것이다. 본 발명은 다음의 청구범위 및 그 등가물에서 한정된 것으로만 제한된다.

Claims (21)

1. 패킷 네트워크에서 클록 동기화를 위한 타임스탬프 기반 3차 위상 고정 루프(Phase Locked Loop; PLL)를 설계하는 컴퓨터 구현 방법으로서,

   상기 PLL은 루프 필터, 디지털-아날로그 변환기(DAC) 및 발진기를 포함하며,

   상기 방법은,

   상기 발진기의 중심 주파수, 상기 DAC의 레지스터 길이, 및 상기 PLL의 원하는 감쇠 인자를 특정하는 단계와,

   상기 PLL의 이득 계수 및 상기 PLL의 고유 주파수를 계산하는 단계와,

   상기 이득 계수 및 상기 고유 주파수로부터, 상기 PLL이 상기 특정된 감쇠 인자를 가질 수 있게 할 상기 루프 필터에 대한 요구되는 시상수 세트를 결정하는 단계

   를 포함하는 컴퓨터 구현 방법.
2. 제1항에 있어서,

   상기 PLL은 2개의 주파수 영역에서 설계되는 컴퓨터 구현 방법.
3. 제2항에 있어서,

   상기 제1 및 제2 주파수 영역들은 맵핑 인자를 통해 관련되어 있는 컴퓨터 구현 방법.
4. 제3항에 있어서,

   상기 맵핑 인자는 타임스탬프들의 수신 사이의 공칭 간격에 기초하는 컴퓨터 구현 방법.
5. 제1항에 있어서,

   상기 PLL은 타임스탬프들을 수신하고 그 타임스탬프들을 이용하여 마스터 클록과 동기화하도록 구성되는 컴퓨터 구현 방법.
6. 제5항에 있어서,

   상기 PLL은, 상기 로컬 발진기의 주파수와 연관된 제1 주파수 영역 및 공칭 타임스탬프 도착 주파수와 연관된 제2 주파수 영역을 가지는 컴퓨터 구현 방법.
7. 제6항에 있어서,

   상기 제1 주파수 영역은 제어 주파수 영역이고, 상기 제2 주파수 영역은 오차 측정 주파수 영역이고, 상기 방법은 공칭 샘플링 간격의 크기를 부분적으로 이용하는 것에 의해 상기 제1 주파수 영역과 상기 제2 주파수 영역에서의 차이를 고려하는 단계를 더 포함하는 컴퓨터 구현 방법.
8. 제7항에 있어서,

   상기 공칭 샘플링 간격의 크기는 평균 타임스탬프 도착 간격에 기초하는 컴퓨터 구현 방법.
9. 제1항에 있어서,

   동작 동안 계산된 DAC 오프셋이 가능한 한 작아질 수 있도록 최적 공칭 DAC 설정을 적절하게 결정하는 단계를 더 포함하는 컴퓨터 구현 방법.
10. 제1항에 있어서,

    상기 시상수들로부터, PLL 성능 특성을 결정하는 단계를 더 포함하는 컴퓨터 구현 방법.
11. 제10항에 있어서,

    상기 PLL 성능 특성은 PLL 안정도 특성을 포함하는 컴퓨터 구현 방법.
12. 패킷 네트워크에서 클록 동기화를 위한 타임스탬프 기반 3차 위상 고정 루프(Phase Locked Loop; PLL)를 설계하는 컴퓨터 구현 방법으로서,

    상기 PLL은 루프 필터, 디지털-아날로그 변환기(DAC) 및 발진기를 포함하며,

    상기 방법은,

    상기 발진기의 중심 주파수, 상기 DAC의 레지스터 길이, 및 상기 PLL의 원하는 감쇠 인자를 특정하는 단계와,

    상기 PLL에 대한 위상 마진을 특정하는 단계와,

    상기 PLL의 이득 계수 및 상기 PLL의 고유 주파수를 계산하는 단계와,

    상기 루프 필터의 전달 함수를 결정하는 단계

    를 포함하며,

    상기 루프 필터의 전달 함수를 결정하는 단계는,

    상기 위상 마진 및 상기 고유 주파수로부터, 상기 루프 필터의 제1 시상수를 계산하고,

    상기 고유 주파수 및 상기 제1 시상수로부터 제2 시상수를 계산하고,

    상기 이득 계수, 상기 고유 주파수, 상기 제1 시상수 및 상기 제2 시상수로부터 제3 시상수를 계산하는 것에 의해 수행되며,

    상기 제1, 제2 및 제3 시상수들은 상기 PLL이 상기 원하는 특정된 감쇠 인자를 가질 수 있도록 계산되는 컴퓨터 구현 방법.
13. 제12항에 있어서,

    상기 로컬 발진기는 전압 제어 발진기인 컴퓨터 구현 방법.
14. 3차 PLL의 설계에 도움이 되도록 구성되는 컴퓨터 소프트웨어로서,

    상기 PLL은 위상 검출기, 루프 필터, 디지털-아날로그 변환기 및 로컬 발진기를 포함하며,

    상기 컴퓨터 소프트웨어는,

    초기 선택된 컴포넌트 세트의 컴포넌트 특성이 특정될 수 있도록 구성되는 제어 로직 - 상기 초기 선택된 컴포넌트 세트는 적어도 상기 위상 검출기, 상기 디지털-아날로그 변환기, 및 상기 로컬 발진기를 포함함 - ;

    상기 PLL의 설계 사양들이 특정될 수 있도록 구성되는 제어 로직 - 상기 설계 사양들은 적어도 상기 PLL의 원하는 감쇠 인자를 포함함 - ;

    상기 PLL이 상기 특정된 컴포넌트 특성을 고려하여 상기 특정된 설계 사양들을 충족할 수 있도록 하는 데 요구될 상기 루프 필터에 대한 시상수들을 계산하도록 구성되는 제어 로직; 및

    상기 시상수들로부터, 그 시상수들 및 상기 초기 컴포넌트 세트를 갖는 루프 필터를 이용하여 구성되는 PLL에 대한 PLL 거동 특성을 결정하도록 구성되는 제어 로직

    을 포함하는 컴퓨터 소프트웨어.
15. 제14항에 있어서,

    상기 시상수들의 값들을 이용하여, 상기 PLL에 더 나은 거동 특성을 제공할 가능성이 더 큰 상기 PLL에 대한 상이한 컴포넌트들을 선택하도록 구성되는 제어 로직을 더 포함하는 컴퓨터 소프트웨어.
16. 제14항에 있어서,

    상기 PLL의 이득 계수 및 상기 PLL의 고유 주파수를 계산하도록 구성되는 제 어 로직을 더 포함하는 컴퓨터 소프트웨어.
17. 제16항에 있어서,

    시상수들을 계산하도록 구성되는 상기 제어 로직은,

    상기 PLL의 상기 고유 주파수 및 상기 위상 마진으로부터 상기 루프 필터의 제1 시상수를 계산하고,

    상기 고유 주파수 및 상기 제1 시상수로부터 제2 시상수를 계산하고,

    상기 이득 계수, 상기 고유 주파수, 상기 제1 시상수, 및 상기 제2 시상수로부터 제3 시상수를 계산하도록 구성되며,

    상기 제1, 제2, 및 제3 시상수들은 상기 PLL이 상기 원하는 특정된 감쇠 인자를 가질 수 있도록 계산되는 컴퓨터 소프트웨어.
18. 제14항에 있어서,

    상기 PLL은 타임스탬프들을 수신하고 그 타임스탬프들을 이용하여 마스터 클록과 동기화하도록 구성되는 컴퓨터 소프트웨어.
19. 제18항에 있어서,

    상기 PLL은, 상기 로컬 발진기의 주파수와 연관된 제1 주파수 영역 및 공칭 타임스탬프 도착 주파수와 연관된 제2 주파수 영역을 가지는 컴퓨터 소프트웨어.
20. 제19항에 있어서,

    상기 제1 주파수 영역은 제어 주파수 영역이고, 상기 제2 주파수 영역은 오차 측정 주파수 영역이고, 상기 컴퓨터 소프트웨어는 공칭 샘플링 간격의 크기를 부분적으로 이용하는 것에 의해 상기 제1 주파수 영역과 상기 제2 주파수 영역에서의 차이를 고려하도록 구성되는 제어 로직을 더 포함하는 컴퓨터 소프트웨어.
21. 제14항에 있어서,

    동작 동안 계산된 DAC 오프셋이 가능한 한 작아질 수 있게 하는 최적 공칭 DAC 설정을 적절하게 결정하도록 구성되는 제어 로직을 더 포함하는 컴퓨터 소프트웨어.

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