KR20080016463A - Method for manufacturing semiconductor device - Google Patents

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KR20080016463A
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layer
conductive layer
film
wiring
plating
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KR1020070080096A
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요시유키 오바
도시히코 하야시
Original Assignee
소니 가부시끼 가이샤
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Abstract

A method for manufacturing a semiconductor device is provided to enhance the yield of the semiconductor device by preventing the separation of film in a conductive layer. A concave part is formed on an insulating layer(12) which is formed on a substrate(11). An alloy layer, which includes Cu and metals, and a conductive layer, which is mainly Cu, are sequentially stacked, thereby forming a plating seed layer at the concave part. The conductive layer reclaims the concave part in which the plating seed layer is formed. By executing a thermal treatment, the metal of the alloy layer is reacted with the elements of the insulating layer such that a barrier layer(19) including metal compounds is formed at a boundary between the alloy and insulating layers.

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}Method for manufacturing a semiconductor device {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은, 반도체 장치의 제조 방법에 관한 것이며, 특히 배선 또는 비아(via)와 층간 절연막 사이에 자기 형성 배리어막(self-formed barrier film)이 설치된 다마신(damascene) 구조를 가지는 반도체 장치의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a semiconductor device having a damascene structure in which a self-formed barrier film is provided between a wiring or via and an interlayer insulating film. It is about a method.

본 발명은 2006년 8월 17일 일본 특허청에 출원된 일본 특허 출원 JP 2006-222194호에 대한 우선권을 주장하고, 이 일본 특허 출원의 전체 내용이 참고로 본 명세서에 포함된다.The present invention claims priority to Japanese Patent Application JP 2006-222194 filed with Japan Patent Office on August 17, 2006, the entire contents of which are incorporated herein by reference.

반도체 장치의 구리(Cu) 배선을 형성하는 프로세스에서는, 일반적으로, 층간 절연막에 설치된 배선 홈을 매립함으로써, 배선 패턴을 형성하는 다마신법이 행해지고 있다. 다마신법의 사용에 의한 Cu 배선의 형성시에는, 층간 절연막으로의 Cu의 확산을 방지하기 위해서, 통상 Cu를 매립하기 이전에, 배선 홈의 내벽을 덮은 상태에서, 탄탈(Ta), 또는 탄탈 질화막(TaN) 등의 배리어막을 10nm 정도의 막 두께로 성막한다. 그 후, 전해 도금법에 의해, 배리어막이 설치된 배선 홈 내에 Cu층을 매립한다.In the process of forming copper (Cu) wiring of a semiconductor device, the damascene method which forms a wiring pattern is generally performed by filling the wiring groove provided in the interlayer insulation film. In the formation of the Cu wiring by the damascene method, in order to prevent diffusion of Cu into the interlayer insulating film, a tantalum (Ta) or tantalum nitride film is usually covered with the inner wall of the wiring groove prior to embedding the Cu. A barrier film such as (TaN) is formed to have a film thickness of about 10 nm. Thereafter, the Cu layer is embedded in the wiring groove provided with the barrier film by the electroplating method.

그러나, 배선 피치의 미세화에 따라, Cu의 매립이 매우 곤란하게 된다. 또 한, 배선의 총체적에 대한 배리어막의 체적 비율이 증가되는데, 이것은 배선 저항을 증가시킨다. 이러한 문제점을 해결하기 위한 기술이 제안되었다(예를 들면, 비특허 문헌1(Low Resistive and Highly Reliable Cu Dual-Damascene Interconnect Technology using Self-Formed MnSixOy Barrier Layer, 「2005년 Symposium on VL SI Technology」p. 188-190) 참조). 이러한 기술에서는, 배리어막을 성막하지 않고, Mn을 함유한 Cu 층으로 이루어지는 시드층(seed layer)을 형성한다. 또한, 열처리에 의해 Mn을 확산시켜, 층간 절연막과 Cu배선의 경계면에 Mn화합물로 이루어지는 자기 형성 배리어막을 2 ~ 3nm 정도의 막 두께로 형성한다.However, as the wiring pitch becomes smaller, embedding of Cu becomes very difficult. In addition, the volume ratio of the barrier film to the total volume of the wiring is increased, which increases the wiring resistance. A technique for solving such a problem has been proposed (for example, Non-Patent Document 1 (Low Resistive and Highly Reliable Cu Dual-Damascene Interconnect Technology using Self-Formed Mn Six Ox Barrier Layer, 2005 Symposium on VL SI Technology) p. 188-190). In this technique, a seed layer made of a Cu layer containing Mn is formed without forming a barrier film. Further, Mn is diffused by heat treatment, and a self-forming barrier film made of Mn compound is formed on the interface between the interlayer insulating film and the Cu wiring with a film thickness of about 2 to 3 nm.

상기 자기 형성 배리어 프로세스가 도 3(a) 내지 도 3(c)를 참조하여 설명된다. 먼저, 도 3(a)를 참조하면, 실리콘 웨이퍼로 이루어지는 기판(11) 상에, 산화 실리콘(SiO2)으로 이루어지는 층간 절연막(12)이 형성된다. 그 후, 기판(11)에 이르는 접속 구멍(via hole)(13)이 상기 층간 절연막(12)에 형성되고, 그 다음 상기 접속 구멍(13) 내에, 예를 들면 텅스텐(W)으로 이루어지는 비아(14)를 매립한다.The self-forming barrier process is described with reference to FIGS. 3A-3C. First, referring to FIG. 3A, an interlayer insulating film 12 made of silicon oxide (SiO 2 ) is formed on a substrate 11 made of a silicon wafer. Thereafter, a via hole 13 leading to the substrate 11 is formed in the interlayer insulating film 12, and then a via made of, for example, tungsten (W) in the connection hole 13. Landfill 14).

그 다음에, 비아(14) 및 층간 절연막(12) 상에, SiO2로 이루어지는 층간 절연막(15)이 형성된다. 그 다음에, 층간 절연막(15)에, 층간 절연막(12) 및 비아(14)에 이르는 배선 홈(16)이 형성된다. 그 후, 층간 절연막(15) 상에, CuMn 층으로 이루어지는 도금 시드층(17')이 형성된다.Then, on the via 14 and the interlayer insulating film 12, an interlayer insulating film 15 made of SiO 2 is formed. Next, wiring grooves 16 that reach the interlayer insulating film 12 and the vias 14 are formed in the interlayer insulating film 15. After that, a plating seed layer 17 'made of a CuMn layer is formed on the interlayer insulating film 15.

도 3(b)를 참조하면, 전해 도금법에 의해, 배선 홈(16)을 매립하는 상태에서, 도금 시드층(17') 상에, 순Cu로 이루어지는 도전층(18)이 형성된다.Referring to FIG. 3B, a conductive layer 18 made of pure Cu is formed on the plating seed layer 17 ′ with the wiring grooves 16 embedded in the electroplating method.

다음에, 도 3(c)를 참조하면, 열처리를 행하고, 도금 시드층(17')중에 포함되는 Mn을 층간 절연막(12, 15)의 구성 성분과 반응시켜, 도금 시드층(17')과 층간 절연막(12, 15)의 경계면에, Mn화합물로 이루어지는 자기 형성 배리어막(19)을 형성한다. 상기 자기 형성 배리어막(19)은, 2nm~ 3nm의 막 두께로 형성된다. 열처리에 의하여, 도전층(18)의 표면 측에도 Mn가 편석되어, 산화 망간(MnO)층(M)이 형성된다.Next, referring to FIG. 3C, heat treatment is performed, and Mn contained in the plating seed layer 17 ′ is reacted with the constituents of the interlayer insulating films 12 and 15 to form a plating seed layer 17 ′. A self-forming barrier film 19 made of Mn compound is formed on the interface between the interlayer insulating films 12 and 15. The self-forming barrier film 19 is formed with a film thickness of 2 nm to 3 nm. By heat treatment, Mn segregates also on the surface side of the conductive layer 18, and a manganese oxide (MnO) layer M is formed.

그 후, 도면에 도시되지 않았지만, 화학적 기계적 연마(Chemical Mechanical Polishing(CMP))법에 의해, 배선 패턴으로서 불필요한 부분의 도전층(18) 및 자기 형성 배리어막(19)을 제거하고, 노출된 층간 절연막(15)의 표면측을 깍아, 상기 배선 홈(16)에 배선을 형성한다.Thereafter, although not shown in the figure, by the chemical mechanical polishing (CMP) method, the conductive layer 18 and the self-forming barrier film 19 of the unnecessary portion as the wiring pattern are removed, and the exposed interlayers are removed. The surface side of the insulating film 15 is cut to form wiring in the wiring groove 16.

전술한 제조 방법은, 통상의 Ta 또는 TaN으로 이루어지는 배리어막을 사용한 매립 프로세스에 비해, 도금 시드층(17') 중의 Mn와 층간 절연막(12, 15)의 구성 성분을 반응시켜, 박막화된 자기 형성 배리어막(19)을 형성하기 때문에, 도전층(18)의 매립 특성이 우수하다. 또한, 이러한 제조 방법은, 자기 형성 배리어막(19)의 막 두께가 Ta 또는 TaN으로 이루어지는 배리어막보다 얇기 때문에, 배선의 저 저항화를 도모할 수 있는 장점도 있다.The manufacturing method described above reacts with Mn in the plating seed layer 17 'and the constituents of the interlayer insulating films 12 and 15 to form a thinned self-forming barrier as compared with a buried process using a barrier film made of ordinary Ta or TaN. Since the film 19 is formed, the embedding characteristics of the conductive layer 18 are excellent. In addition, this manufacturing method has the advantage that the wiring thickness can be reduced because the thickness of the self-forming barrier film 19 is thinner than that of the barrier film made of Ta or TaN.

그러나, 전술한 바와 같은 제조 방법은 다음과 같은 문제점을 가지고 있다. 특히, 도금 시드층(17') 중의 Mn 농도가 충분하지 않으면, 도 3(c)를 사용하여 설 명한 공정은, 도 4에 나타낸 바와 같은 연속적인 자기 형성 배리어막(19)을 형성하지 못한다. 이에 따라 열처리의 초기 단계에서 급격한 응력 변화에 의해, 도전층(18)과 층간 절연막(12, 15)의 밀착성이 저하되어, 도전층(18)의 막 벗겨짐이 생긴다. 이것을 방지하기 위해서는, 자기 형성 배리어막(19)의 형성을 촉진시키기 위해, 도금 시드층(17')(도 3(c) 참조) 중의 Mn을 고농도화하는 것이 유효하다. 그러나, Mn의 저항값은 Cu보다 높기 때문에, Mn을 고농도화하면, 도금 시드층(17')의 시트 저항이 증대된다. 이것은, 도금 공정에 고전류를 걸리게 할 필요가 있으며, 이에 따라 도금 공정에의 부하가 증대된다. 이에 따라, 기판(11)면 내에서의 도전층(18)의 도금 성장이 불균일하게 되어, 도전층(18)의 매립 균일성이 저하된다. 또한, 도금 시드층(17')의 표면 측의 Mn은 도금액 중에 쉽게 용출되는데, 이것은 도금액 중에 용출된 Mn이 도전층(18)과 함께 배선 홈(16) 내에 매립되어, 배선 저항이 증대된다는 문제점에 이르게 한다. However, the manufacturing method as described above has the following problems. In particular, if the Mn concentration in the plating seed layer 17 'is not sufficient, the process described using Fig. 3C does not form a continuous self-forming barrier film 19 as shown in Fig. 4. As a result, the rapid change in stress in the initial stage of heat treatment lowers the adhesion between the conductive layer 18 and the interlayer insulating films 12 and 15, resulting in peeling of the conductive layer 18. In order to prevent this, it is effective to increase the concentration of Mn in the plating seed layer 17 '(see Fig. 3 (c)) in order to promote the formation of the self-forming barrier film 19. However, since the resistance value of Mn is higher than Cu, when Mn is made high, the sheet resistance of the plating seed layer 17 'increases. This requires a high current to be applied to the plating process, thereby increasing the load on the plating process. As a result, the plating growth of the conductive layer 18 in the surface of the substrate 11 becomes uneven, and the embedding uniformity of the conductive layer 18 is lowered. In addition, Mn on the surface side of the plating seed layer 17 'is easily eluted in the plating liquid, which causes Mn eluted in the plating liquid to be embedded in the wiring groove 16 together with the conductive layer 18, thereby increasing the wiring resistance. To reach.

이상으로부터 본 발명은, 도금 공정에의 부하를 억제하면서, 도전층의 막 벗겨짐을 방지하고, 기판면 내에서의 도전층의 매립 균일성을 향상시키고, 배선 저항의 증대를 억제하는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 하고 있다.As mentioned above, this invention manufactures the semiconductor device which prevents peeling of the conductive layer, improves the embedding uniformity of the conductive layer in a board | substrate surface, and suppresses increase of wiring resistance, suppressing the load to a plating process. It aims to provide a method.

본 발명에 따른 반도체 장치의 제조 방법에서는, 다음과 같은 공정이 차례로 실행된다. 먼저, 기판 상에 형성된 절연막에 오목부가 형성된다. 다음에, 오목부의 내벽을 덮은 상태에서, 구리(Cu)와 Cu 이외의 금속으로 이루어지는 합금층과, Cu를 주성분으로 하는 도전층을 차례로 적층하여 이루어지는 도금 시드층이 형성된다. 다음에, 도금법에 의해, 도금 시드층이 설치된 오목부에, Cu를 주성분으로 하는 도전층이 매립된다. 그 다음에, 열처리를 실행하고, 합금층 중의 금속을 절연막의 구성 성분과 반응시켜, 합금층과 절연막의 경계면에, Cu의 확산 배리어성을 가지는 금속 화합물로 이루어지는 배리어막을 형성한다.In the method of manufacturing a semiconductor device according to the present invention, the following steps are executed in sequence. First, a recess is formed in the insulating film formed on the substrate. Next, in the state which covered the inner wall of a recessed part, the plating seed layer formed by laminating | stacking the alloy layer which consists of copper (Cu) and metals other than Cu, and the electrically conductive layer which has Cu as a main component in order is formed. Next, a conductive layer containing Cu as a main component is embedded in the recessed portion where the plating seed layer is provided by the plating method. Then, heat treatment is performed to react the metal in the alloy layer with the constituent components of the insulating film to form a barrier film made of a metal compound having a diffusion barrier property of Cu at the interface between the alloy layer and the insulating film.

이와 같은 반도체 장치의 제조 방법에 따르면, 합금층에 포함되는 Cu 이외의 금속의 저항값이 높아도, 합금층과 Cu를 주성분으로 하는 도전층을 차례로 적층하여 이루어지는 도금 시드층이 형성되기 때문에, 합금층으로만 도금 시드층을 형성하는 경우와 비교하여, 도금 시드층의 시트 저항이 낮아진다. 그러므로, 연속적인 배리어막이 형성되는 정도로, 합금층 중의 상기 금속이 고농도화 되었다고 해도, 도금 시드층의 시트 저항의 증가가 억제된다. 이에 따라, 도금 공정시에 고전류를 걸리게 하지 않아도 되고, 도금 공정의 부하가 억제된다. 따라서, 도금 공정의 부하를 억제한 상태에서, 합금층 중의 상기 금속을 고농도함으로써 합금층과 절연막의 경계면에 연속적인 배리어막이 형성될 수 있다. 이에 따라, 도전층과 절연막의 밀착성이 향상되고, 도전층의 막 벗겨짐을 방지할 수 있다. 또한, 도금 시드층의 시트 저항이 낮게 되므로, 기판면 내에서의 도전층의 도금 성장의 불균일이 억제되고, 도전층의 매립 균일성이 향상된다. 또한, 도금 공정시, 도금 시드층의 합금층이 Cu를 주성분으로 하는 도전층에 의하여 덮이기 때문에, 도금액 중에 합금층의 표면 측으로 상기 금속이 용출되는 것이 방지된다. 이에 따라, 도금법에 의해, 오목부에 도전층을 매립할 때에, 도금액 중에 용출된 금속이 도전층과 함께 매립되는 것에 의한, 도전층의 저항의 증대가 방지된다.According to the manufacturing method of such a semiconductor device, even if the resistance value of metals other than Cu contained in an alloy layer is high, since the plating seed layer formed by laminating | stacking an alloy layer and the conductive layer which has a Cu as a main component one by one is formed, an alloy layer Compared with the case where only the plating seed layer is formed, the sheet resistance of the plating seed layer is lowered. Therefore, even if the metal in the alloy layer is made highly concentrated to the extent that a continuous barrier film is formed, an increase in sheet resistance of the plating seed layer is suppressed. Thereby, it is not necessary to apply high current at the time of a plating process, and the load of a plating process is suppressed. Therefore, a continuous barrier film can be formed on the interface between the alloy layer and the insulating film by high concentration of the metal in the alloy layer while suppressing the load of the plating process. Thereby, adhesiveness of a conductive layer and an insulating film improves, and peeling off of a conductive layer can be prevented. Moreover, since the sheet resistance of a plating seed layer becomes low, the nonuniformity of the plating growth of the conductive layer in a board | substrate surface is suppressed, and the embedding uniformity of a conductive layer improves. In the plating step, the alloy layer of the plating seed layer is covered with a conductive layer containing Cu as a main component, thereby preventing the metal from eluting to the surface side of the alloy layer in the plating liquid. Thereby, when the conductive layer is embedded in the recess by the plating method, an increase in the resistance of the conductive layer due to the metal eluted in the plating liquid is buried together with the conductive layer is prevented.

상기에서 설명한 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 도전층의 막 벗겨짐을 방지할 수 있으며, 따라서 반도체 장치의 수율을 향상시킬 수 있다. 또한, 기판면 내에서의 도전층의 매립 균일성이 향상되므로, 예를 들면 CMP법에 의해 도전층을 연마할 때의 디싱(dishing)이나 에로전(erosion)을 억제할 수 있다. 또한, 도전층의 저항의 증대가 방지될 수 있다. 따라서, 오목부가 배선 홈이고, 도전층이 배선인 경우에는, 배선 저항의 증대가 방지될 수 있고, 배선 신뢰성이 향상될 수 있다.As described above, the semiconductor device manufacturing method according to the embodiment of the present invention can prevent the peeling of the conductive layer, thereby improving the yield of the semiconductor device. In addition, since the uniformity of embedding of the conductive layer in the substrate surface is improved, dishing and erosion at the time of polishing the conductive layer by, for example, the CMP method can be suppressed. In addition, an increase in the resistance of the conductive layer can be prevented. Therefore, when the recess is the wiring groove and the conductive layer is the wiring, an increase in the wiring resistance can be prevented and the wiring reliability can be improved.

이하에서, 본 발명의 실시예가 도면을 참조하여 상세하게 설명된다.In the following, embodiments of the present invention are described in detail with reference to the drawings.

(제1 실시예)(First embodiment)

본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법은, 싱글 다마신 배선 구조의 형성에 관계된다. 이하에서, 제1 실시예가 도 1(a) 내지 도 1(f)의 제조 공정 단면도를 참조하여 설명된다. 다음의 설명에서는, 배경 기술과 동일한 구성에는, 동일한 번호가 부여된다.The method for manufacturing a semiconductor device according to the first embodiment of the present invention relates to the formation of a single damascene wiring structure. In the following, a first embodiment is described with reference to the sectional view of the manufacturing process of Figs. 1 (a) to 1 (f). In the following description, the same numbers are assigned to the same configurations as the background art.

먼저, 도 1(a)를 참조하면, 트랜지스터 등의 소자가 형성된 실리콘 웨이퍼로 이루어지는 기판(11) 상에, 예를 들면 SiO2으로 이루어지는 층간 절연막(12)이 형성된다. 그 후, 기판(11)에 이르는 상태의 접속 구멍(13)이 형성되고, 접속 구 멍(13) 내에, 예를 들면 W로 이루어지는 비아(14)가 매립된다.First, referring to FIG. 1A, an interlayer insulating film 12 made of, for example, SiO 2 is formed on a substrate 11 made of a silicon wafer on which elements such as transistors are formed. Thereafter, the connection hole 13 which reaches the board | substrate 11 is formed, and the via 14 which consists of W, for example is filled in the connection hole 13.

다음에, 예를 들면 플라즈마 여기 화학적 기상 성장(Plasma Enhanced Chemical Vapor Deposition(PECVD))법에 의해, 성막 가스로서 실란(SiH4)이 사용되고, 비아(14) 및 층간 절연막(12) 상에, 예를 들면 SiO2로 이루어지는 층간 절연막(15)이 형성된다.Next, silane (SiH 4 ) is used as the deposition gas, for example, by the plasma enhanced chemical vapor deposition (PECVD) method, on the via 14 and the interlayer insulating film 12, for example. For example, an interlayer insulating film 15 made of SiO 2 is formed.

그 다음에, 층간 절연막(15) 상에, 배선 홈 패턴을 가지는 레지스트 패턴(도시하지 않음)을 형성하고, 상기 레지스트 패턴을 마스크로 이용한 에칭에 의해 층간 절연막(15)에, 배선 홈(16)(오목부)을 형성한다. 상기 배선 홈(16)의 개구 폭은, 75nm이다.Next, a resist pattern (not shown) having a wiring groove pattern is formed on the interlayer insulating film 15, and the wiring groove 16 is formed in the interlayer insulating film 15 by etching using the resist pattern as a mask. (Concave part) is formed. The opening width of the wiring groove 16 is 75 nm.

도 1(b)를 참조하면, 예를 들면 CuMn 합금 타겟을 사용하여 스퍼터링법 등의 물리적 기상 성장(Physical Vapor Deposition(PVD))법에 의해, 배선 홈(16)의 내벽을 덮은 상태에서, 층간 절연막(15) 상에, CuMn으로 이루어지는 합금층(17a)이 형성된다. Mn의 저항이 Cu의 저항보다 높다. 또한, 후속 공정에서 열처리를 행함으로써, 합금층(17a)의 Mn이 층간 절연막(12, 15)의 구성성분과 반응하여 자기 형성 배리어막을 형성한다.Referring to FIG. 1 (b), an interlayer is formed in a state where an inner wall of the wiring groove 16 is covered by, for example, a physical vapor deposition (PVD) method such as sputtering using a CuMn alloy target. On the insulating film 15, an alloy layer 17a made of CuMn is formed. The resistance of Mn is higher than that of Cu. In addition, by performing heat treatment in a subsequent step, Mn of the alloy layer 17a reacts with the constituents of the interlayer insulating films 12 and 15 to form a self-forming barrier film.

그러므로, 합금층(17a) 중의 Mn농도 및 합금층(17a)의 막 두께는, 임의의 범위 내로 규정된다. 특히, Mn농도 및 막 두께의 값은, 후속 공정에서 행하는 열처리에 의해, 합금층(17a)과 층간 절연막(12, 15)의 경계면에 연속적인 자기 형성 배리어막을 형성하기 위한 하한값 이상이다. 또한, Mn농도 및 막 두께의 값은, 배선 홈(16) 내에 형성하는 배선 중에 Mn가 잔존한 경우의 배선 저항과, 상기 합금층(17a) 상에 후술하는 Cu를 주성분으로 하는 도전층을 적층하여 이루어지는 도금 시드층의 시트 저항이 허용범위 내로 되는 상한값 이하이다. Therefore, Mn concentration in the alloy layer 17a and the film thickness of the alloy layer 17a are prescribed | regulated in arbitrary ranges. In particular, the values of the Mn concentration and the film thickness are equal to or more than the lower limit for forming a continuous self-forming barrier film on the interface between the alloy layer 17a and the interlayer insulating films 12 and 15 by the heat treatment performed in a subsequent step. In addition, the value of Mn concentration and film thickness laminate | stacks the wiring resistance when Mn remains in the wiring formed in the wiring groove 16, and the conductive layer which has Cu mentioned later as a main component on the said alloy layer 17a. The sheet resistance of the plating seed layer which is formed is less than or equal to the upper limit within the allowable range.

구체적으로는, 합금층(17a) 중의 Mn농도는 1 atomic% 내지 10 atomic%의 범위 내이며, 바람직하게는 2 atomic% 내지 6 atomic% 범위 내이다. 또한, 합금층(17a)의 막 두께는, 상기 상한값에 더하여, 그 후의 도금법에 의한 도전층의 매립 특성이 악화되지 않는 정도로 소정의 값 이하로 되도록 규정된다. 구체적으로는, 합금층(17a)의 막 두께는, 배선 홈 패턴을 갖지 않는 평활부(smooth part)에서 10nm 내지 50nm의 범위 내이다. 여기에서는, 합금층(17a)은, 예를 들면 30nm의 막 두께로 형성된다.Specifically, the Mn concentration in the alloy layer 17a is in the range of 1 atomic% to 10 atomic%, preferably in the range of 2 atomic% to 6 atomic%. In addition, the film thickness of the alloy layer 17a is prescribed | regulated so that it may become below a predetermined value to the extent that the embedding characteristic of the electrically conductive layer by the subsequent plating method does not deteriorate in addition to the said upper limit. Specifically, the film thickness of the alloy layer 17a is in the range of 10 nm to 50 nm in a smooth part having no wiring groove pattern. Here, the alloy layer 17a is formed with a film thickness of 30 nm, for example.

다음에, 도 1(c)를 참조하면, 합금층(17a) 상에, 예를 들면 순Cu으로 이루어지는 도전층(17b)이, 예를 들면 30nm의 막 두께로 형성된다. 이에 따라, 합금층(17a)과 도전층(17b)이 이 순서로 적층된 도금 시드층(17)이 형성된다. 이에 따라, 합금층(17a)의 표면측이 순Cu으로 이루어지는 도전층(17b)으로 덮이게 된다. 따라서, 도금 시드층(17)이 CuMn으로 이루어지는 합금층(17a)으로만 형성되는 경우와 비교하여, 도금 시드층(17)의 시트 저항이 낮아진다. 이로써, 후술하는 배선 홈(16) 내에 도전층을 매립하는 도금 공정의 부하가 억제된다.Next, referring to FIG. 1C, a conductive layer 17b made of pure Cu, for example, is formed on the alloy layer 17a with a film thickness of 30 nm, for example. Thereby, the plating seed layer 17 in which the alloy layer 17a and the conductive layer 17b are laminated in this order is formed. As a result, the surface side of the alloy layer 17a is covered with the conductive layer 17b made of pure Cu. Therefore, compared with the case where the plating seed layer 17 is formed only of the alloy layer 17a which consists of CuMn, the sheet resistance of the plating seed layer 17 becomes low. Thereby, the load of the plating process of embedding a conductive layer in the wiring groove 16 mentioned later is suppressed.

본 실시예에서는, 도전층(17b)이 순Cu로 구성된다. 그러나, 상기 도전층(17b)의 재료는, Cu를 주성분으로서 포함하고 있으면 임의의 재료일 수 있다. 예를 들면, 비저항의 상승이 적은 CuAg 합금이 사용될 수 있다.In the present embodiment, the conductive layer 17b is composed of pure Cu. However, the material of the conductive layer 17b may be any material as long as Cu is contained as a main component. For example, a CuAg alloy with a small increase in specific resistance can be used.

상기 도전층(17b)의 막 두께는, 전술한 바와 같이, 도금 시드층(17)의 시트 저항이 허용 범위 내로 억제되고, 도금법에 의한 도전층(18)의 매립 특성이 악화되지 않도록 설정된다. 구체적으로는, 도전층(17b)의 막 두께는, 배선 홈 패턴을 갖지 않는 평활부에서 10nm 내지 50nm의 범위 내이다. 본 실시예에서는, 도전층(17b)은, 예를 들면 30nm의 막 두께로 형성된다.As described above, the film thickness of the conductive layer 17b is set so that the sheet resistance of the plating seed layer 17 is suppressed within the allowable range and the embedding characteristics of the conductive layer 18 by the plating method are not deteriorated. Specifically, the film thickness of the conductive layer 17b is in the range of 10 nm to 50 nm in the smooth part which does not have a wiring groove pattern. In this embodiment, the conductive layer 17b is formed to have a film thickness of 30 nm, for example.

다음에, 도 1(d)를 참조하면, 예를 들면 전해 도금법에 의해, 배선 홈(16)을 매립하는 상태에서, 상기 도전층(17b) 상에, 예를 들면 순Cu으로 이루어지는 도전층(18)이 800nm 이상의 막 두께로 형성된다. 이러한 매립 상태에서, 전술한 바와 같이, 도금 시드층(17)의 시트 저항이 낮기 때문에, 기판(11)면 내에서의 도전층(18)의 매립 균일성이 향상된다. 또한, 합금층(17a)의 표면측이 순Cu으로 이루어지는 도전층(17b)으로 덮이게 된다. 이에 따라, 합금층(17a)의 표면 측의 Mn이 도금액 중에 용출되는 것이 방지되고, 도금액 중에 용출된 Mn이 배선 홈(16) 내에 도전층(18)과 함께 매립되는 것이 방지된다. 따라서, 배선 저항의 증대가 방지된다. 또, 도금액 중에 용출된 Mn이 도금 공정에 미치는 악영향이 방지된다.Next, referring to FIG. 1 (d), a conductive layer (for example, pure Cu) formed on the conductive layer 17b in a state where the wiring groove 16 is buried by, for example, electrolytic plating. 18) is formed with a film thickness of 800 nm or more. In this embedded state, as described above, since the sheet resistance of the plating seed layer 17 is low, the embedding uniformity of the conductive layer 18 in the surface of the substrate 11 is improved. The surface side of the alloy layer 17a is covered with the conductive layer 17b made of pure Cu. As a result, Mn on the surface side of the alloy layer 17a is prevented from being eluted in the plating liquid, and Mn eluted in the plating liquid is prevented from being embedded in the wiring groove 16 together with the conductive layer 18. Therefore, an increase in wiring resistance is prevented. In addition, the adverse effect of Mn eluted in the plating liquid on the plating process is prevented.

본 실시예에서는, 도전층(18)이 순Cu로 구성된다. 그러나, 상기 도전층(18)의 재료는 Cu를 주성분으로서 포함하고 있으면 임의의 재료일 수 있다. 예를 들면, 비저항의 상승이 적은 CuAg 합금이 사용될 수 있다.In this embodiment, the conductive layer 18 is composed of pure Cu. However, the material of the conductive layer 18 may be any material as long as it contains Cu as a main component. For example, a CuAg alloy with a small increase in specific resistance can be used.

다음에, 도 1(e)를 참조하면, 예를 들면 300℃에서 30분간의 열처리가 실행된다. 이에 따라, 합금층(17a)(도 1(d) 참조) 중의 Mn을 층간 절연막(12, 15)의 구성 성분과 반응시켜, 합금층(17a)과 층간 절연막(12, 15)의 경계면에, Cu의 확산 방지성을 가지는 자기 형성 배리어막(19)을 형성한다. 자기 형성 배리어막(19)을 형성하기 위한 열처리의 온도 범위 및 처리 시간은, 자기 형성 배리어막(19)의 확실한 형성을 촉진하고, 열처리에 의한 디바이스에의 악영향을 방지하기 위해, 200℃ ~ 400℃, 60초 ~ 2시간인 것이 바람직하고, 보다 바람직하게는 60초 ~ 30분간이다. 또한, 층간 절연막(12, 15)의 구성 성분은, 층간 절연막(12, 15)의 표면에 흡착되는 대기중으로부터의 산소 또는 수분 등을 포함한다.Next, referring to FIG. 1E, a heat treatment for 30 minutes is performed, for example, at 300 ° C. Thereby, Mn in the alloy layer 17a (refer FIG. 1 (d)) is made to react with the constituents of the interlayer insulating films 12 and 15, and at the interface between the alloy layer 17a and the interlayer insulating films 12 and 15, A self-forming barrier film 19 having Cu diffusion preventing property is formed. The temperature range and the processing time of the heat treatment for forming the self-forming barrier film 19 are 200 ° C. to 400 to promote reliable formation of the self-forming barrier film 19 and to prevent adverse effects on the device by heat treatment. It is preferable that it is 60 degreeC-2 hours, and, More preferably, it is 60 second-30 minutes. The components of the interlayer insulating films 12 and 15 include oxygen or moisture from the atmosphere adsorbed on the surfaces of the interlayer insulating films 12 and 15.

본 실시예에서는, 층간 절연막(12, 15)이 SiO2로 구성되고, 자기 형성 배리어막(19)이, 실리콘 함유 Mn 산화물(MnSixOy) 또는 Mn 산화물(MnxOy) 등의 Mn화합물로 구성된다. 자기 형성 배리어막(19)의 막 두께는, 2nm ~ 3nm이다. 합금층(17a)은, 연속적인 자기 형성 배리어막(19)이 형성되는 정도로 고농도화 된 Mn을 함유한다. 이에 따라, 종래 방법과 비교하여 다량의 Mn이 합금층(17a)과 층간 절연막(12, 15)의 경계면에 공급될 수 있어, 견고하며 밀착성 높은 연속적인 자기 형성 배리어막(19)을 형성한다. 이로써, 열처리의 초기의 단계에서의 급격한 응력 변화에 기인한, 도전층(18)의 막 벗겨짐의 발생이 방지된다. 또, 열처리 조건에 대하여 넓은 범위가 확보될 수 있다. 이러한 열처리에 의해, 도전층(18)의 표면 측에도 Mn이 편석됨으로써, MnO층 M이 형성된다.In this embodiment, the interlayer insulating films 12 and 15 are composed of SiO 2 , and the self-forming barrier film 19 is made of Mn such as silicon-containing Mn oxide (MnSi x O y ) or Mn oxide (Mn x O y ). It consists of a compound. The film thickness of the self-forming barrier film 19 is 2 nm to 3 nm. The alloy layer 17a contains Mn that is highly concentrated to the extent that the continuous self-forming barrier film 19 is formed. As a result, a large amount of Mn can be supplied to the interface between the alloy layer 17a and the interlayer insulating films 12 and 15 as compared with the conventional method, thereby forming a strong self-adhesive continuous barrier film 19 having high adhesion. As a result, occurrence of film peeling of the conductive layer 18 due to a sudden stress change in the initial stage of heat treatment is prevented. In addition, a wide range can be ensured with respect to heat treatment conditions. By this heat treatment, Mn is segregated on the surface side of the conductive layer 18, whereby the MnO layer M is formed.

다음에, 도 1(f)를 참조하면, 예를 들면 CMP법에 의해, 2단계의 연마가 실행된다. 1단계 연마에서는, MnO층 M(도 1(e) 참조) 및 배선 패턴으로서 불필요한 부분의 도전층(18)(도 1(e) 참조)이 제거된다. 그 다음에, 2단계의 연마에서는, 자 기 형성 배리어막(19)이 제거되고, 노출된 층간 절연막(15)이 100nm로 깎인다. 이로써, 배선 홈(16)에 Cu로 이루어지는 배선(18')이 형성된다. 상기한 자기 형성 배리어막(19)이 도전층(18)과 층간 절연막(12, 15)의 경계면에 형성되기 때문에, CMP 공정에 의한 도전층(18)의 막 벗겨짐이 방지되며, 따라서 CMP 조건에 대하여 넓은 범위가 확보될 수 있다.Next, referring to Fig. 1 (f), two-step polishing is performed by, for example, the CMP method. In the one-step polishing, the MnO layer M (see Fig. 1 (e)) and the conductive layer 18 (see Fig. 1 (e)) of portions unnecessary as wiring patterns are removed. Then, in the two-step polishing, the self-forming barrier film 19 is removed and the exposed interlayer insulating film 15 is shaved to 100 nm. Thus, the wiring 18 'made of Cu is formed in the wiring groove 16. Since the above-described self-forming barrier film 19 is formed at the interface between the conductive layer 18 and the interlayer insulating films 12 and 15, the film peeling of the conductive layer 18 by the CMP process is prevented, and thus the CMP conditions A wide range can be secured.

다음에, 상기 CMP 공정에서 구연산 수용액이나 옥살산 수용액 등을 사용한 유기산 세정이 실행되어, 배선(18') 상의 산화막과 상기 CMP 공정후 Cu표면에 잔존하는 벤조트리아졸(benzotriazole) 유도체 등의 Cu의 방식제를 제거한다. 그 후, 트리메틸실란(3MS; trimethylsilane) 등의 실리콘 함유 재료와 암모니아(NH3) 등을 성막 가스로서 사용한 CVD법에 의해, 배선(18') 및 층간 절연막(15) 상에, 예를 들면 탄질화 실리콘(SiCN)으로 이루어지는 캡막(20)을 50nm의 막 두께로 성막한다.Next, an organic acid wash using an aqueous citric acid solution or an oxalic acid solution is performed in the CMP process, and an Cu film such as an benzotriazole derivative remaining on the oxide film on the wiring 18 'and the Cu surface after the CMP process. Remove the agent. Then, for example, carbonaceous on the wiring 18 'and the interlayer insulating film 15 by the CVD method using a silicon-containing material such as trimethylsilane (3MS; trimethylsilane) and ammonia (NH 3 ) as the film forming gas. A cap film 20 made of silicon nitride (SiCN) is formed to have a film thickness of 50 nm.

이와 같은 반도체 장치의 제조 방법에서는, 도 1(c)을 사용하여 설명한 바와 같이 합금층(17a)과 순Cu으로 이루어지는 도전층(17b)을 차례로 적층하여 이루어지는 도금 시드층(17)을 형성한다. 이에 따라, 도금 공정의 부하를 억제하면서 합금층(17a) 중의 Mn을 고농도화 할 수 있다. 따라서, 연속적인 자기 형성 배리어막(19)이 합금층(17a)과 층간 절연막(12, 15)의 경계면에 형성될 수 있다. 이로써, 도전층(18)과 층간 절연막(12, 15)의 밀착성이 향상되고, 도전층(18)의 막 벗겨짐을 방지할 수 있다. 따라서, 반도체 장치의 수율이 향상될 수 있다. 또한, 자기 형성 배리어막(19)을 형성할 때의 열처리 조건이나 도전층(18)을 연마할 때의 CMP 조건에 대하여 넓은 범위가 확보될 수 있다.In the method of manufacturing such a semiconductor device, as described with reference to FIG. 1C, a plating seed layer 17 formed by sequentially laminating an alloy layer 17a and a conductive layer 17b made of pure Cu is formed. Thereby, Mn in the alloy layer 17a can be made high concentration, suppressing the load of a plating process. Thus, a continuous self-forming barrier film 19 can be formed at the interface between the alloy layer 17a and the interlayer insulating films 12 and 15. Thereby, adhesiveness of the conductive layer 18 and the interlayer insulation films 12 and 15 is improved, and peeling of the conductive layer 18 can be prevented. Therefore, the yield of the semiconductor device can be improved. Moreover, a wide range can be ensured with respect to the heat treatment condition when the self-forming barrier film 19 is formed or the CMP condition when the conductive layer 18 is polished.

또한, 도금 시드층(17)의 시트 저항이 낮게될 수 있으므로, 기판(11)면 내에서의 도전층(18)의 매립 균일성을 향상시킬 수 있다. 따라서, CMP법에 의해 도전층(18)을 연마할 때의 디싱 및 에로전이 억제될 수 있어, 배선 신뢰성을 향상할 수 있다.In addition, since the sheet resistance of the plating seed layer 17 may be low, the uniformity of embedding of the conductive layer 18 in the surface of the substrate 11 may be improved. Therefore, dishing and erosion at the time of polishing the conductive layer 18 by the CMP method can be suppressed, and wiring reliability can be improved.

또한, 도금 공정에서, 합금층(17a)이 순Cu으로 이루어지는 도전층(17b)으로 덮이기 때문에, 도금액 중의 Mn의 용출이 방지된다. 이에 따라, 배선 홈(16)에 Mn을 도전층(18)과 함께 매립함으로써 배선(18')의 저항의 증대를 방지할 수 있다.In the plating step, since the alloy layer 17a is covered with the conductive layer 17b made of pure Cu, elution of Mn in the plating liquid is prevented. Accordingly, by filling Mn in the wiring groove 16 together with the conductive layer 18, it is possible to prevent an increase in the resistance of the wiring 18 ′.

표 1은, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법이 적용된 도금 시드층(1)과, 본 발명의 일 실시예가 적용되어 있지 않은 도금 시드층(2), (3)의 시트 저항값의 비교 결과를 나타낸다.Table 1 shows sheet resistances of the plating seed layer 1 to which the manufacturing method of the semiconductor device according to the embodiment of the present invention is applied and the plating seed layers 2 and 3 to which the embodiment of the present invention is not applied. The result of a comparison of values is shown.

[표 1]TABLE 1

구성 (막 두께)Composition (film thickness) 시트 저항(Ω/□)Sheet Resistance (Ω / □) 도금 시드층 (1)Plating Seed Layers (1) 순 Cu층 (30 nm)/2A% Mn함유 CuMn층(30 nm)Pure Cu layer (30 nm) / 2A% Mn containing CuMn layer (30 nm) 1.0271.027 도금 시드층 (2)Plating Seed Layers (2) 2A% Mn함유 CuMn층(60 nm)2A% Mn-containing CuMn layer (60 nm) 3.2773.277 도금 시드층 (3)Plating Seed Layers (3) A% Mn함유 CuMn층(60 nm)A% Mn-containing CuMn layer (60 nm) 1.8731.873

도금 시드층(1)은 막 두께 30nm의 2A% Mn함유 CuMn층(합금층(17a)) 상에 막 두께 30nm의 순Cu층(도전층(17b))을 적층하여 얻어진다. 도금 시드층(2)은 60nm의 막 두께의 2A% Mn함유 CuMn층으로 형성된다. 표 1에 나타낸 바와 같이, 도금 시드층(1)의 시트 저항값이, 도금 시드층(2)의 시트 저항값보다 현저하게 낮다는 것이 확인된다. 도금 시드층(3)은 60nm의 막 두께의 A% Mn함유 CuMn 층으로 형성되어, 상기 도금 시드층(2)의 Mn농도의 1/2의 Mn농도를 가지고 있다. 표 1에 도시된 바 와 같이, 도금 시드층(3)의 전체 Mn농도가 도금 시드층(1)의 전체 Mn농도와 동등하여도, 도금 시드층(1)의 시트 저항이 도금 시드층(3)의 시트 저항보다 낮다는 것이 확인된다. 따라서, CuMn으로 이루어지는 합금층(17a) 상에 순Cu으로 이루어지는 도전층(17b)을 적층시킴으로써, 합금층(17a)만으로 도금 시드층(17)을 구성하는 경우와 비교하여, 도금 시드층(17)의 시트 저항값이 현저하게 억제된 것이 확인된다.The plating seed layer 1 is obtained by laminating a pure Cu layer (conductive layer 17b) having a thickness of 30 nm on a 2A% Mn-containing CuMn layer (alloy layer 17a) having a thickness of 30 nm. The plating seed layer 2 is formed of a 2A% Mn-containing CuMn layer having a film thickness of 60 nm. As shown in Table 1, it is confirmed that the sheet resistance value of the plating seed layer 1 is significantly lower than the sheet resistance value of the plating seed layer 2. The plating seed layer 3 is formed of an A% Mn-containing CuMn layer having a film thickness of 60 nm, and has a Mn concentration of 1/2 of the Mn concentration of the plating seed layer 2. As shown in Table 1, even if the total Mn concentration of the plating seed layer 3 is equal to the total Mn concentration of the plating seed layer 1, the sheet resistance of the plating seed layer 1 is equal to the plating seed layer 3. It is confirmed that it is lower than the sheet resistance of). Therefore, by plating the conductive layer 17b made of pure Cu on the alloy layer 17a made of CuMn, the plating seed layer 17 is compared with the case where the plating seed layer 17 is formed only of the alloy layer 17a. It is confirmed that the sheet resistance value of?) Is remarkably suppressed.

(제2 실시예)(2nd Example)

이하에서, 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법이, 도 2(a) ~ 도 2(k)의 제조 공정의 단면도를 참조하여 설명된다. 제2 실시예에 따른 방법의 설명을 위하여, 제1 실시예에서 설명한 캡막 상에, 듀얼 다마신 배선 구조를 형성하는 예가 설명된다.Hereinafter, a method of manufacturing a semiconductor device according to a second embodiment of the present invention will be described with reference to sectional views of the manufacturing process of FIGS. 2A to 2K. For explanation of the method according to the second embodiment, an example of forming a dual damascene wiring structure on the cap film described in the first embodiment will be described.

먼저, 도 2(a)를 참조하면, 캡막(20) 상에, 예를 들면 PE－CVD법에 의해, 예를 들면 SiO2로 이루어지는 층간 절연막(21)이 350nm의 막 두께로 성막된다. 이어서, 층간 절연막(21) 상에, 접속 구멍 패턴을 가지는 레지스트 패턴(도시하지 않음)이 형성되고, 상기 레지스트 패턴을 마스크로 사용한 에칭에 의해, 캡막(20)에 이르는 상태의 접속 구멍(22a)이 형성된다.First, referring to FIG. 2A, an interlayer insulating film 21 made of SiO 2 , for example, is formed on the cap film 20 by a PE-CVD method, for example, at a film thickness of 350 nm. Subsequently, a resist pattern (not shown) having a connection hole pattern is formed on the interlayer insulating film 21, and the connection hole 22a in a state of reaching the cap film 20 by etching using the resist pattern as a mask. Is formed.

다음에, 도 2(b)를 참조하면, 접속 구멍(22a)을 매립하는 상태에서, 층간 절연막(21) 상에 레지스트(R)가 도포된다. 이어서, 레지스트(R) 상에 SOG(Spin On Glass)막이 형성되고, SOG막 상에 배선 홈 패턴을 가지는 레지스트 패턴(도시하지 않음)이 형성된다. 그 후, 상기 레지스트 패턴을 마스크로 사용한 에칭에 의해, SOG막이 가공되어, 하드 마스크(hard mask)(23)가 형성된다.Next, referring to FIG. 2B, a resist R is applied onto the interlayer insulating film 21 in a state where the connection hole 22a is buried. Next, a SOG (Spin On Glass) film is formed on the resist R, and a resist pattern (not shown) having a wiring groove pattern is formed on the SOG film. Thereafter, the SOG film is processed by etching using the resist pattern as a mask to form a hard mask 23.

다음에, 도 2(c)를 참조하면, 하드 마스크(23)를 에칭 마스크로 사용한 에칭에 의해, 상기 레지스트(R)(도 2(b) 참조)가 가공되고, 배선 홈 패턴을 가지는 레지스트 패턴(R')을 형성한다. 또, 접속 구멍(22a)의 저부측을 덮는 레지스트(R)가 잔존된다.Next, referring to FIG. 2C, the resist R (see FIG. 2B) is processed by etching using the hard mask 23 as an etching mask, and a resist pattern having a wiring groove pattern. (R ') is formed. Moreover, the resist R which covers the bottom side of the connection hole 22a remains.

다음에, 도 2(d)를 참조하면, 상기 하드 마스크(23)(도 2(c) 참조)와 레지스트 패턴(R')을 마스크로 사용한 에칭에 의해, 층간 절연막(21)의 상측에 접속 구멍(22a)과 연통되는 배선 홈(22b)을 형성한다. 이로써, 배선 홈(22b)과 상기 배선 홈(22b)의 저부에 연통되는 접속 구멍(22a)으로 이루어지는 듀얼 다마신 개구부(22)(오목부)가 형성된다. 상기 배선 홈(22b)의 깊이는, 에칭 시간을 제어함으로써, 제어된다. 상기 접속 구멍(22a)의 개구 폭은 75nm이고, 상기 접속 구멍(22a)의 깊이는 110nm이다. 배선 홈(22b)의 개구 폭은 75nm ~ 100nm이고, 배선 홈(22b)의 깊이는 150nm이다. 또, 레지스트(R)가 접속 구멍(22a)의 내부에 잔존되기 때문에, 접속 구멍(22a)의 측벽의 에칭이 방지되고, 측벽이 수직으로 유지된다.Next, referring to FIG. 2 (d), the hard mask 23 (see FIG. 2 (c)) and the resist pattern R 'are used as a mask to be connected to the upper side of the interlayer insulating film 21. Wiring grooves 22b communicating with the holes 22a are formed. Thereby, the dual damascene opening 22 (concave part) which consists of the wiring groove 22b and the connection hole 22a which communicates with the bottom part of the said wiring groove 22b is formed. The depth of the wiring groove 22b is controlled by controlling the etching time. The opening width of the connection hole 22a is 75 nm, and the depth of the connection hole 22a is 110 nm. The opening width of the wiring groove 22b is 75 nm to 100 nm, and the depth of the wiring groove 22b is 150 nm. In addition, since the resist R remains inside the connection hole 22a, etching of the side wall of the connection hole 22a is prevented, and the side wall is maintained vertically.

다음에, 도 2(e)를 참조하면, 애싱(ashing) 및 약액 세정에 의해, 상기 레지스트 패턴(R')(도 2(d) 참조) 및 레지스트(R)(도 2(d) 참조)가 제거되어, 접속 구멍(22a)의 저부의 캡막(20)이 노출된다.Next, referring to FIG. 2 (e), the resist pattern R '(see FIG. 2 (d)) and the resist R (see FIG. 2 (d)) by ashing and chemical cleaning. Is removed, and the cap film 20 at the bottom of the connecting hole 22a is exposed.

다음에, 도 2(f)에 나타낸 바와 같이, 접속 구멍(22a) 저부의 캡막(20)이 제거되어, 배선(18')의 표면을 노출한다.Next, as shown in FIG. 2 (f), the cap film 20 at the bottom of the connection hole 22a is removed to expose the surface of the wiring 18 ′.

다음에, 도 2(g)를 참조하면, 예를 들면 스퍼터링법에 의해, 듀얼 다마신 개 구부(22)의 내벽을 덮은 상태에서, 층간 절연막(21) 상에, CuMn 합금으로 이루어지는 합금층(24a)을 형성한다. 제1 실시예와 마찬가지로, 상기 합금층(24a)의 Mn농도는, 1atomic% 내지 10 atomic%의 범위 내이며, 바람직하게는 2 atomic% 내지 6 atomic%의 범위 내이다. 또한, 합금층(24a)의 막 두께는, 배선 홈 패턴을 갖지 않는 평활부에서 10nm 내지 50nm의 범위 내이다.Next, referring to FIG. 2 (g), an alloy layer made of a CuMn alloy on the interlayer insulating film 21 in a state of covering the inner wall of the dual damascene opening 22 by, for example, a sputtering method ( 24a). As in the first embodiment, the Mn concentration of the alloy layer 24a is in the range of 1 atomic% to 10 atomic%, preferably in the range of 2 atomic% to 6 atomic%. In addition, the film thickness of the alloy layer 24a exists in the range of 10 nm-50 nm in the smooth part which does not have a wiring groove pattern.

다음에, 도 2(h)를 참조하면, 합금층(24a) 상에, 예를 들면 순Cu으로 이루어지는 도전층(24b)을 형성한다. 이로써, 합금층(24a)과 도전층(24b)을 차례로 적층하여 이루어지는 도금 시드층(24)이 형성된다. 제1 실시예와 마찬가지로, 상기 도전층(24b)의 막 두께는 배선 홈 패턴을 갖지 않는 평활부에서 10nm 내지 50nm의 범위 내이다.Next, referring to FIG. 2H, a conductive layer 24b made of pure Cu, for example, is formed on the alloy layer 24a. Thereby, the plating seed layer 24 formed by laminating | stacking the alloy layer 24a and the conductive layer 24b in order is formed. Similarly to the first embodiment, the film thickness of the conductive layer 24b is in the range of 10 nm to 50 nm in the smooth portion having no wiring groove pattern.

다음에, 도 2(i)를 참조하면, 듀얼 다마신 개구부(22)를 매립하는 상태에서, Cu층(24b) 상에, 예를 들면 순Cu으로 이루어지는 도전층(25)을 형성한다.Next, referring to FIG. 2 (i), the conductive layer 25 made of pure Cu, for example, is formed on the Cu layer 24b in a state where the dual damascene opening 22 is embedded.

다음에, 도 2(j)를 참조하면, 예를 들면 300℃에서 30분간의 열처리가 실행된다. 이에 따라, 합금층(24a)(도 2(i) 참조) 중의 Mn을 층간 절연막(21)의 구성 성분과 반응시켜, 합금층(24a)과 층간 절연막(21) 사이에 Cu의 확산 방지성을 가지는 Mn화합물로 이루어지는 자기 형성 배리어막(26)을 형성한다. 제1 실시예와 마찬가지로, 층간 절연막(21)이 SiO2로 구성되므로, 자기 형성 배리어막(26)은, 실리콘 함유 Mn 산화물(MnSixOy) 또는 Mn 산화물(MnxOy)로 구성된다. 자기 형성 배리어막(26)의 막 두께는 2nm ~ 3nm이다.Next, referring to FIG. 2 (j), for example, heat treatment for 30 minutes is performed at 300 ° C. Accordingly, Mn in the alloy layer 24a (see FIG. 2 (i)) is reacted with the constituents of the interlayer insulating film 21 to prevent diffusion of Cu between the alloy layer 24a and the interlayer insulating film 21. The branches form a self-forming barrier film 26 made of Mn compound. Similarly to the first embodiment, since the interlayer insulating film 21 is made of SiO 2 , the self-forming barrier film 26 is made of silicon-containing Mn oxide (MnSi x O y ) or Mn oxide (Mn x O y ). . The film thickness of the self-forming barrier film 26 is 2 nm to 3 nm.

다음에, 도 2(k)를 참조하면, 예를 들면 CMP법에 의해, 2단계의 연마가 실행된다. 1단계 연마에서는, MnO층(M)(도 2(j) 참조) 및 배선 패턴으로서 불필요한 부분의 도전층(25)(도 2(j) 참조)이 제거된다. 그 다음, 2단계 연마에서는, 자기 형성 배리어막(26)이 제거되고, 노출된 층간 절연막(21)이 100nm 깎인다. 이로써, 접속 구멍(22a)에 배선(18')과 연통되는 비아(25a')가 형성되고, 배선 홈(22b)에 배선(25b')이 형성된다.Next, referring to Fig. 2 (k), two-step polishing is performed by, for example, the CMP method. In the one-step polishing, the MnO layer M (see FIG. 2 (j)) and the conductive layer 25 (see FIG. 2 (j)) of portions unnecessary as wiring patterns are removed. Then, in the two-step polishing, the self-forming barrier film 26 is removed and the exposed interlayer insulating film 21 is 100 nm shaved. Thereby, the via 25a 'which communicates with the wiring 18' is formed in the connection hole 22a, and the wiring 25b 'is formed in the wiring groove 22b.

그 후, 구연산 수용액이나 옥살산 수용액 등을 사용한 유기산 세정을 실행하여, 배선(25b') 상의 산화막과 상기 CMP 공정 후에 Cu표면에 잔존하는 Cu의 방식제를 제거한다. 그 후, 배선(25b') 및 층간 절연막(21) 상에, 예를 들면 SiCN으로 이루어지는 캡막(27)이 50nm의 막 두께로 성막된다.Thereafter, organic acid washing using an aqueous citric acid solution, an aqueous oxalic acid solution, or the like is performed to remove the oxide film on the wiring 25b 'and the Cu anticorrosive agent remaining on the Cu surface after the CMP process. Thereafter, a cap film 27 made of SiCN, for example, is formed on the wiring 25b 'and the interlayer insulating film 21 with a film thickness of 50 nm.

이와 같은 반도체 장치의 제조 방법에서는, 도 2(g) ~ 도 2(h)를 사용하여 설명한 바와 같이, CuMn으로 이루어지는 합금층(24a)과 순Cu로 이루어지는 도전층(24b)을 차례로 적층하여 이루어지는 도금 시드층(24)이 형성된다. 이로써, 제1 실시예와 마찬가지의 효과를 얻을 수 있다.In the method of manufacturing such a semiconductor device, as described with reference to Figs. 2 (g) to 2 (h), an alloy layer 24a made of CuMn and a conductive layer 24b made of pure Cu are sequentially formed. The plating seed layer 24 is formed. Thereby, the effect similar to 1st Example can be acquired.

제1 실시예 및 제2 실시예에 따른 상기한 예에서는, 합금층(17a, 24a)이 CuMn으로 구성된다. 합금층(17a, 24a)에 함유되는 Cu 이외의 금속은, 전술한 Mn 외에, 알루미늄(Al), 아연(Zn), 크롬(Cr), 바나듐(V), 티탄(Ti) 및 탄탈(Ta)을 포함한다. 예를 들면, 합금층(17a, 24a)이 CuAl로 구성되는 경우에는, 자기 형성 배리어막(19)으로서, 예를 들면 실리콘 함유 Al 산화물(AlSixOy) 또는 Al 산화 물(AlxOy)이 형성된다. 합금층(17a, 24a)이 CuZn으로 구성되는 경우에는, 자기 형성 배리어막(19)으로서, 예를 들면 실리콘 함유 Zn 산화물(ZnSixOy) 또는 Zn 산화물(ZnxOy)이 형성된다. 상기 예시한 것 이외의 금속에 관해서도, 마찬가지의 실리콘 화합물 또는 산화물이 형성된다.In the above example according to the first and second embodiments, the alloy layers 17a and 24a are made of CuMn. Metals other than Cu contained in the alloy layers 17a and 24a include aluminum (Al), zinc (Zn), chromium (Cr), vanadium (V), titanium (Ti) and tantalum (Ta) in addition to Mn described above. It includes. For example, when the alloy layers 17a and 24a are made of CuAl, the self-forming barrier film 19 may be, for example, silicon-containing Al oxide (AlSi x O y ) or Al oxide (Al x O y). ) Is formed. In the case where the alloy layers 17a and 24a are made of CuZn, for example, silicon-containing Zn oxide (ZnSi x O y ) or Zn oxide (Zn x O y ) is formed as the self-forming barrier film 19. Regarding metals other than those exemplified above, the same silicon compound or oxide is formed.

상기한 실시예에서는, 자기 형성 배리어막(19, 26)을 구성하는 Mn화합물로서 실리콘 함유 Mn 산화물(MnSixOy) 또는 Mn 산화물(MnxOy)이 예시되었다. 그러나, 층간 절연막(12, 15, 21)이, 유기계 절연막 등의 탄소를 함유하는 절연막으로 형성되는 경우에는, 자기 형성 배리어막(19, 26)을 구성하는 Mn화합물로서 Mn탄화물(MnxCy)이 형성되는 경우도 있다. 또한, 합금층(17a)으로서 전술한 CuAl 또는 CuTi이 사용되는 경우에는, Al탄화물(AlxCy) 또는 티탄 탄화물(TixCy)이 형성되는 경우도 있다. 또한, 상기 예시한 것 이외의 금속에 관해서도 마찬가지의 금속 탄화물이 형성된다.In the above embodiment, silicon-containing Mn oxide (MnSi x O y ) or Mn oxide (Mn x O y ) is exemplified as the Mn compound constituting the self-forming barrier films 19 and 26. However, when the interlayer insulating films 12, 15 and 21 are formed of an insulating film containing carbon such as an organic insulating film, Mn carbides (Mn x C y as Mn compounds constituting the self-forming barrier films 19 and 26). ) May be formed. In addition, when CuAl or CuTi mentioned above is used as the alloy layer 17a, Al carbide (Al x C y ) or titanium carbide (Ti x C y ) may be formed. Similar metal carbides are also formed with respect to metals other than those exemplified above.

도 1(a) 내지 도 1(f)는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법의 제조 공정을 설명하기 위한 단면도이다.1A to 1F are cross-sectional views illustrating a manufacturing process of a manufacturing method of a semiconductor device according to a first embodiment of the present invention.

도 2(a) 내지 도 2(k)는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법의 제조 공정을 설명하기 위한 단면도이다.2 (a) to 2 (k) are cross-sectional views for explaining a manufacturing process of the manufacturing method of the semiconductor device according to the second embodiment of the present invention.

도 3(a) 내지 도 3(c)는 종래의 반도체 장치의 제조 방법의 제조 공정을 설명하기 위한 단면도이다.3 (a) to 3 (c) are cross-sectional views for explaining a manufacturing step of a conventional method for manufacturing a semiconductor device.

도 4는 종래의 반도체 장치의 제조 방법에 관련된 문제점을 설명하기 위한 단면도이다.4 is a cross-sectional view for explaining a problem related to a conventional method for manufacturing a semiconductor device.

Claims (3)

반도체 장치의 제조 방법으로서,As a manufacturing method of a semiconductor device, 기판 상에 형성된 절연막에 오목부를 형성하는 공정,Forming a recess in the insulating film formed on the substrate, 상기 오목부의 내벽을 덮은 상태에서, 구리와 구리 이외의 금속으로 이루어지는 합금층과, 구리를 주성분으로 하는 도전층을 차례로 적층하여 이루어지는 도금 시드층(plating seed layer)을 형성하는 공정,Forming a plating seed layer formed by sequentially laminating an alloy layer made of copper and a metal other than copper and a conductive layer containing copper as a main component in a state of covering the inner wall of the recess; 도금법에 의해, 상기 도금 시드층이 형성된 상기 오목부에, 구리를 주성분으로 하는 도전층을 매립하는 공정, 및Embedding a conductive layer containing copper as a main component in the recessed portion in which the plating seed layer is formed, by a plating method, and 열처리를 행하여, 상기 합금층 중의 상기 금속을 상기 절연막의 구성 성분과 반응시켜, 상기 합금층과 상기 절연막의 경계면에, 구리의 확산 배리어(barrier)성을 가지는 금속 화합물로 이루어지는 배리어막을 형성하는 공정Heat-treating to react the metal in the alloy layer with the constituents of the insulating film to form a barrier film made of a metal compound having copper diffusion barrier properties at the interface between the alloy layer and the insulating film. 을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 구리 이외의 금속은 Mn이고, 상기 금속 화합물은 Mn 산화물인 것을 특징으로 하는 반도체 장치의 제조 방법.A metal other than copper is Mn, and the metal compound is Mn oxide. 제1항에 있어서,The method of claim 1, 상기 구리 이외의 금속은 Mn이고, 상기 금속 화합물은 실리콘 함유 Mn 산화 물인 것을 특징으로 하는 반도체 장치의 제조 방법.A metal other than copper is Mn, and the metal compound is a silicon-containing Mn oxide.
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