KR20080011556A - Method of forming a contact - Google Patents
Method of forming a contact Download PDFInfo
- Publication number
- KR20080011556A KR20080011556A KR1020060072015A KR20060072015A KR20080011556A KR 20080011556 A KR20080011556 A KR 20080011556A KR 1020060072015 A KR1020060072015 A KR 1020060072015A KR 20060072015 A KR20060072015 A KR 20060072015A KR 20080011556 A KR20080011556 A KR 20080011556A
- Authority
- KR
- South Korea
- Prior art keywords
- interlayer insulating
- insulating film
- forming
- contact
- conductive pattern
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 32
- 239000011229 interlayer Substances 0.000 claims abstract description 98
- 239000010410 layer Substances 0.000 claims abstract description 54
- 239000000463 material Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 239000005368 silicate glass Substances 0.000 claims description 9
- 150000004767 nitrides Chemical class 0.000 claims description 7
- 238000001039 wet etching Methods 0.000 claims description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 239000011521 glass Substances 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 238000005498 polishing Methods 0.000 abstract description 9
- 239000003989 dielectric material Substances 0.000 abstract 2
- 238000005530 etching Methods 0.000 description 12
- 239000000126 substance Substances 0.000 description 8
- 238000007517 polishing process Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000003085 diluting agent Substances 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
도 1 내지 도 8은 본 발명의 일 실시예에 따른 콘택 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.1 to 8 are schematic process cross-sectional views illustrating a method for forming a contact according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100 : 반도체 기판 102 : 하부 패턴100
104 : 식각 저지막 106 : 제1 층간 절연막104: etch stop film 106: first interlayer insulating film
108 : 제2 층간 절연막 110 : 마스크 패턴108: second interlayer insulating film 110: mask pattern
112 : 콘택홀 114 : 도전 패턴112: contact hole 114: conductive pattern
116 : 콘택116: Contact
본 발명은 콘택 형성 방법에 관한 것이다. 보다 상세하게는, 종횡비가 큰 콘택을 형성하는 방법에 관한 것이다.The present invention relates to a method of forming a contact. More specifically, it relates to a method of forming a contact having a high aspect ratio.
반도체 장치의 제조 기술들이 발달되고 메모리 장치에 대한 응용이 확대됨에 따라, 고용량을 갖는 메모리 장치들이 개발되어 왔다. 특히, 하나의 커패시터와 하나의 트랜지스터로 메모리 셀이 구성되는 DRAM 장치는 그 집적도가 현저히 향상되 어 왔다.As the manufacturing techniques of semiconductor devices have been developed and their application to memory devices has been expanded, memory devices having high capacities have been developed. In particular, DRAM devices, in which memory cells are composed of one capacitor and one transistor, have been significantly improved in density.
반도체 장치의 집적도가 증가함에 따라서, 소자와 소자 또는 층과 층을 전도성 물질로 연결시키는 콘택의 크기는 감소하는 반면, 층간 절연막의 두께는 증가하고 있다.As the degree of integration of a semiconductor device increases, the size of the contact connecting the device and the device or the layer and the layer with a conductive material decreases, while the thickness of the interlayer insulating film increases.
여기에서, 상기 층간 절연막 내에 콘택을 형성하는 공정은 우선, 층간 절연막 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 건식 식각을 수행하여 상기 층간 절연막에 콘택홀을 형성한다. 이때, 상기 콘택홀은 건식 식각 특성에 의해 상부에서 하부로 갈수록 좁은 선폭을 갖게 된다. 따라서, 상기 층간 절연막이 두꺼울수록 콘택홀의 상부 및 하부 선폭 차이는 증가된다.Here, in the process of forming a contact in the interlayer insulating film, first, a photoresist pattern is formed on the interlayer insulating film, and dry etching is performed using the photoresist pattern as an etching mask to form a contact hole in the interlayer insulating film. . At this time, the contact hole has a narrow line width from the upper to the lower by dry etching characteristics. Therefore, the thicker the interlayer insulating film, the greater the difference between the upper and lower line widths of the contact holes.
이어서, 상기 콘택홀을 매립하도록 층간 절연막 상에 도전막을 형성하고, 상기 도전막의 상부면을 상기 층간 절연막 상부면이 노출될 때까지 일차 화학 기계적 연마한다. 상기 일차 화학 기계적 연마 공정을 수행하는 동안 콘택홀을 메우는 도전막 가운데 부위에 디싱(dishing) 현상이 발생되어, 상기 디싱이 발생된 도전막을 제거하기 위하여 상기 층간 절연막 상부 일부를 제거하는 이차 화학 기계적 연마 공정이 수행되어야 한다.Subsequently, a conductive film is formed on the interlayer insulating film so as to fill the contact hole, and the upper surface of the conductive film is subjected to primary chemical mechanical polishing until the upper surface of the interlayer insulating film is exposed. During the first chemical mechanical polishing process, a dishing phenomenon occurs in a portion of the conductive film filling the contact hole, so that a portion of the upper part of the interlayer insulating film is removed to remove the conductive film having the dishing. The process must be carried out.
계속해서, 상기 콘택의 상부 및 하부의 선폭 차이를 줄이기 위하여 상기 콘택 상부 일부와 층간 절연막 상부 일부를 삼차 화학 기계적 연마 공정을 수행하여 제거한다. 이때, 상기 삼차 화학 기계적 연마 공정은 상기 층간 절연막을 연마하는 공정과, 콘택을 연마하기 위한 공정으로 두 번 수행되어진다. 따라서, 공정이 매우 복잡하여 공정 시간 및 비용이 많이 소요되는 문제가 있다.Subsequently, in order to reduce the line width difference between the upper and lower portions of the contact, the upper portion of the contact and the upper portion of the interlayer insulating layer may be removed by performing a tertiary chemical mechanical polishing process. In this case, the tertiary chemical mechanical polishing process is performed twice in the process of polishing the interlayer insulating film and the process for polishing the contact. Therefore, there is a problem that the process is very complicated and the process time and cost is high.
또한, 상기 연마되는 층간 절연막의 연마량을 정확하게 제어하기 어려운 문제도 있다.There is also a problem that it is difficult to precisely control the polishing amount of the interlayer insulating film to be polished.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 상부와 하부의 선폭의 차이가 감소되고, 공정이 단순해지고 층간 절연막의 연마량 제어가 용이한 콘택을 형성하는 방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention for solving the above problems is to provide a method for forming a contact in which the difference in line width between the top and bottom is reduced, the process is simple, and the amount of polishing of the interlayer insulating film is easily controlled.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 콘택 형성 방법에 있어서, 기판 상에 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막 상에 상기 제1 층간 절연막을 이루는 물질에 대하여 식각 선택비를 갖는 물질로 이루어진 제2 층간 절연막을 형성한다. 상기 제2 층간 절연막 및 제1 층간 절연막을 패터닝 상기 기판을 부분적으로 노출시키는 콘택홀을 형성한다. 상기 콘택홀을 매립하는 도전 패턴을 형성한다. 상기 제2 층간 절연막을 제거하여 상기 도전 패턴의 상부를 상기 제1 층간 절연막으로부터 돌출시킨다. 상기 돌출된 도전 패턴 부위를 제거하여 콘택을 형성한다.According to an aspect of the present invention for achieving the above object, in the contact forming method, to form a first interlayer insulating film on a substrate. A second interlayer insulating layer formed of a material having an etch selectivity with respect to a material forming the first interlayer insulating layer is formed on the first interlayer insulating layer. Patterning the second interlayer insulating film and the first interlayer insulating film to form a contact hole for partially exposing the substrate. A conductive pattern filling the contact hole is formed. The second interlayer insulating layer is removed to protrude an upper portion of the conductive pattern from the first interlayer insulating layer. The protruding conductive pattern portion is removed to form a contact.
상기 제1 층간 절연막은 산화물로 이루어지고, 상기 제2 층간 절연막은 질화물로 이루어질 수 있다. 상기 산화물로 BPSG(Boro-Phospho Silcate Glass), USG(Undoped Silicate Glass), PSG(Phosphorus doped Silicate Glass), BSG(Boron doped Silicate Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또 는 HDP(High Density Plasma) 산화물을 사용할 수 있다. 상기 제2 층간 절연막은 습식 식각에 의해 식각될 수 있다. 상기 도전 패턴은, 상기 콘택홀을 완전하게 매립하도록 상기 제2 층간 절연막 상에 도전막을 형성하고, 상기 제2 층간 절연막의 상부면이 노출되도록 상기 도전막을 평탄화함으로써 형성될 수 있다.The first interlayer insulating layer may be formed of an oxide, and the second interlayer insulating layer may be formed of nitride. The oxides include BPSG (Boro-Phospho Silcate Glass), USG (Undoped Silicate Glass), PSG (Phosphorus doped Silicate Glass), BSG (Boron doped Silicate Glass), PETEOS (Plasma Enhanced Tetra Ethyl Ortho Silicate) or HDP (High Density) Plasma) oxide can be used. The second interlayer insulating layer may be etched by wet etching. The conductive pattern may be formed by forming a conductive film on the second interlayer insulating film so as to completely fill the contact hole, and planarizing the conductive film so that an upper surface of the second interlayer insulating film is exposed.
상기와 같은 본 발명에 따르면, 콘택 상부 일부를 제거함으로써 상부 및 하부의 선폭 차이를 감소시킬 수 있으며, 층간 절연막이 식각 선택비를 갖는 두 가지 물질로 이루어져 있어 층간 절연막의 연마량의 제거가 보다 용이해지며, 공정 단계도 종래의 방법보다 간소화할 수 있다.According to the present invention as described above, by removing a portion of the upper portion of the contact can reduce the line width difference between the upper and lower, the interlayer insulating film is made of two materials having an etch selectivity, it is easier to remove the polishing amount of the interlayer insulating film The process steps can also be simplified compared to conventional methods.
이하, 본 발명에 따른 실시예에 따른 콘택 형성 방법에 대해 상세하게 설명하면 다음과 같다.Hereinafter, a method for forming a contact according to an embodiment of the present invention will be described in detail.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 콘택 형성 방법을 설명하기 위한 공정 단면도들이다.1 to 8 are cross-sectional views illustrating a method of forming a contact according to an embodiment of the present invention.
도 1을 참조하면, 반도체 기판(100) 상에 식각 저지막(104)을 형성한다.Referring to FIG. 1, an
상기 식각 저지막(104)은 이후 층간 절연막을 형성한 후 상기 층간 절연막을 식각하는 동안 상기 식각 공정의 종말점을 확인하기 위한 막으로 기능하게 된다. 이러한 식각 저지막(104)은 질화물을 포함할 수 있으며, 예로서는 실리콘 질화물 등을 들 수 있다.The
한편, 상기 식각 저지막(104) 하부에는 하부 패턴(102)이 형성될 수 있으며, 상기 하부 패턴(102)은 도전물로 이루어져 이후 형성되는 콘택(116)에 의해 상부 패턴과 전기적으로 연결될 수 있다.The
도 2를 참조하면, 상기 식각 저지막(104) 상에 제1 층간 절연막(106)을 형성한다.Referring to FIG. 2, a first
상기 제1 층간 절연막(106)은 산화물을 포함하고, 상기 산화물의 예로서는, BPSG(Boro-Phospho Silcate Glass), USG(Undoped Silicate Glass), PSG(Phosphorus doped Silicate Glass), BSG(Boron doped Silicate Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 HDP(High Density Plasma) 산화물 등을 들 수 있다. 여기에서, 상기 제1 층간 절연막(106)이 산화물을 포함하고 있기 때문에 HF 희석액에 식각되는 특성을 갖는다.The first
이때, 상기 제1 층간 절연막(106)의 높이는 목적하는 콘택(116)의 높이와 동일하도록 형성한다. 이에 대한 설명은 이후에 상세하게 하기로 한다.In this case, the height of the first
도 3을 참조하면, 상기 제1 층간 절연막(106) 상에, 제1 층간 절연막(106)을 이루는 물질에 대하여 식각 선택비를 갖는 물질로 이루어진 제2 층간 절연막(108)을 형성한다.Referring to FIG. 3, a second
이때, 상기 제2 층간 절연막(108)은 상기 제1 층간 절연막(106)과 동일한 식각 용액에 대하여 식각 선택비를 가져야 하기 때문에 질화물을 포함할 수 있다. 상기 질화물의 예로서는 실리콘 질화물 등을 들 수 있다. 여기에서 상기 실리콘 질화물은 H3PO4 용액에 의해 식각되는 특성을 갖는다.In this case, since the second
즉, HF 희석액을 식각 용액으로 사용하면 제1 층간 절연막(106)이 제2 층간 절연막(108)보다 빠르게 식각되는 반면, H3PO4 용액을 식각 용액으로 사용하면 제1 층간 절연막(106)이 제2 층간 절연막(108)보다 느리게 식각된다.That is, when the HF diluent is used as an etching solution, the first
도 4를 참조하면, 상기 제2 층간 절연막(108) 상에 상기 제2 층간 절연막(108)을 부분적으로 노출시키는 마스크 패턴(110)을 형성한다.Referring to FIG. 4, a
이때, 상기 마스크 패턴(110)은 포토레지스트 패턴일 수 있으며, 상기 마스크 패턴(110)에 의해 노출된 부분은 이후에 콘택(116)이 형성될 부분이다. 따라서, 상기 노출된 부분 아래에는 상기 콘택(116)과 접하는 하부 패턴(102)이 위치하고 있다.In this case, the
도 5를 참조하면, 상기 마스크 패턴(110)을 식각 마스크로 사용하여 상기 제2 층간 절연막(108) 및 제1 층간 절연막(106)을 순차적으로 식각하여, 상기 식각 저지막(104)을 노출시키는 예비 콘택홀(도시되지 않음)을 형성한다.Referring to FIG. 5, the second
이때, 상기 식각 공정은 건식 식각으로서, 상기 건식 식각으로 형성된 예비 콘택홀은 상부에서부터 하부로 갈수록 선폭이 좁아지는 형상을 갖는다.In this case, the etching process is a dry etching, the preliminary contact hole formed by the dry etching has a shape in which the line width becomes narrower from the top to the bottom.
이어서, 상기 예비 콘택홀 저면에 노출된 식각 저지막(104)을 제거하여 상기 식각 저지막(104) 하부에 형성된 하부 패턴(102)을 노출시키는 콘택홀(112)을 형성한다.Subsequently, the
도시되어 있지는 않지만 콘택홀(112)을 형성한 후, 상기 마스크 패턴(110)을 제거한다. 상기 마스크 패턴(110)이 포토레지스트 패턴일 경우, 상기 포토레지스트 패턴은 에싱(ashing) 및 스트립(strip) 공정에 의해 제거될 수 있다.Although not shown, after forming the
도 6을 참조하면, 상기 콘택홀(112)을 매립하도록 상기 제2 층간 절연막(108) 상에 도전막(도시되지 않음)을 형성한다.Referring to FIG. 6, a conductive film (not shown) is formed on the second
이어서, 상기 제2 층간 절연막(108) 상부면이 노출되도록 상기 도전막의 상부면 일부를 일차 화학 기계적 연마 공정을 수행하여 도전 패턴(114)을 형성한다. 상기 일차 화학 기계적 연마 공정을 수행하는 동안 상기 도전 패턴(114) 상부 중앙이 일부 소실되는 디싱 현상이 발생할 수 있다.Subsequently, a
이때, 상기 도전 패턴(114)은 목적하는 콘택(116)의 높이보다 상기 제2 층간 절연막(108)의 두께만큼 높다.In this case, the
도 7을 참조하면, 상기 제2 층간 절연막(108)을 제거하여 상기 도전 패턴(114)의 상부를 상기 제1 층간 절연막(106)으로부터 돌출시킨다.Referring to FIG. 7, the second
상기 제2 층간 절연막(108)은 습식 식각에 의해 제거되며, 상기 제2 층간 절연막(108)은 질화물을 포함하기 때문에 상기 식각 용액으로는 H3PO4 용액을 사용한다.The second
이때, 상기 습식 식각 공정이 수행되는 동안, 상기 제1 층간 절연막(산화물, 106) 및 도전 패턴(도전물, 114)은 질화물과는 식각 선택비를 갖는 물질로 이루어져 있기 때문에 거의 식각되지 않는다.In this case, while the wet etching process is performed, the first interlayer insulating film (oxide) 106 and the conductive pattern (conductive material) 114 are hardly etched because they are made of a material having an etching selectivity with nitride.
따라서, 상기 습식 식각 공정에 의해 제1 층간 절연막(106)의 상부면이 노출되며, 상기 도전 패턴(114)의 상부면과 상부 측면 일부가 노출된다. 즉, 상기 도전 패턴(114)은 상기 제1 층간 절연막(106) 표면으로부터 일부가 돌출된다.Accordingly, the upper surface of the first
도 8을 참조하면, 상기 돌출된 도전 패턴(114)을 이차 화학 기계적 연마 공정을 수행하여 제거하여 상기 제1 층간 절연막(106) 표면과 동일한 높이를 갖는 콘 택(116)을 형성한다.Referring to FIG. 8, the protruding
도 2에서 설명된 바와 같이 상기 제1 층간 절연막(106)은 목적하는 콘택(116)과 동일한 높이로 형성됨으로써, 상기 제1 층간 절연막(106) 표면으로부터 돌출된 도전 패턴(114) 상부를 제거하여 상기 제1 층간 절연막(106) 높이와 동일한 높이를 갖는 콘택(116)을 형성할 수 있다.As illustrated in FIG. 2, the first
상기와 같이 층간 절연막을 식각 선택비를 갖는 제1 층간 절연막(106) 및 제2 층간 절연막(108)으로 이루어진 다층 구조로 형성함으로써, 제2 층간 절연막(108)을 습식 식각으로 선택적으로 제거함으로써 종래에 발생하던 층간 절연막 연마량 조절이 용이할 수 있다. 또한, 상기 제2 층간 절연막(108)을 제거한 후, 돌출된 도전 패턴(114) 상부를 제거함으로써 상부 선폭이 감소되어 하부와의 선폭 차이가 감소될 수 있다.As described above, the interlayer insulating film is formed into a multi-layer structure including a first
또한, 화학 기계적 연마 공정의 횟수가 감소되어 공정이 종래 보다 단순해져 비용 및 시간 소요가 감소될 수 있다.In addition, the number of chemical mechanical polishing processes may be reduced, thereby simplifying the process and reducing the cost and time required.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 공정 단계를 보다 단순화할 수 있어 비용 및 공정 시간을 단축할 수 있다. As described above, according to the preferred embodiment of the present invention, the process steps can be further simplified, thereby reducing the cost and processing time.
또한, 식각 선택비를 갖는 제1 층간 절연막 및 제2 층간 절연막의 다층 구조로 층간 절연막을 형성함으로써, 층간 절연막의 연마량 제어가 용이할 수 있다.In addition, by forming the interlayer insulating film in a multilayer structure of the first interlayer insulating film and the second interlayer insulating film having an etching selectivity, it is possible to easily control the amount of polishing of the interlayer insulating film.
그리고, 상부의 선폭이 줄어들어 인접하는 콘택 사이의 브릿지 또는 단락 등을 미연에 방지할 수 있다.In addition, the line width of the upper portion is reduced to prevent bridges or short circuits between adjacent contacts in advance.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the foregoing has been described with reference to preferred embodiments of the present invention, those skilled in the art will be able to variously modify and change the present invention without departing from the spirit and scope of the invention as set forth in the claims below. It will be appreciated.
Claims (5)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060072015A KR20080011556A (en) | 2006-07-31 | 2006-07-31 | Method of forming a contact |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060072015A KR20080011556A (en) | 2006-07-31 | 2006-07-31 | Method of forming a contact |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20080011556A true KR20080011556A (en) | 2008-02-05 |
Family
ID=39340069
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020060072015A KR20080011556A (en) | 2006-07-31 | 2006-07-31 | Method of forming a contact |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20080011556A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102237302A (en) * | 2010-04-27 | 2011-11-09 | 海力士半导体有限公司 | Method of manufacturing semiconductor devices |
-
2006
- 2006-07-31 KR KR1020060072015A patent/KR20080011556A/en not_active Application Discontinuation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102237302A (en) * | 2010-04-27 | 2011-11-09 | 海力士半导体有限公司 | Method of manufacturing semiconductor devices |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4860189B2 (en) | Method for forming metal wiring of semiconductor memory device | |
KR100555533B1 (en) | Semiconductor memory device having cylinder type storage electrode and method for manufacturing the same | |
KR20020042274A (en) | Method of forming interlayer connection and semiconductor devices formed by using the same | |
KR20110136473A (en) | Semiconductor device and method of manufacturing a semiconductor device | |
KR100726148B1 (en) | Manufacturing method for semiconductor device | |
KR100335488B1 (en) | Semiconductor device having self aligned contact and method for manufacturing thereof | |
KR20080088987A (en) | Planarization method of dielectric layer in semiconductor device | |
KR20080011556A (en) | Method of forming a contact | |
KR20060131144A (en) | Method for forming contact plug in semiconductor device | |
KR100289661B1 (en) | Manufacturing method of semiconductor device | |
KR100673129B1 (en) | Method of fabricating semiconductor device | |
KR101076884B1 (en) | Method for forming capacitor having cylinder type storage electrode and mask for the same | |
KR101204919B1 (en) | Semiconductor device and method for fabricating the same | |
KR100772077B1 (en) | A method for forming contact hole of semiconductor device | |
KR20090001383A (en) | Method of manufacturing a capacitor | |
KR100688062B1 (en) | Method for fabricating capacitor in semiconductor memory device | |
KR20100022348A (en) | Method for forming semiconductor device | |
KR20070063672A (en) | Method for forming storagenode contact in semiconductor device | |
KR100579858B1 (en) | Method of fabricating mim(metal-insulator-metal) capacitor | |
KR100265564B1 (en) | Method for forming contact hole | |
KR100359165B1 (en) | Method for forming capacitor of semiconductor device | |
KR100745057B1 (en) | Method for fabricating of semiconductor device | |
KR100847839B1 (en) | Capacitor of Semiconductor Device and Manufacturing Method Thereof | |
KR20060072383A (en) | Method for forming contact plug in semiconductor device | |
KR20090000327A (en) | Method of manufacturing a contact hole in semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
WITN | Withdrawal due to no request for examination |