KR20080009278A - 다이오드를 갖는 저항 스위칭 메모리 셀의 디자인 및 작동 - Google Patents

다이오드를 갖는 저항 스위칭 메모리 셀의 디자인 및 작동 Download PDF

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쥬리 에이치. 키리에게르
스튜아르트 스피트제르
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어드밴스드 마이크로 디바이시즈, 인코포레이티드
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Abstract

시스템 및 방법론들은 이들로부터 생성된 메모리 셀의 에레이들의 프로그래밍을 용이하게 하기 위한 저항 스위칭 메모리 셀(100)의 활성층(106)과 패시브층(104)과 작동가능한(예를 들어, 직렬로 연결된) 다이오드 성분(103, 202, 204, 310)을 형성하기 위한 것이다. 이러한 다이오드 성분(103, 202, 204, 310)은 패시브층(104)과 활성층(106)을 갖는 메모리 셀의 일부일 수 있다. 이러한 배치는 트랜지스터-타입 전압 제어(transistors-type voltage control)의 숫자 및 이와 연관된 소비전력을 감소시킬 수 있고, 반면에 개개의 메모리 셀이 에레이의 일부로서 프로그래밍을 가능하게 한다. 또한, 시스템은 웨이퍼 표면 상에 메모리 셀의 능률적인 배치를 제공하고, 회로 디자인에 유용한 다이 공간(die space)의 양을 증가시킨다.

Description

다이오드를 갖는 저항 스위칭 메모리 셀의 디자인 및 작동{DESIGN AND OPERATION OF A RESISTANCE SWITCHING MEMORY CELL WITH DIODE}
본 발명은 저항 스위칭 메모리 셀(resistance switching memory cell)의 디자인 및 작동에 관한 것으로, 더욱 구체적으로는 다이오드 성분을 갖는 메모리 셀에 관한 것이다.
휴대용 컴퓨터 및 전자 장치의 확산 및 사용 증가는 메모리 셀에 대한 수요를 급격히 증가시켰다. 디지털 카메라, 디지털 오디오 플레이어, PDA(personal digital assistants) 및 이와 유사한 종류들은 일반적으로 큰 용량의 메모리 셀(예를 들어, 플래쉬 메모리, 스마트 미디어(smart media), 콤팩트 플래쉬(compact flash) 및 이와 유사한 종류들)을 이용하기를 추구한다. 메모리 셀은 일반적으로 다양한 형태의 저장 장치들에 이용될 수 있다. 저장 장치들은 예를 들어 하드 디스크 드라이브, 콤팩드 디스크 드라이브 및 대응하는 미디어(corresponding media), DVD 드라이브(disital video disk drive) 및 이와 유사한 종류들과 같은 장 시간 저장 매체(long term storage medium)를 포함한다. 장 시간 저장 매체는 일반적으로 더 낮은 비용으로 더 많은 정보를 저장한다. 그러나 장 시간 저장 매체는 다른 종류의 저장 자치보다 더 느리다. 저장 장치는 또한 메모리 장치들(memory devices)을 포함하며, 메모리 장치들은 대게 단 시간 저장 매체(short term storage medium)이나 항상 그런 것은 아니다.
또한, 메모리 셀은 일반적으로 휘발성 종류와 비휘발성 종류로 구분될 수 있다. 휘발성 메모리 셀은 일반적으로 전원이 나간(lose) 경우에 저장된 정보를 잃으며, 저장된 정보를 유지하기 위하여 주기적인 리프레쉬(refresh) 사이클을 요구한다. 휘발성 메모리 셀은, 예를 들어, RAM(random access memory), DRAM, SRAM 및 이와 유사한 종류들을 포함한다. 비휘발성 메모리 셀은 장치에 전원이 유지되거나 그렇지 않거나 관계없이 저장되 정보를 유지한다. 비휘발성 메모리 셀의 예들은 롬(ROM), PROM(programmable read only memory), EPROM(erasable programmable read only memory), EEPROM(electrically erasable programmable read only memory), 플래쉬 EEPROM(flash EEPROM) 및 이와 유사한 종류들을 포함한다. 휘발성 메모리 셀은 일반적으로 비휘발성 메모리 셀과 비교하여 더 낮은 비용에서 더 빠른 작동속도를 제공한다. 그럼에도 불구하고, 정보를 보유하기 위하여, 저장된 데이터는 리프레쉬(refresh)되어야 하며; 즉, 각 캐패시터는 캐패시터의 충전된 또는 방전된 상태를 유지하기 위하여 주기적으로 충전되거나 방전되어야 한다. 리프레쉬 작업(refresh operation) 사이의 허용가능한 최대 시간은 어레이(array)에서 메모리 셀을 구성하는 캐패시터들의 충전 저장 성능(charge storage capability)에 의존한다. 메모리 장치 제조자는 일반적으로 리프레쉬 시간을 명기하며, 메모리 셀에서 데이터 보유력(data retention)을 보장한다. 이와 같이, 메모리 장치에서의 각 메모리 셀은 액세스될 수 있거나 정보가 "판독", "쓰기" 및 "소거"될 수 있다. 메 모리 셀은 "오프(OFF)" 상태 또는 "온(ON)" 상태(예를 들어, 2가지 상태들에 한정된다)로 정보를 유지하고, 또한 "0" 및 "1"과 같이 언급된다. 전형적으로, 메모리 장치는 상술된 바이트(들)의 수(specified number of byte(s))(예를 들어, 바이트당 8메모리 셀)를 검색(retrieve)하기 위하여 어드레스(address)된다. 휘발성 메모리 장치들에 대하여, 메모리 셀들은 메모리 셀들의 상태를 유지하기 위하여 주기적으로 "리프레쉬(refresh)"되어야 한다. 이러한 메모리 장치들은 일반적으로 이런 다양한 기능르 수행하는 반도체 장치들로부터 제조되고, 두 상태를 유지하고 전환할 수 있다. 장치들은 종종 결정질 실리콘 장치들(crystalline silicon devices)과 같은 무기 고체 상태 기술(inorganic solid state technology)로 제조된다.
정보 저장에 대한 수요가 증가 때문에, 메모리 장치 개발자들 및 제조자들은 메모리 장치들에 대한 속도 및 저장 검색(storage retrieval)(예를 들어, 쓰기/읽기 속도)을 증가시키기 위하여 지속적으로 시도하고 있다. 동시에, 높은 저장 밀도를 얻기 위하여, 제조자들은 일반적으로 반도체 장치 치수들(semiconductor device dimensions)(예를 들어,서브-미크론 수준에서)을 비례하여 축소(scaling down)하는데 초점을 두고 있다. 그럼에도 불구하고, 프로그래밍 메모리 셀 어레이(programming memory cell array)가 요구되는 다양한 트랜지스터 형태의 제어 장치들의 구성(formation)은 회로 디자인의 능률을 감소시키고 비용을 증가시킨다.
이에 따라, 종래의 장치들과 관련된 전술한 문제점들을 극복할 필요가 있다.
다음은 본 발명의 하나 또는 그 이상의 양상의 기본적인 이해를 제공하기 위하여 본 발명의 간략화된 요약을 나타낸다. 이 요약은 본 발명의 광범위한 개요는 아니다. 이는 본 발명의 본질적인 또는 중요한 성분들을 확인하거나 본 발명의 권리범위를 서술하려는 것이 아니다. 단지, 이 요약의 유일한 목적은 이후에 나타나는 더 구체적인 설명에 대한 전조(prelude)와 같이 간략화된 형태로 본 발명의 몇 가지 개념을 나타내기 위한 것이다.
본 발명은 수동 및 능동 매체들이 교호적으로 구성된 복수의 층을 갖는 메모리 셀을 작동(예를 들어, 프로그래밍)하는 방법 및 시스템을 제공한다. 수동 및 능동 매체들은 도전 전극층들 사이에 개재되어 있고, 여기에 작동 가능하게 연결된(예를 들어, 직렬로) 다이오드 성분과 관련하여 작동한다. 이러한 활성층 및 패시브층은, 메모리 셀을 프로그래밍하기 위한 외부 제어(예를 들어, 전압 제어) 절차들을 용이하게 하는 다이오드 성분과 함께, 고분자 메모리 셀에서 바람직한 프로그래밍 상태(desired programming state)(예를 들어, 유기 무질)를 유도하기 위하여 전극들 사이의 전하(예를 들어, 전자 및/또는 양 이온들)의 이동을 용이하게 한다. 다이오드 성분은 고분자(예를 들어, 유기 물질) 또는 다른 반도체/도체 물질의 배치(arrangement)으로 형성될 수 있다.
본 발명의 한 양상에 따르면, 메모리 셀(들)과 관련하여 작동가능하게 기능하는 다이오드 성분(들)은 메모리 셀 에레이에 대한 소비전력을 완화할 수 있고, 동시에 다른 하나로부터 메모리 셀의 격리(isolation)를 더 제공하며, 어레이의 일부로서 메모리 셀의 개별 프로그래밍을 가능하게 한다. 추가적으로, 메모리 셀들 및 다이오드들의 다양한 적층된 배열들(예를 들어, 3차원)은 복수의 열들과 행들을 포함할 수 있는 어레이 배열의 일부로서 제조될 수 있다. 이는 웨이퍼 표면 상에 메모리 셀의 능률적인 배치를 제공하고, 회로 디자인에 유효한 다이 공간(die space)의 양을 증가시킨다. 메모리 셀의 프로그램밍과 관련된 요구된 임계치 특성(requried threshold properties)의 정밀한 조정을 가능하게 하기 위하여, 다이오드 성분들은 바람직한 저항 특성이 달성된 것들이 선택될 수 있다.
관련된 양상에서, 트랜지스터 형태 전압 제어(transistor type voltage controls)에 대한 필요(need)을 완화시키는(또는 제거하는) 다이오드 성분들과 함께, 이러한 배치는 여기에 결합된 제어 소자를 통하여 프로그래밍 될 수 있다. 예를 들어, 다이오드 성분은 개개의 메모리 셀이 다른 셀들과 독립하여 프로그램되도록 함으로써 메모리 셀들에 대하여 요구된 복수의 트랜지스터들을 감소시킬 수 있다. 따라서, 본 발명의 다이오드 성분을 이용하는 어레이의 크기는 상당히 압축된다. 마찬가지로, 이러한 어레이에 대한 소비 전력은 상당히 낮아진다. 앞서 말한 및 관련된 목적의 완성을 위하여, 발명은 이후에 구체적으로 개시된 특징들을 포함한다. 다음의 설명 및 첨부된 도면은 발명의 어떤 예시적인 양상을 구체적으로 나타낸다. 그러나, 이 양상들은 본 발명의 원리들이 이용된 다양한 방법 중에서 몇몇을 나타낸다. 다른 양상들로, 본 발명의 장점들 및 신규한 특징들은 도면과 관련하여 고려될 때 본 발명의 구체적인 설명으로부터 명백하다.
독해와 도시를 용이하게 하기 위하여, 도면들 중 몇몇은 한 형상으로부터 다른 형상으로 또는 주어진 형상 내에서의 비율이 맞도록 도시되지 않았다.
도1은 본 발명의 한 양상에 따르는 메모리 셀에 연결된 다이오드 성분을 나타낸다.
도2는 본 발명의 한 양상에 따르는 메모리 셀의 활성층 및 패시브층을 갖는 다이오드 성분의 적층된 3차원적 배치를 나타낸다.
도3은 메모리 셀과 함께 직렬로 배치되어 작동하는 다이오드 층에 대한 개략적인 설명을 나타낸다.
도4는 본 발명의 한 양상에 따르는 다이오드들을 이용하는 메모리의 다이어그램을 나타낸다.
도5는 본 발명의 한 향상에 따르는 다이오드 어레이 및 제어 소자의 다른 다이어그램을 나타낸다.
도6은 본 발명의 한 양상에 따르는 인가된 순방향 전압 바이어스(applied forward voltage bias) 없이 발현된 다이오드 특성(diodic properties)의 다이어그램을 설명한다.
도7은 본 발명의 한 양상에 따르는 적용된 순방향 전압 바이어스가 있는 경우에 발현된 다이오드 특성을 설명한 다이어그램을 나타낸다.
도8은 본 발명의 한 양상에 따르는 적용된 역방향 전압 바이어스(applied reverse voltage bias)가 있는 경우에 발현된 다이오드 특성들을 설명한 다이어그램을 나타낸다.
도9는 본 발명의 한 양상에 따르는 다이오드 성분을 갖는 개개의 메모리 셀에 대한 I-V 특성을 나타내는 그래프를 나타낸다.
도10은 본 발명의 한 양상에 따르는 다이오드 배치를 갖는 메모리 셀을 프로그래밍하기 위한 개략적인 제어 시스템을 나타낸다.
도11은 본 발명의 한 양상에 따르는 메모리 셀을 프로그래밍 하기 위한 개략적 시스템을 나타낸다.
도12는 2 비트 메모리 셀 작동(two bit memory cell operation)을 라이팅(writing)하기 위한 관련된 전압-시간 및 전류-시간 그래프들을 나타낸다.
도13은 본 발명의 일예에 따르는 방법에 대한 흐름도를 나타낸다.
본 발명은 이제 도면들을 참조하여 설명되며, 여기서, 유사한 참조번호들은 모두 유사한 구성성분들을 지시하도록 사용된다. 설명을 목적으로, 후술할 설명에서 본 발명의 완전한 이해를 위해 수많은 특정 세부사항들이 나열된다. 그러나, 본 발명은 이러한 특정 세부사항들 없이도 실시될 수 있음이 명백하다. 다른 예로, 본 발명의 설명을 용이하게 하기 위하여 잘 알려진 구조들 및 디바이스들은 블록도의 형태로 도시된다.
여기에 사용된, "추론(inference)"이라는 용어는 일반적으로 이벤트들 및/또는 데이터를 통해 획득된 관찰값 세트로부터 시스템, 환경 및/또는 유저의 상태들을 판단하거나 추측하는 프로세스를 지칭한다. 추론은 특정 문맥 또는 동작을 인식하기 위해 사용될 수 있으며, 또는 예를 들어, 상태들에 걸친 확률 분포를 생성할 수 있다. 추론은 확률적일 수 있다 - 즉, 데이터 및 이벤트들의 고려에 기초하여 관심있는 상태에 대한 확률 분포를 계산하는 것이다. 추론은 또한 이벤트들 및/또 는 데이터의 세트로부터 더 높은 레벨의 이벤트들을 구성하기 위해 사용되어지는 기술들로 정의될 수 있다. 이런 추론은 상기 이벤트들이 밀접한 시간적 관련성(close temporal proximity)이 있든 없든, 그리고 상기 이벤트들 및 데이터가 하나 또는 몇몇의 이벤트 및 데이터 소스들로부터 기인한 것이든, 관찰된 이벤트들 및/또는 저장된 이벤트 데이터의 세트로부터 새로운 이벤트들 또는 동작들의 구조를 얻어낸다.
본 발명은 활성층과 패시브층을 이용하는 메모리 셀을 작동하는 시스템 및 방법을 제공하는 것으로, 활성층과 패시브층은 다이오드 성분에 작동가능하게 연결되어 있다. 도1을 참조하면, 다이오드 성분(103)을 갖는 메모리 셀(100)의 다이어그램이 본 발명의 한 양상에 따라 나타나 있다. 전형적으로, 메모리 셀(100)은 두가지 상태(예를 들어, 오프 또는 온)에 한정되는 종래의 메모리 장치들과 비교하여 복수의 상태를 수용(accept) 및 유지할 수 있다. 따라서, 메모리 셀(100)은 추가적인 상태들을 확인하기 위하여 도전성의 변화하는 정도(varying degrees)를 이용할 수 있다. 예를 들어, 메모리 셀은 매우 높은 도전 상태(매우 낮은 임피던스 상태), 높은 도전 상태(낮은 임피던스 상태), 도전 상태(중간 레벨의 임피턴스 상태) 및 비도전 상태(non-conductive state)(높은 임피던스 상태)를 가질 수 있으며, 이에 따라 단일 메모리 셀에서 정보의 2개 또는 그 이상의 비트들, 정보의 4개 또는 그 이상의 비트들(예를 들어, 정보의 2개 비트들을 제공하는 4개 상태들, 정보의 3개 비트들을 제공하는 8개 상태들 및 이와 유사한 종류들)과 같은 정보의 복수의 비트들의 저장을 가능하게 한다.
특정한 상태로 메모리 셀(100)을 스위칭(switching)하는 것은 프로그래밍(programming) 또는 라이팅(writing)으로서 언급된다. 예를 들어, 아래에서 자세하게 설명된 바와 같이, 프로그래밍은 특정 전압(예를 들어, 9볼트, 2볼트, 1볼트 및 이와 이유한 것)을 메모리 셀의 선택된 층들의 양단(across)에 인가함에 의하여 완성될 수 있다. 이러한 특정한 전압은, 또한 임계치 전압(threshold voltage)으로 언급된다, 각각의 바람직한 상태에 따라 변화될 수 있고, 정상 작동 동안에 이용된 전압들보다 상당히 더 크다. 그러므로, 각각의 바람직한 상태(예를 들어, "오프", "온")에 대응하는 개별적인 임계치 전압이 있다. 임계치 전압은 프로그램될(programmed) 특정 메모리 셀을 구성하는 재료들의 인증(identify)을 포함하는 복수의 인자들에 따라 다양하다. 도1은 설명 목적을 위하여 메모리 셀(그리고 전기적인 등가물)의 개략적인 다이어그램을 도시하고 있고, 다양한 다른 구성들이 본 발명의 범위 내라고 이해되어야 한다.
다이오드 성분(103)을 갖는 메모리 셀(100)은 전극층(108), 패시브층(104), 활성층(106) 및 또 다른 전극층(102)을 포함한다. 단지 2가지 상태를 유지할 수 있는 종래의 무기 메모리 셀과 다르게, 메모리 셀(100)은 둘 또는 그 이상의 상태들을 유지할 수 있고, 정보의 하나 또는 그 이상의 비트들을 유지할 수 있다. 또한, 메모리 셀(100)은 비휘발성 메모리 셀이고 결과적으로, 지속적인 또는 거이 지속적인 전원 공급을 요구하지 않는다. 전극(102)은 고분자 메모리 셀의 프로그래밍을 제어하는 제어 회로(control circuitry)(미도시) 위쪽에 제1도전 물질을 증착함에 의하여 또는 실리콘 웨이퍼 기판 위쪽에 제1도전 물질을 직접 증착함에 의하여 형 성될 수 있다. 트렌치들에 제1도전 물질을 선택적으로 증착시킴에 의하여 뒤따르는 이러한 도전 물질의 증착에 앞서 트렌치들(trenches) 및/또는 구멍들(vias)은 예를 들어, 제어 회로의 일부와 같이 기판에 형성될 수 있다. 본 발명의 한 양상에 따라, 전극들(102, 108)은 텅스텐, 은, 구리, 티타늄, 크롬, 코발트, 탄탈, 게르마늄, 금, 알루미늄, 마그네슘, 망간, 인듐, 철, 니켈, 팔라듐, 플래티늄, 아연, 이들의 합금, 인듐-틴-옥사이드, 다른 도전 및 반도체 금속 산화물, 질화물, 실리사이드, 폴리실리콘, 도핑된 비정질 실리콘, 및 다양한 금속 조성 합금들을 포함한다. 추가적으로, 다른 도핑된 또는 도핑되지 않은 도전 또는 반도체 고분자들, 올리고머들(oligomers) 또는 모노머들(monomers), PEDOT/PSS와 같은, 폴리아닐린, 폴리티오펜(polythiophene), 폴리피롤(polypyrrole), 그들의 유도체(derivates) 및 이와 유사한 것들이 전극들에 사용될 수 있다. 추가적으로, 몇몇의 금속들은 메모리 셀의 성능에 악영향을 미칠 수 있어서 형성된 산화물의 층을 가질 수 있고, 비정질 탄소(amorphous carbon)와 같은 비금속 재료는 전극 형성을 위하여 이용될 수 있다. 또한, 다른 도전 고분자 및/또는 광학적ㅇ로 투명한 산화물 또는 황화물은 전극들(102, 108)을 형성하는데 이용될 수 있다. 두개의 전극들(102, 108) 사이에 개재된 복수의 층들이며, 복수의 층들은 활성층(106), 패시브층(104) 및 다이오드 성분(103)의 형태로 유기, 금속 유기(metal organic) 및 비유기 물질들을 포함한다. 패시브층(104)은 전극(108)로부터 활성층(106)과 패시브층(104)의 계면으로 전하를 수송하기 위하여 작동한다. 추가적으로, 패시브층(104)은 전하 수송자(예를 들어, 전자들 또는 정공들) 및/또는 활성층(106)으로의 금속 이온 주입을 용이하게 하고, 활성층(106)의 도전성의 변형(modification)의 결과로 활성층(106)에서 전하 수송자 및/또는 금속 이온들의 농도를 증가시킨다. 또한, 패시브층(104)은 고분자 셀(100)의 전체 전하량의 균형을 맞추기 위하여 패시브층(104)에서 반대 전하들을 저장할 수 있다. 패시브층(104)과 활성층(106)의 각각은 서브 층들(sub layers)(미도시)을 더 포함할 수 있다.
패시브층(104)은 적어도 하나의 도전성 촉진 화합물(conductivity facilitating compound)을 포함하며, 도전성 촉진 화합물은 전하들(정공들 및/또는 전자들)을 제공(donate)하고 수용(accept)하기 위한 능력을 갖는다. 일반적으로, 도전성 촉진 화합물은 적어도 두개의 상대적으로 안정한 산화-환원 상태를 가지며, 산화-환원 상태는 도전성 촉진 화합물이 전하들을 제공하거나 수용할 수 있게 한다. 패시브층(104)은 이온들을 제공하거나 수용할 수 있다. 패시브층(104)에 이용될 수 있는 도전성 촉진 화합물들의 예들은 다음 그룹 중에서 중에서 하나 또는 그 이상을 포함하며, 여기서 다음 그룹은 텅스텐 옥사이드(WO3), 몰리브덴 옥사이드(MoO3), 티타늄 옥사이드(TiO2), 황화구리(CuxS), 황화은(Ag2S), 구리 셀레나이드(CuxSe), 은 셀레나이드(AgxSe) 및 이와 유사한 것들을 포함한다.
몇몇의 경우에, 패시브층(104)은 활성층(106)을 형성할 때 결과적으로 촉매로 작용할 수 있다. 이와 연장선에서, 복합 유기 분자의 백본(backbone)은 초기에 패시브층(104)에 인접하여 형성하고, 패시브층 표면에 실질적으로 수직으로 멀어져서 성장하거나 결합한다. 그 결과, 복합 유기 분자의 백본들은 두 전극들을 가로지 르는 방향으로 자동정렬될 것이다. 패시브층은 증착공정(예를 들어, 열증착, PVD, 논-설렉티브 CVD(non-selective CVD) 및 이와 유사한 종류들)에 의하여 또는 선-증착된 얇은 구리 층(pre-deposited thin Cu layer)의 완벽한 황화작용에 의하여 형성될 수 있다.
활성층(106)을 참조하면, 이러한 층은 다양한 유기, 금속유기(metal organic) 및 비유기 복합 단분자들, 올리고머 및 고분자들을 포함할 수 있다. 더욱이, 도너(donor)/억셉터(acceptor)를 반씩 갖는 부가 물질들이 활성층의 일부로써 이용될 수 있다. 여기서, 도너(donor)/억셉터(acceptor)를 반씩 갖는 부가 물질들은 큰 전기 쌍극자 성분을 갖는 분자들/이온들, 고분자 강유전체들(polymer ferroelectrics), 전하-수송 복합물들(charge-transfer complexes), 유기 및 무기 염(salt), 비유기 강유전체들(non-organic ferro-electrics), 전기장에서 해리되는(dissociate) 분자들을 포함한다. 전기장 안에서 및/또는 빛 방사에 의하여 해리될 수 있는 유기, 비유기염들, 알칼리들(alkalis), 산(acid)들 및 분자들의 예들로는 다음의 음이온들과 양이온들을 포함할 수 있다. 여기서 다음의 음이온들은 I, Br, Cl, F, ClO4, AlCl4, PF6, AsF6, AsF4, SO3CF3, BF4, BCl4, NO3, POF4, CN, SiF3, SiF6, SO4, CH3CO2, C6H5CO2, CH3C6H4SO3, CF3SO3, N(SO3CF3)2, N(CF3SO2)(C4F9SO2), N(C4F9SO2)2, 알킬포스페이트(alkylphosphate), 오간오보레이트(organoborate), 비스-(4-니트로페닐) 설포닐이마이드(bis-(4-nitrophenil) sulfonilimide), 폴리(스티렌 설포네이트)(폴리애니온스)(poly(styrene sulfonate)(polyanions))을 포함할 수 있고, 양이온들은 Li, Na, K, Rb, Cs, Ag, Ca, Mg, Zn, Fe, Cu, H, NH4 및 이와 유사한 종류들을 포함할 수 있다. 유사하게, 고분자 강유전체들 및 비유기 강유전체들에 기초하는 활성층(106)에 이용된 클러스터들(clusters)의 예들은 폴리(비닐리덴 플루오라이드)(poly(vinylidene fluoride)), 폴리(비닐리덴 플루오라이드)/트리플루오로에틸렌(poly(vinylidene fluoride)/trifluoroethylene) 및 이와 유사한 종류들을 포함할 수 있다.
본 발명의 다른 양상에 따르면, 다양한 다공성 유전물질이 활성층(106) 및 패시브층(104)의 일부로서 이용될 수 있다. 이러한 다공성 물질은 예를 들어 실리콘, 비정질 실리콘, 산화규소(SiO2), 산화알루미늄(Al2O3), 산화구리(Cu2O), 이산화티타늄(TiO2), 질화붕소(BN), 산화바나듐(V2O3), 카본 트리-나이트라이드(CN3) 및 바듐-스트론듐 티타산염((Ba, Sr)TiO3)를 포함하는 강유전체물질(ferroelectric materials)으로 이루어진 그룹으로부터 선택된 물질을 포함할 수 있다.
또한, 메모리 셀(100)의 활성층(106)은 변화가능한 전기 전도성을 갖는 고분자들을 포함할 수 있다. 변화가능한 전기 전도성을 갖는 고분자들은 폴리디페닐아세틸렌(polydiphenilacetylene), 폴리(테트라-부틸)디페닐아세틸렌(poly(t-butyl)diphenylacetylene), 폴리(트리플루오로메틸)디페닐아세틸렌(poly(trifluoromethyl)diphenylacetylene), 폴리(비스-트리플루오로메틸)아세틸렌(poly(bis-trifluoromethyl)acetylene), 폴리비스(테트라-부틸데페닐)아세틸렌(polybis(t-butyldiphenyl)acetylene), 폴리(트리메틸실릴)디페닐아세틸 렌(poly(trimethylsilyl)diphenylacetylene, 폴리(카르바졸)디페닐아세틸렌(poly(carbazole)diphenylacetylene), 폴리디아세틸렌(polydiacetylene), 폴리페닐아세틸렌(polyphenylacetylene), 폴리피리딘아세틸렌(polypyridineacetylene), 폴리메톡시페닐아세틸렌(polymethoxyphenylacetylene), 폴리메틸페닐아세틸렌(polymethylphenylacetylene), 폴리(테트라-부틸)페닐아세틸렌(poly(t-butyl)phenylacetylene), 폴리니트로-페닐아세틸렌(polynitro-phenylacetylene), 폴리(트리플루오로메틸)페닐아세틸렌(poly(trifluoromethyl)phenylacetylene), 폴리(테트라-부틸)페닐아세틸렌(poly(t-butyl)phenylacetylene), 폴리니트로-페닐아세틸렌(polynitro-phenylacetylene), 폴리(트리풀루오로메틸)페닐아세틸렌(poly(trifluoromethyl)phenylacetylene), 폴리(트리메틸실릴)페닐아세틸렌(poly(trimethylsilyl)phenylacetylene), 폴리디피릴메탄(polydipyrrylmethane), 폴리인도퀴논-2-카르복실(polyindoqiunone-2-carboxyl), 폴리인도퀴논 모노하이드레이트(polyindoqiunone monohydrate), 폴리벤조비스티아졸(polybenzobisthiazole), 폴리(파라-페닐렌 설파이드)(poly(p-phenylene sulfide) 및 활성 분자 그룹을 갖는 유도체(derivatives with active molecular group)를 포함할 수 있다.
본 출원에서 사용된 것처럼, 활성 분자 또는 분자 그룹은 전기장 또는 빛 방사가 가해졌을 때 특성이 변화하는 다음과 같은 것 일 수 있다(예를 들어, 이온화될 수 있는 그룹(ionizable group)). 상기 다음과 같은 것은, 니트로 그룹(nitro group), 아미노 그룹(amino group), 사이클로펜타디에닐(cyclopentadienyl), 디티 오란(dithiolane), 메틸사이클로펜타디에닐(metilcyclopentadienyl), 풀발렌디닐(fulvalenediyl), 인디닐(indenyl), 플루오레닐(fluorenyl), 사이클로비스(파라쿼트-파라-페닐렌)(cyclobis(paraquart-p-phenylene), 바이피리디늄(bipyridinium), 페노티아진(phenothiazine), 다이아자피레늄(diazapyrenium), 벤조니트릴(benzonitrile), 벤조네이트(benzonate), 벤자마이드(benzamide), 카르바졸(carbazole), 다이벤조티오펜(dibenzothiophene), 니트로벤젠(nitrobenzene), 아미노벤젠설포네이트(aminobenzenesulfonate), 아모노벤자네이트(amonobenzanate), 바이피리딜(bipyridyl), 바이티에닐(bithienyl), 티에닐(thienyl), 피리틸(pyridyl), 페난트릴(phenantryl), 다이알킬벤질(dialkylbenzyl), 및 아미노벤조에이트(aminobenzoate), 및 이들의 공중합체들(co-polymers), 및 레독스-활성 금속들을 갖는 분자 유닛들(molecular units with redox-active metals): 메탈로센(Fe, V, Cr, Co, Ni, 및 이와 유사한 종류들) 복합체(metallocenes(Fe, V, Cr, Co, Ni, and the like) complex, 폴리피리딘 금속 복합체(Ru, Os 및 이와 유사한 종류)(polypyridine metal complex(Ru Os and the like)).
본 발명의 다른 양상으로,활성층(106)은 다음과 같은 고분자들을 포함할 수 있다. 상기 다음과 같은 고분자는 폴리아닐린(polyaniline), 폴리티오펜(polythiophene), 폴리피롤(polypyrrole), 폴리실란(polysilane), 폴리스티렌(polystyrene), 폴리퓨란(polyfuran), 폴리인돌(polyindole), 폴리아줄렌(polyazulene), 폴리페닐렌(polyphenylene), 폴리피리딘(polypyridine), 폴리바 이피리딘(polybipyridine), 폴리프탈로시아닌(polyphthalocyanine), 폴리섹시티오펜(polysexithiofene), 폴리(실리콘옥소헤미포르피라진(siliconoxohemiporphyrazine)), 폴리(게르마늄옥소헤미포르피라진(germaniumoxohemiporphyrazine), 폴리(에틸렌디옥시티오펜(ethylenedioxythiophene) 및 활성 분자 그룹을 갖는 관련된 유도체일 수 있다. 이것은 다음과 같이 다른 적절하고 관련된 화합물들을 포함할 수 있다: 방향족 탄화수소들; 도너와 억셉터 특성들을 갖는 유기 분자들(N-에틸카바졸(N-ethylcarbazole), 테트라티오테트라센(tetrathiotetracene), 테트라티오풀발렌(tetrathiofulvalene), 테트라시아노퀴노디메탄(tetracyanoquinodimethane), 테트라시아노에틸렌(tetracyanoethylene), 클로라놀(cloranol), 디니트로(dinitro)-n 페닐 등); 메탈로-오르가닉 복합체들(metallo-organic complexes)(비스디페닐글리옥심(bisdiphenylglyoxiome), 비스오르토페닐렌디이민(bisorthophenylenediimine), 테트라아자-테트라메틸아눌렌(tetraaza-tetramethylannulene) 등) 포르피린(porphyrin), 프탈로시아닌(phthalocyanine), 활성 분자 그룹을 갖는 헥사데카플루오로 프탈로시아닌(hexadecafluoro phthalocyanine) 및 그것의 유도체들.
일반적으로, 위에서 논의된 물질들을 이용하는 메모리 셀(100)은 높은 도전성 영역의 형성을 나타내거나 전기 전압(electric voltage), 전류(electric current), 빛 방사 및 이와 유사한 것들과 같은 외부 자극에 응답하여 활성층 및 패시브층의 저항에 영향을 미친다. 예를 들어, 강유전체 물질의 현존은 내부 전기장 강도를 증가시킬 수 있고, 그 결과로 더 낮은 외부 전기 전압의 적용이 메모리 셀(100)의 라이팅(writing)에 요구될 수 있다. 앞서 전술된 바와 같이, 활성층(106)은 패시브층(104) 상에서 형성되어 결과적으로 두 층들 사이의 경계에 위치한다. 더욱이, 활성층(106)은 복수의 적절한 기술들을 통하여 형성될 수 있다. 이러한 하나의 기술은 패시브층(104)으로부터의 유기층이 형성되는 형태로 활성층(106)을 성장시키는 것과 관련된다. 이용될 수 있는 다른 기술은 스핀-온 기술(spin-on technique)일 수 있고, 이는 물질과 용매의 혼합물을 증착한 후 기판/전극으로부터 용매를 제거하는 것과 관련된다. 더 적절한 기술은 화학 기상 증착(CVD)이다. 화학 기상 증착은 저압 화학 기상 증착(LPCVD), 플라즈마 화학기상증착(PECVD) 및 고밀도 화학기상증착(HDCVD)을 포함한다. 다른 기술은 물리 진공 증착(physical vacuum deposition)일 수 있다. 추가적으로, 원자 층 증착(ALD)의 기술이 이용될 수 있다. 전극/패시브층에 유기 분자의 하나 또는 그 이상의 단(ends)을 부착하기 위하여 유기 분자의 하나 또는 그 이상의 단(ends)을 기능화(functionalize)할 필요는 없다. 화학결합은 활성층(106)의 복합 유기 고분자와 패시브층(104) 사이에 또한 형성될 수 있다.
본 발명의 한 양상으로, 활성층(106)은 작은 유기 분자 및 복합 고분자(conjugated polymer)와 같은 복합 유기 물질로 포함될 수 있다. 유기층이 고분자라면, 복합 유기 고분자의 백본(backbone)은 전극들(108, 102) 사이의 길이방향으로 연장될 수 있다(예를 들어, 전극들(108, 102)의 내부에 서로 대향하는 면에 실질적으로 수직으로). 복합 유기 분자는 상기 백본이 자신의 복합 특성을 유지하도록 선형 또는 가지형일 수 있다. 이런 복합 분자들은 중첩된 π 오비탈을 가지 고, 둘 이상의 공명 구조들을 갖는다는 것을 특징으로 한다. 상기 복합 유기 물질들의 복합 특성은 선택적으로 도전성 매체들(selectively conductive meida)의 제어가능하게 도전성 특징들(controllably conductive properties)에 기여한다.
이와 연장선에서, 활성층(102)의 복합 유기 물질은 전하들(정공들 및/또는 전자들)을 제공하고 받아들이는 능력을 갖는다. 일반적으로, 복합 유기 분자는 적어도 두개의 상대적으로 안정한 산화-환원 상태들을 갖는다. 상대적으로 안정한 상기 두 개의 상태들은 복합 유기 고분자가 전하들을 제공하거나 받아들이도록 하며, 전도성 촉진 화합물(conductivity facilitating compound)과 전기적으로 상호작용하도록 허용한다.
본 발명의 일 양상에 따르는 활성층(106)의 일부로서 이용되는 유기 물질은 주기적이거나 비주기적(cyclic or acyclic)일 수 있다. 몇몇의 예들로, 유기 고분자들과 같이, 유기 물질은 형성(formation) 또는 증착 동안에 바닥 전극(bottom electrode)에 스스로 결합될 수 있다. 복합 유기 고분자들의 예는 폴리아세틸렌(시스(cis) 혹은 트랜스(trans)); 폴리페닐 아세틸렌(polyphenylacetylene)(시스 혹은 트랜스); 폴리디페닐아세틸렌(polydiphenylacetylene); 폴리아닐린; 폴리(p-페닐렌 비닐렌)(p-phenylene vinylene); 폴리티오펜(polythiophene); 폴리포르피린스(polyporphyrins); 포르피리닉 마크로사이클스(porphyrinic macrocycles), 티올(thiol) 유도된 폴리포르피린스(polyporphyrins); 폴리(p-페닐렌)(p-phenylene)들; 폴리(이미드)들; 폴리페로센스(polyferrocenes), 폴리프탈로시아닌스(polyphthalocyanines)와 같은 폴리메탈로센스(polymetallocenes); 폴리비닐렌 스(polyvinylenes); 폴리스티롤스(polystiroles); 및 이와 유사한 것들 중 하나 이상을 포함한다. 추가로, 유기 물질의 특성들은 적당한 도펀트를 도핑하는 것에 의해 조절될 수 있다.
전극(108)은 활성층(106) 및/또는 패시브층(104)의 유기 물질 상/위쪽에 형성된다. 전극(108)은 앞서 설명된 바와 같이 전극(102)에 대한 물질과 유사한 물질을 포함할 수 있다. 추가적으로, 인, 질소, 탄소, 및 붕소의 합금들, 흑연, 도전성 산화물 및 다른 도전성 물질이 이용될 수 있다.
전극들(102, 108)의 두께는 메모리 장치의 제조와 이를 구현하는 것에 따라 달라질 수 있다. 그러나, 일부 실시예에서 두께의 범위는 약 0.01Φm 이상 및 약 10Φm 이하일 수 있다. 활성층(106)과 패시브층(104)은 선택적으로 도전성 매체들(selectively conductive media) 또는 선택적으로 도전성 층(selectively conductive layer)으로서 총괄해서 언급될 수 있다. 이러한 매체들(예를 들어, 도전성, 비도전성, 반-도전성(semi-conductive)은 전극들(108, 102)을 통하여 매체들의 양단에 다양한 전압들을 인가함에 의하여 제어된 방법으로 변형될 수 있다.
활성층(106)을 형성할 수 있는 유기층은, 본 발명의 한 양상에 따라 메모리 셀의 선택된 구현(implementation)에 따라 적당한 두께를 가질 수 있다. 유기 고분자층(활성층(106)의 일부를 형성할 수 있는)에 대한 두께의 적당한 예시적인 범위는 약 0.01Φm 이상 및 약 0.2Φm 이하일 수 있다. 유사하게, 패시브층(104)은 제조될 메모리 셀 및/또는 구현(implementation)에 따라 변화될 수 있다. 패시브층(104)의 두께의 적절한 예는 다음과 같다: 약 2Å이상 약 0.1Φm 이하. 메모리 셀의 작동을 용이하게 하기 위하여, 활성층(106)은 일반적으로 패시브층(104)보다 더 두껍다. 한 양상으로, 활성층의 두께는 패시브층의 두께보다 약 0.1 내지 500배 더 크다. 본 발명의 한 양상에 따라 다른 적당한 비율이 적용될 수 있다. 메모리 셀을 제조하는데 이용되는 다양한 층들은 복수의 서브층들(sub layers)을 포함할 수 있다.
도2를 참조하면, 본 발명에 따르는 메모리 구조(200)는 메모리 셀들 사이에 다이오드층(202), 및/또는 개개의 메모리 셀 구조의 일부로서 다이오드 층(204)을 채용함에 의하여 수직으로 적층될 수 있다. 따라서, 메모리 셀 적층 배치(memory cell stack arrangement)는 메모리 셀 구조의 바람직한 부분들에서 상태 변화가 일어난 경우에 얻어질 수 있다. 여기에 전압이 인가된 경우에, 다이오드 층들(202, 204)은 메모리 적층(memory stack) 또는 개개의 메모리 셀 블럭을 통하여 흐르는 전류의 양을 제어하기 위하여 전기 다이오드(electric diode)로서 기능할 수 있다. 이러한 층들은 예를 들어 젠너-타입 다이오드들(zener-type diodes)의 특징들을 발휘할 수 있다. 여기서, 항복 전압 레벨(breakdown voltage level)은 다이오드의 조성에 의하여 선천적으로 미리 정해질 수 있다. 이러한 방전 전압 값은 적층된 고분자 메모리 구조로 귀착되도록 특정 동작 기능(예를 들어, 쓰기/읽기/소거)을 허락하기 위하여 선택될 수 있다.
도3은 고분자 메모리 셀(320)에 결합된 다이오드 층(310)의 분해 사시도를 나타내고, 고분자 메모리 셀(320)은 본 발명의 일 양상에 따르는 적층가능한 메모리 장치 구조에 대한 빌딩블럭(building block)을 구성한다. 다이오드 층(310)은 제1층(302)과 제2층(303)을 포함한다. 다이오드 접합(diodic junction)은 두 층들을 이루는 재료들 사이의 일함수 차이 및/또는 두 층들 사이에 전하 교환으로 인해 활성층(106)과 패시브층(104) 사이에 생성될 수 있다. 제1층(302)과 제2층(303)은 다이오드 접합(306)을 유지하는 어떤 방법으로 고분자 메모리 셀(320) 상에서 증착될 수 있다. 이러한 방법의 예는 화학기상증착(CVD) 공정을 포함한다. 화학기상증착은 대기압 화학기상증착(APCVD), 저압 화학기상증착(LPCVD), 플라즈마 화학기상증착(PECVD), 광화학(자외선)(photochemical(ultraviolet))(LPCVD), 기상 에피탁시(vapor phase epitaxy)(VPE) 및 금속유기 CVD(metalorganic CVD(MOCVD)를 포함한다. 분자빔 에피탁시(molecular beam epitaxy)(MBE)와 같은 추가적인 비-CVD 방법(non-CVD method)이 이용될 수 있다.
제1층(302)은, 제2층(303)과 함께 작동할 때, 바람직한 다이오드 접합(306)을 생산하는 재료를 포함할 수 있다. 따라서, 이의 조성은 제2층(303) 조성과 적절하게 쌍을 이룰 수 있다. 제1층(302)은 단일 박막 또는 다중 박막층(a thin or multi-thin film layer)일 수 있다. 이의 조성은 폴리실리콘, 유기 및 무기 도체, 결정 상태 반도체(crystal state semiconductor) 및 비정질 상태 반도체 물질 등일 수 있다.
제2층(303)은 제1층(302)과 필요한 다이오드 접합(306)을 형성하기 위하여 필요한 물질들을 포함할 수 있다. 이러한 바람직한 접합은 실리콘 기반 p-n접합(silicon based p-n junction), 유기 반도체 기반 접합, 금속 기판 유기 반도체 접합, 실리콘 p- 또는 n 타입 기반 유기 반도체 집합 등일 수 있다. 제2층(303)의 조성은 제1층(302)과 접합을 형성할 때 바람직한 다이오드 특성들(desired diodic characteristics)을 달성하는 어떤 수의 적절한 물질들일 수 있다.
적절한 일함수 차이 및/또는 전하 특성들을 갖는 물질을 선택하는 것은 두개의 층들(302, 303)에 의하여 생산된 다이오드 효과(diodic effect)를 변경할 수 있다. 일함수는 페르미 준위(Fermi level)로부터 진공 준위(vacuum level)로 고체의 전자들을 이동시키는데 필요한 에너지이다. 일함수 차이는 일함수가 다르고, 오믹을 정의하며(defining ohmic) 또는 접촉을 정류하는(rectifying contact)하는 두 물질 사이의 접촉 특성이다.
본 발명의 한 양상으로, 알루미늄, 크롬(chromium), 구리, 게르마늄, 금, 마그네슘, 망간(manganese), 인듐, 철, 니켈, 팔라듐(palladium), 백금(platinum), 은, 티타늄, 아연, 그것들의 합금, 인듐-주석 산화물(indium-tin oxide), 폴리실리콘, 도핑된 비결정질 실리콘, 메탈 실리사이드 등과 같은 전도성 물질로 구성될 수 있다. 예시적인 합금으로는 Hastelloy®, Kovar®, 인바(Invar), Monel®, Inconel®, 황동(brass), 스테인레스 스틸, 마그네슘-은 합금 및 다양한 다른 합금들을 포함하는 전도성 물질이 이용될 수 있다. 제2층(303)의 두께는 메모리 장치의 제조와 이를 구현하는 것에 따라 달라질 수 있다. 그러나, 일부 실시예에서 두께의 범위는 약 0.01Φm 이상 및 약 10Φm 이하일 수 있다. 전압이 고분자 메모리 셀(320)의 다양한 층들의 양단에 제어 회로(control circuitry)(미도시) 통하여 인가되거나 이러한 메모리 셀들의 그룹이 서로 적층된 경우에, 다이오드층(310)은 고분자 메모리 셀(320)을 통하여 흐르는 전류의 양을 제어할 수 있다. 다이오드층(306)의 다이오 드 특성들은 고분자 메모리 셀(320)을 통한 주어진 전류의 양을 생산하기 위하여 얼마나 많은 전압이 요구되는지를 결정한다. 수많은 다른 다이오드 특성들을 제공하는 서로 다른 형태의 다이오드들(젠너 같은(Zener like) 다이오드, 쇼트키 다이오드 등을 포함한다)의 넓은 범위가 있음을 이해하고, 이는 바람직한 조절 효과(desired regulating effect)를 정밀하기 조정하기 위한 거이 무한한 능력을 허락한다. 이러한 다이오드들은 전압이 여기에 인가된 경우에 개개의 메모리 셀 블럭 또는 메모리 적층을 통하여 흐르는 전류의 양을 제어하는 기능을 한다. 추가적으로, 이러한 다이오드들은 예를 들어 젠너 타입 특성(Zener type characteristics)들을 발휘할 수 있고, 여기서 항복 전압 레벨(breakdown voltage level)은 다이오드의 조성에 의하여 선천적으로 미리 정해질 수 있다. 이러한 방전 전압 값은 셀로 귀착되도록 하기 위하여 특정 동작 기능(예를 들어, 쓰기/읽기/소거)을 허락하기 위하여 선택될 수 있다.
도4로 돌아가, 도4에는 본 발명의 한 양상에 따라 다이오드 성분을 이용하는 반도체 장치 어레이(400)의 상부면(top view)이 도시되어 있다. 이러한 어레이는 일반적으로 실리콘 기반 웨이퍼 상에 형성되고, 비트라인(bitlines)으로 언급되는 복수의 행들(columns)(404), 워드라인(wordline)으로 언급되는 복수의 열들(rows)(405)을 포함한다. 이러한 비트라인과 워드라인은 메모리의 구성들의 상부 및 하부 금속층에 연결될 수 있다. 비트라인과 워드라인의 교차지점은 특정 메모리 셀의 주소(address)를 구성한다. 데이터들은 에레이 상의 적당한 행과 열에 신호를 선택 및 보냄에 의하여 메모리 셀들에 저장될 수 있다(예를 들어, 각각 행 주소 스 트롭(strob) CAS 406와 열 주소 스트롭(strob) RAS 408을 통하여). 본 발명의 다이오드 성분은 이러한 어레이에서 메모리 셀을 프로그래밍할 때 트랜지스터들-캐패시터 쌍들을 이용하는 요구들을 완화시킨다. 예를 들어, 메모리 셀(414)이 프로그램되기 위하여 선택된 경우에, 메모리 셀(414)과 상호작용하는 적절한 비트라인(408) 및 워드라인(410)은 바람직한 기능(예를 들어, 읽기, 쓰기, 소거)을 위하여 필요한 적절한 전압 레벨로 전압이 주어진다. 다른 메모리 셀이 비트라인(408) 및 워드라인(410)을 따라 존재하더라도, 적절한 비트라인(408) 및 워드라인(410)의 교차지점에서의 셀(414)만이 적절한 상태로 변화된다. 예를 들어, 두개의 전압 레벨의 조합은 메모리 셀(414)의 상태를 변화 및 변경할 수 있다. 비트라인 전압 레벨 혼자서 및 워드라인 전압 레벨 혼자서는 이런 라인들에 연결된 다른 장치들을 프로그램하기 위하여 충분하지 않다. 따라서, 양 라인(비트라인, 워드라인)에 연결된 장치(414)만이 본 발명의 메모리 셀에 필요한 다이오드 성분에 의해 정해진 임계치 전압 레벨을 넘을 수 있다. 따라서, 다른 비트라인들과 워드라인들의 다이오드 성분들은 조정되고 이러한 메모리 셀은 공정 동안에 일반적으로 교란되지 않는다. 메모리 셀과 함께 다이오드 성분의 위치설정(positioning)은 에레이의 메모리 셀을 프로그래밍하는 부분으로서 트랜지스터 타입 전압 제어(transistor-type voltage controls)의 수를 완화시킨다. 따라서, 회로 디자인에 대한 유요한 다이 스페이스(die space)의 양이 증가함에 반하여, 메모리 성분과 연관되어(예를 들어, 직렬로) 형성된 다이오드는 메모리 셀들의 능률적인 배치(placement)가 가능하게 제조된다.
도 5는 본 발명의 다른 양상에 따른 메모리 어레이의 다른 개략도이다. 어레이(500)는 프로그램될 메모리 셀들에 통합되어 작동할 수 있는, 특별히 조정된, 다이오드 소자들을 함께 도시한다(예를 들어, 그것의 메모리 셀과 함께 직렬로 연결된 다이오드(512)). 복수의 전압 소스(예를 들어 518, 520)들은 지정된 메모리 셀들의 상태를 변화시키기 위해 많은 비트 라인들(예를 들어 504)과 워드 라인들(예를 들어 508) 상에서 동작할 수 있다. 제어 소자(550)는 트랜지스터 타입 성분들의 사용을 줄이면서, 이러한 전압 소스들을 조절하고, 바람직한 메모리 셀들을 바람직한 값으로 프로그램한다(예를 들어, 여기에 직렬로 연결된 다이오드(512)와 함께 메모리 셀을 프로그램한다). 제어 소자는 메모리 셀들의 프로그래밍을 위해 인공지능 구성(540)을 더 포함할 수 있다. 예를 들어, 프로그래밍은 자동 분류 시스템 및 프로세스를 통해 용이하게 구현될 수 있다. 이러한 분류는 자동적으로 수행되도록 기대되는 동작을 예측하거나 추측하기 위해 확률 그리고/또는 통계 기반의 분석(예를 들어, 분석 설비 및 비용을 요인으로 넣음)을 이용할 수 있다. 예를 들어, 써포트 벡터 머신(support vector machine, SVM) 분류기(classifier)가 이용될 수 있다. 분류기는 입력 속성 벡터(input attribute vector), x=(x1, x2, x3, x4, xn)를 그 입력이 클래스(class)에 속할 신뢰도(confidence)에 매핑하는 함수 즉, f(x)=confidence(class)이다. 다른 접근법들에는 다른 패턴의 독립성을 제공하는 베이지안 네트워크(Bayesian network), 디시전트리(decision tree) 및 확률적 분류 모델(probabilistic classification model)이 포함된다. 여기에 사용되어진 분류는 또한 우선순위 모델을 개발하는데 이용되는 통계적인 회귀(regression)를 포함한 다.
상기 분류기(들)가 선택할 영역들을 소정의 기준에 따라 자동으로 결정하도록 하기 위하여, 본 발명은 (예를 들어, 시스템 동작을 관찰하기, 외부 정보를 수신하기에 의해) 명시적으로 훈련될 뿐만 아니라, (예를 들어, 일반적인 훈련 데이터(generic traning data)에 의해) 함축적으로 훈련될 분류기를 이용할 수 있다. 예를 들어, SVM들과 관련하여, -다른 분류기 모델은 네이브 베이스(Naive Bayes), 베이스 네트(Bayes Net), 디시전트리(decision tree) 및 다른 학습 모델을 이용하는 것으로 고려될 수 있다. - SVM들은 분류기 형성기 (classifier constructor) 내의 학습 또는 훈련 상태(learning or traning phase) 및 특징 선택 모듈에 의해 구성된다.
다이오드 성분의 전형적인 동작에 관한 이하 논의는 본 발명의 다양한 양상을 이해하는데 유익하게 제공된다. 다이오드는 본질적으로 접합에 의해 분리된 두-영역의 장치이다. 다이오드는 또한 전류가 다이오드를 통과하도록 하거나 이를 금지한다. 전류를 통과하도록 하는지 여부는 전압 레벨 및 극성(바이어싱(biasing)으로 지칭됨)에 의해 결정된다. 일반적으로, 인가된 전압의 극성이 접합에서의 다이오드 영역의 극성과 일치할 때, 다이오드는 순방향 바이어스된 것으로 판단되고 전류가 흐르도록 한다. 극성이 반대로 될 때, 다이오드는 역방향 바이어스된 것으로 판단되고 전류의 흐름이 금지된다. 접합이 항복(breakdown)될 때까지의 레벨로 인가된 전압을 증가시킬 때, 역방향 바이어스된 다이오드에서 전류가 흐를 수 있다. 상기 전류의 흐름은 인가된 전압 레벨이 항복을 일으키는 레벨 아래로 감소될 때 다시 정지한다.
일반적으로, 전류와 전압 사이의 관계는 하기 이상적인 다이오드 방정식을 사용하여 표현될 수 있다.
Figure 112007079081264-PCT00001
여기서, ID는 다이오드를 통해 흐르는 전류이고, VD는 상기 다이오드 양단에 걸리는 전압이다. 또한, IS는 역방향 포화전류(다이오드가 역방향 바이어스되었을 때 이를 통해 흐르는 전류 -VD가 음수), q는 전자 전하(1.602*10-19 C), k는 볼츠만 상수(1.38*10-23 J/˚K), T=켈빈 접합 온도, 그리고 n은 방출(emission)계수이다.
역방향 바이어스된 다이오드는 이상적으로 비전도성임에도 불구하고, 소수 캐리어들의 존재로 인해 전압이 인가될 때 반도체 접합을 통해 작은 전류가 여전히 흐른다. 전체 역방향 전류는 대략 다음과 같이 산정된다:
Figure 112007079081264-PCT00002
여기서, DP는 정공 확산 계수, τP 및 τn 은 공핍 영역에서 정공들 및 전자들의 유효 수명(effective lifetime) 상수이다. 상기 역방향 전류는 중성 영역에서 확산 성분과 공핍 영역에서 생성 전류의 합이다. 확산 전류는 물질을 통과하는 전 하들의 농도의 변화에 기인한다. 두번째 항은 에너지 밴드 갭 내에 존재하는 깊은 레벨들을 통한 전하의 방출로부터 얻어진다. 추가로, W는 공핍 영역의 너비이고, ni는 진성 밀도이며, ND는 도너 밀도이다.
다이오드 접합을 형성하는데 사용되는 두 물질들의 일함수들은 접합에서 형성되는 전위 장벽(potential layer)을 결정한다. 일 함수는 진공 레벨과 페르미 레벨(EF) 사이의 에너지 차이로 정의된다. 예로서, 금속 층 및 n-타입 반도체층이 본 발명의 다이오드층을 형성하는데 사용된다고 가정하자. 그러므로, 금속층의 일함수는 qØm으로 표시되고 반도체층의 일함수는 q(χ+Vn)으로 표시되며, 여기서 χ, 즉 반도체의 전자 친화력은 진공 레벨과 전도 밴드(EC)의 바닥 사이의 에너지의 차이이다. 추가로, qVn은 EC와 페르미 레벨 사이의 차이이다.
예를 들어, 금속층과 반도체층이 접촉될 때, 전하는 반도체로부터 금속 쪽으로 흐를 것이다. 반도체는 n-타입이고, 따라서, 그것의 일함수(work function)는 금속의 일함수보다 더 작다. 두 층 사이에 거리가 감소할수록, 음전하의 증가하여 금속 표면에 축적된다. 동시에, 반도체 내에는 동일한 반대 전하가 존재한다. 층간에 거리가 원자간의 거리와 비슷해질 때, 상기 갭은 전자들을 통과하게 한다. 장벽 높이(barrier height)에 대한 제한값 qØBn은 다음과 같이 주어진다:
qØBn = q(Øm - χ)
장벽 높이는 금속의 일 함수와 반도체의 전자친화도 간의 차이이다. 상기 공 식들은 다이오드층의 다양한 특성들을 결정하는데 이용되는 공식들의 기본적인 이해를 돕기 위함이다. 당해 기술분야의 당업자는 여기에 나타난 기초적인 다이오드 특성을 인지할 수 있다.
도 6으로 돌아가면, 도6에는 본 발명의 한 양상에 따르는 인가된 전압 바이어스(600)가 없이 발현된 다이오드 특성(diodic properties)을 묘사하는 다이어그램이 나타나 있다. p-타입 물질(602)과 n-타입 물질(606)은 다이오드 접합을 형성하기 위하여 참여한다. p-타입 물질(602)은 다수의 양전하(610)를 포함하고, 반면에 n-타입 물질은 다수의 음전하(612)를 포함한다. 두 물질이 참여할 때, 양전하와 음전하는 접합 재결합(junction recombination)으로 알려진 확산공정에서 전자와 정공을 교환한다. 이 재결합은 접합영역에서 자유전자와 정공들의 숫자를 감소시키고, 공핍영역(606)을 생성한다. 공핍영역(606)에서 접합(608)의 p-측(p-side)(602)에서, 음으로 충전된(negativly charged) 이온들로 이루어진 층이 존재한다. 공핍영역(606)의 n-측(n-side)(606)은 양으로 충전된(positivly charged) 이온들로 이루어진 층을 포함한다. 이는 공핍영역(606)의 양단에 정전기장(616)을 생성한다. 전자들과 정공들의 확산은 평형상태에 도달할 때까지 계속되고, 정전기장(616)을 극복하기 위하여 요구되는 에너지의 양에 의하여 지시된다(dictated). 전하들이 평형상태를 넘어 접합(608)을 가로질러 이동하기 위하여, 전하들은 정전기장(616)에 의하여 나타난 장벽을 극복하기 위한 충분한 전위(potential)를 가져야 한다.
도7은 본 발명의 한 양상에 따라 인가된 순방향 전압 바이어스(700)로 발현된 다이오드 특성들의 다이어그램을 도시한다. 다이오드 접합(708)의 순방향 바이 어스에 대하여, 외부 전압(710)은 공핍 영역(704)에서 정전기장(716)에 반대되는 극성으로 인가된다. 이는 공핍영역(704)이 감소를 야기하고, 전류의 흐름에 대한 최소 저항을 나타내기 위한 다이오드 접합(708)을 허락한다. 이 극성으로 외부 전압(710)을 인가하는 것은 p-타입 물질(702) 내부의 양전하들(712)이 p-타입 물질(702)에 연결된 외부 전압의 양전위(positive potential)에 의하여 추방(repel)되도록 한다. 유사하게, n-타입 물질(706)에 연결된 외부 전압(710)의 음전위는 음전하들(714)을 다이오드 접합(708) 방향으로 내몬다(drive). 이런 전하들의 몇몇은 공핍 영역(704)에서 양이온들과 함께 결합한다. 이것은 공핍영역(704)의 폭을 감소시키는 것을 돕고, 공핍영역(704)에서 발생된 정전기장(716)을 감소시킨다.
순방향 바이어스된 p-n접합에서 전류 흐름은 다수의 전하들(712, 714)에 의한 것이다. 외부 전압(710)을 증가시키는 것은 또한 다이오드 접합(708)에 도달하는 다수의 전하들(712, 714)의 수를 증가시키고, 전류 흐름을 상승시킨다.
도8을 참조하면, 본 발명의 한 양상에 따라 인가된 역전압 바이어스(800)로 설명되는 다이오드 특성들을 설명하는 다이어그램이 나타나있다. 다이오드 접합(808)의 역방향 바이어스에 대하여, 공핍영역(804)에 의하여 발생한 정전기장(818)을 향상시키는 극성으로 외부 전압(810)이 인가된다. 이는 공핍영역(804)을 크게하고, 전류의 흐름에 대한 최대 저항을 나타내기 위한 다이오드 접합(808)을 허용한다. 이 극성으로 외부 전압(810)을 인가하는 것은 p-타입 물질(802)에 연결된 외부 전압(810)의 음전위에 의하여 p-타입 물질 내의 양전하들(812)이 끌어당겨 지게 된다. 유사하게, n-타입 물질(808)에 연결된 외부 전압(810)의 양전위는 다이 오드 접합(808)으로부터 멀어지는 방향으로 음전하들(814)을 끌어당긴다. 이는 공핍영역(804)의 폭을 넓게하는 것과, 정전기장(818)을 증가시키는 것을 돕는다. 더 많은 음전하들은 현재 p-측(802)에 있고, 더 많은 양전하들은 현재 n-측(808)에 있다. 이 증가된 이온들의 숫자는 다수의 전하들(812, 814)에 의하여 다이오드 접합(808)을 가로질러 흐르는 전류의 흐름을 막는다. 그러나, 전류 흐름은 다이오드 접합(808)을 여전히 가로지르는 다수의 전하들에 의한 전류 흐름 때문에 거이 제로(zero)가 아니다. 일반적으로, 이 전류는 다수의 전하들의 전류 흐름과 비교하여 무시될 수 있는 것으로 인식된다.
역 바이어스 p-n 접합에서 전류 흐름은 다수의 전하들에 의한 것이다. 몇몇의 다이오드 타입(type)들에서, 역 바이어스 전압(810)은 다이오드 접합(808)의 항복(breakdown)을 발생시키는 소정의 레벨로 증가된다. 이 전압 레벨에서, 전류는 장치를 통하여 흐를 것이다. 전압 레벨이 항복 전압 레벨보다 더 작게 감소되면, 다이오드접합(808)은 다시 한번 전류 흐름을 막을 것이다.
도 9는 "온" 및 "오프" 상태 동안, 여기에 작동가능하게 연결된 다이오드에 대하여 작동하는 메모리 셀에 대한 전류-전압 그래프(900)의 일 예를 도시한 것이다. 도시된 바와 같이, 임의의 전류는 "온" 상태와 비교하여 "오프" 상태에서 더 높은 전압을 요구한다. "온" 및 "오프" 상태는 전류를 선택하고 각 전압을 측정하는 것 또는 그와 반대의 방식(vice versa)에 의해 구별되어 질 수 있다. 따라서, 본 발명에 따라 다이오드를 사용하는 것은 음의 전압 방향에서 전류의 차단을 용이하게 한다. - 메모리 셀과 결합하여 작동하는 다이오드가 없는, 메모리 셀은 원래 의 점에 대하여 대칭적인 I-V 그래프를 나타낸다(미도시). 이와 같이 메모리 장치의 스탠바이 또는 중립 상태(neutral state)에서 전원을 차단하는 것은 전술한 바와 같이 소비전력을 감소시키고, 나아가 어레이의 일부로서 앞에서 설명한 바와 같이 바람직한 메모리 셀의 프로그래밍을 가능하게 한다.
도시된 바와 같이, 라인(901)의 기울기는 일반적으로 회로의 전류 제한 저항(current limiting resistance)을 반영한다(예를 들어, 인가된 전압 및 메모리 성분과 직렬로 연결된 저항들의 조합에 의해 변화될 수 있는 부하선(load line)을 반영한다). 이와 같은 라인은 일반적으로 장치를 스위칭할 때 전환 상태(transitional state)를 나타낸다.
전압이 "오프" 상태의 경로(실선)를 따라 화살표(902)의 방향으로 증가하여 쓰기 전압 임계치(Vwrite)가 얻어지면, 다이오드 성분을 갖는 메모리 셀은 낮은 저항의 "오프"상태에서 높은 저항의 "온"상태로 스위치한다. 이어서, 전압의 감소는 다이오드 특성을 나타내는 "온" 상태의 경로(점선)를 따라 음 전압 값들인 역 누설 전류(reverse leakage current)쪽으로 화살표(903)의 방향의 궤적을 따른다. 그에 따라, 소거 전압 임계점(Verase)에 도달될 수 있고, 화살표(904)에 의해 도시된 바와 같이 상기 장치를 "온" 상태에서 "오프"상태로 스위칭할 수 있다. 그럼에도 불구하고, 이러한 소거 임계 전압에 도달하기 전에 전압이 역전되면 I-V 궤적은 "온" 상태의 커브 상에서 화살표(903)의 반대 방향으로 되돌아간다. 판독 임계 전압(read threshold voltage)은 Verase와 Vwrite 사이의 어떤 위치에 존재하여, 일반적으로 판독 동작을 위해 저전압 소모가 요구되도록 위치된다. 일반적으로, 고분자 메모리 셀의 제조 및 프로그래밍 방법론에 따라 쓰기 전압은 1에서 10V 사이이고, 소거 전압은 -0.9에서 -9V 사이일 수 있다. 서로 다른 저항들을 갖는 다른 온 상태들을 정의하기 위해 부하 저항(load resistance) 및 전류를 제한하는 방식에 따라서 커브군(a family of curves)(미도시)은 라인(501) 상의 소정 지점들을 통과하여 획득될 수 있고, 이에 따라 상기 장치의 다수 비트 동작(multi bit operation)을 제공할 수 있 수 있음을 이해하여야 한다. 따라서, 복수의 온 상태들이 메모리 셀에 대해 정의될 수 있다.
도10은 어레이(미도시)의 일부로서, 여기에 결합된 다이오드(1014)와, 제어 마이크로프로세서 시스템(1020)을 갖는 메모리 셀(1011)에 대한 개략적인 프로그래밍 시스템을 나타낸다. 제어 시스템(1020)은 네트워크의 적절하게 프로그램된 범용 컴퓨터의 일부일 수 있으며, 또한 복수의 분리된 전용 프로그램가능한 통합된 장치들 또는 다른 논리 장치들을 사용하여 구현될 수 있다. 유저 입력 장치들뿐만 아니라 다른 정보 디스플레이 장치들(예를 들어, 모니터, 디스플레이 등)은 프로세서의 입력/출력에 동작가능하도록 연결될 수 있다. 제어 시스템(1020)은 경로를 활성화(actively trace)할 수 있으며, 메모리 셀(911)의 프로그램 상태를 제어할 수 있다. 예를 들어, 마이크로프로세서 시스템(1024)은 프로그래밍 신호(예를 들어, 메모리 소자(1011)에 인가되는 전압)를 제공할 수 있으며, 이를 통하여 결과적으로 흐르는 전류(electric current)를 감지한다. 이런 전류가 상기 메모리 셀(1011)의 각 저항을 나타내는 소정값으로 감지될 때, 전압은 제거될 수 있고, 프로그래밍은 정지된다. 이와 같은 것은 비교기(924)를 통하여 기준값에 대하여 전류를 비교함에 의하여 이루어질 수 있다. 따라서, 메모리 셀(1011)은 소정 상태로 프로그래밍될 수 있다. 일반적으로 상부 및 하부 전극들(912, 918) 사이에 다양한 다른 활성층과 패시브층이 끼워질 수 있는 이와 같은 메모리 셀은 발광 구조(light emitting structure), 포토 저항(photo resistance) 또는 포토 센서들 같은 발광 물질들을 또한 포함할 수 있다. 전극들(예를 들어, 1012, 1018)은 알루미늄, 크롬(chromium), 구리, 게르마늄, 금, 마그네슘, 망간(manganese), 인듐, 철, 니켈, 팔라듐(palladium), 백금(platinum), 은, 티타늄, 아연, 그것들의 합금, 인듐-주석 산화물(indium-tin oxide), 폴리실리콘, 도핑된 비결정질 실리콘, 메탈 실리사이드 등과 같은 전도성 물질로 구성될 수 있다. 예시적인 합금으로는 Hastelloy®, Kovar®, 인바(Invar), Monel®, Inconel®, 황동(brass), 스테인레스 스틸, 마그네슘-은 합금 및 다양한 다른 합금들을 포함하는 전도성 물질이 이용되어질 수 있다.
전극들의 두께는 메모리 장치의 제조와 이를 구현하는 것에 따라 달라질 수 있다. 그러나, 일부 실시예에서 두께의 범위는 약 0.01Φm 이상 약 10Φm이하이다. 전극들은 예를 들어 반도체층들, 고분자층들 및 패시브층들(passive layers)와 같은 다양한 층들 중 대체 가능한 형태로 위치할 수 있다.
도11과 관련하여, 도11에는 본 발명의 일 양상에 따르는 패시브층과 활성층을 갖는 메모리 셀을 프로그램하는 회로가 도시되어 있다. 이러한 회로에 대한 제어 시스템은 메모리 셀(1140)의 정보 라이팅(writing) 및/또는 레코딩(recoding) 동안에 제어가능한 전류 레벨(controllable electrical level)(예를 들어, 프로그램가능한 전류)을 제공할 수 있는 발전기(1120)를 포함한다. 메모리 셀(1140)은 앞에서 구체적으로 설명한 바와 같이 다양한 층들(예를 들어, 활성층(예를 들어, 유기층)과 패시브층을 포함하는 선택적인 도전층(기능층))을 사이에 끼우는 두 전극을 포함한다. 본 발명은 제한적이지 않으며, 기능지대층들(functioning zone layers)(예를 들어, 격벽층, 활성/패시브층 등)과 같은 다른 층들이 본 발명의 다른 양상으로 이용될 수 있다.
발라스트 저항기(1160)는 메모리 셀(1140)에 동작가능하게 연결되어 있고, 저항기(1160)를 통하여 흐르는 전류의 증가로 급하게 증가되는 저항을 가지며, 이에 의하여 라인 전압(line voltage)에서 어떤 변화에도 불구하고 실질적으로 일정한 전류을 유지하는 경향이 있다. 장치들(1170, 1180)을 등록하는 것은 메모리 셀(1140)의 다양한 프로그래밍 단계 동안에 회로 상태를 감시할 수 있다. 예를 들어, 메모리 셀을 통하여 흐르는 전류의 값은 발라스트 저항기(1160) 상의 전압을 측정함에 의하여 얻어질 수 있고, 이러한 장치를 등록하는 것은 어느 때에나 회로 상태를 감시하기 위해 이용되는 볼트미터(voltmeter), 오실로그래프(oscillographs), 레코더(recorder) 및 다른 장치들을 포함할 수 있다.
본 발명의 특정한 방법론에 따르면, 발전기(1120)는 메모리 셀을 프로그래밍하기 위해 요구되는 임계값을 초과하는 초기 전압 펄스(initial voltage pulse)를 형성한다. 예를 들어, 도12는 2 비트 메모리 셀 작동을 라이팅(writing)하기 위하여 이러한 방법론과 관련된 전압-시간 및 전류-시간 그래프를 나타낸다. 전압 레벨 "Z"와 "Y"는 초기 전압 펄스와 임계치 전압을 각각 도시한다. 메모리 셀(1140)을 통하여 흐르는 전류의 값은 발라스트 저항기(1160) 상의 전압을 측정함에 의하여 얻어질 수 있다. 이와 같이, 메모리 셀을 흐르는 전류는, 메모리 셀에 쓰여진, 정보의 각 비트들에 대응하는 다양한 전류 펄스 상태와 같이 제어될 수 있다. 예를 들어, 도12에 도시된 바와 같이, 전류 레벨 "A"는 "00"값으로 지정될 수 있고, 전류 레벨 "B"는 "01"값으로 지정될 수 있으며, 전류 레벨 "C"는 "10"값으로 지정될 수 있고, 전류 레벨 "D"는 "11"값으로 지정될 수 있으며, 이 모든 것은 메모리 셀(1140) 내부로 프로그램가능하다.
다음, 전류 펄스가 바람직한 프로그램 상태에 도달된 후, 쓰기 프로그래밍(write programming)은 완성되고, 프로그래밍 전압은 스위치오프(switched off)된다. 유사하게, 메모리 셀로부터 정보의 비트들을 읽는 것은, 임계치 볼트값 "Y"보다 낮은 읽기 볼트(reading voltage) "X"는 발전기(1120)를 통하여 발생 된다. 도11의 발라스트 저항기(1160)를 통하여 흐르는 전류의 양에 기초하여, 메모리 셀(1140)의 저항은 측정될 수 있고, 그것을 통하여 흐르는 전류는 얻어진다. 이러한 전류는 메모리 셀의 프로그램된 상태를 검증하기 위하여 기준 전류에 대응할 수 있다. 이와 같이, 정보를 소거하기 위하여, 발전기(1120)는 음전압 펄스(W)를 생성하고, 이는 전류를 생성하며, 메모리 셀을 통하여 흐르는 소거 임계치 값에 도달하기 위하여 제어된다. 전압, 전류 또는 임피던스를 제외한 다른 특성들은 기능 지대(functioning zone)를 갖는 메모리 셀을 프로그램하기 위하여 이용될 수 있다.
예를 들어, 제어된 값은 빛의 강도(빛 센서/에미터(emitter) 층들이 이용된 경우에 광학 프로그래밍) 또는 시간의 양(amount of time)일 수 있고, 이는 메모리 셀이 외부 자극 및/또는 신호의 대상이 되는 경우이다. 이러한 것은 특정 메모리 셀의 구조, 이의 제조에 이용된 물질들에 의존하며, 도11에 의하여 특정 메모리 셀의 구조가 설명되며, 이는 추가적인 라이팅 작업이 수행되기 전에 셀을 초기 상태로 돌리고 기록된 정보를 지우는 것이 필요하다.
도13은 본 발명의 한 양상에 따르는 방법론을 설명한다. 예시적인 방법이 다양한 이벤트들 및/또는 행위들을 대표하는 일련의 블럭들이 여기에 도시되고 설명되어 있으나, 본 발명은 이러한 블럭들의 설명된 순서에 제한되지 않는다. 예를 들어, 몇몇의 행위 또는 이벤트는 본 발명에 따라 여기에 설명된 순서와 관계없이, 다른 행위 또는 이벤트를 수반하여 및/또는 다른 순서로 발생될 수 있다. 추가적으로, 본 발명에 따르는 방법론을 수행하기 위해 요구되는 모든 블럭들, 이벤트들 또는 행위들이 도시되지 않았다. 또한, 본 발명에 따르는 예시적인 방법론 및 다른 방법들은 IC 제조에 대한 증착 및 식각 공정과 관련하여 실행될 수 있고, 및/또는 다른 시스템들 및 장치와 연과하여 뿐만 아니라 다마신 필 및 폴리쉬 절차(damascene fill and polish procedure)가 도시되거나 설명되지 않았다.
먼저, 블럭(1302)에서, 앞에서 구체적으로 설명한 바와 같이, 제어 요소 회로가 웨이퍼 표면 상에 증착될 수 있다. 이러한 제어 요소는 본 발명의 메모리 셀의 어레이의 일부로서 이용되는 다양한 메모리 셀의 프로그래밍을 용이하게 할 수 있다. 다음, 블럭(1304)에서, 하부 저항접촉층이 증착되고, 예를 들어 앞에서 구체적으로 설명된 바와 같이 상호연결라인(interconnect line)의 일부로서, 하부 저항 접촉층은 에레이의 일부로서 메모리 셀에 대한 하부 전극으로서 작용할 수 있다. 다음, 블럭(1308)에서, 이렇게 적층된 층 위쪽에, 다이오드 성분이 위치될 수 있다. 다음, 블럭(1310)에서, 다이오드 성분 위쪽에 전극층이 위치될 수 있다(예를 들어, 메모리 셀 어레이 회로의 다른 부분과 이러한 메모리 셀을 연결시키기 위한 상호연결라인의 일부로서).
한 특정 양상으로, 블럭(1308)에서 형성된 다이오드 성분은 적어도 하나의 p-타입 유기물질로 이루어진 하나 이상의 층들을 포함할 수 있고, 이러한 요소들과 접촉하는 상부전극은 약 4.2eV보다 더 크거나 같은 전자들에 대한 높은 일함수를 갖는 물질을 포함할 수 있다. 또한, 앞에서 자세히 설명된 바와 같이, 전극은 Au, W, Ti, Pt, Ag, Mo, Ta, Cu, 금속산화물(예를 들어, 인듐-틴 옥사이드, ITO) 및 유기고분자들로 이루어진 그룹으로부터 선택된 적어도 하나의 전기적으로 도전성 물질을 포함할 수 있다. 본 발명의 방법론의 다른 양상으로, 다이오드는 적어도 하나의 n-타입 유기 물질로 이루어진 하나 이상의 층들을 포함할 수 있고, 접촉하는 상부전극은 약 4.2eV보다 더 작은 전자들에 대한 낮은 일함수를 갖는 물질을 포함할 수 있다. 상부전극은 Ca, Mg, 다른 금속과 결합된 Mg, Al, Al 합급, Li-Al 합금 및 금속-유전체 조합(metal-dielectric combination)으로 이루어진 그룹으로부터 선택된 적어도 하나의 전기적으로 도전성인 물질을 더 포함할 수 있다. 또한, 다이오드 성분은 금속 및 유기물질의 조합을 더 포함할 수 있다(예를 들어, 구리 프탈로시아닌(CuPc)을 포함하는 p-타입 층과 구리 헥사데카플루오로 프탈로시아닌(F16 CuPc)을 포함하는 n-타입 층).
관련된 양상으로, 다이오드 성분은 폴리머릭 메탈릭 프탈로시아닌(MPc) 또는 메탈 헥사데카플루오로 프탈로시아닌(F16 CuPc)를 또한 포함할 수 있고, 여기서 금속(M)은 Cu, Co, Fi, Fe 또는 Ti를 포함할 수 있다. 본 발명의 다른 양상에 따르면, 다이오드는 적어도 하나의 방향족 아민을 포함하는 하나 이상의 층들을 포함할 수 있고, 약 4.2eV보다 더 큰 전자들에 대한 높은 일함수를 갖는 적어도 하나의 전기적으로 도전성인 물질을 포함하는 상부전극을 갖는다. 추가적으로, 다이오드 성분은 서로 다른 형태의 유기 물질로 이루어진 층과 적어도 하나의 방향족 아민으로 이루어진 층을 포함할 수 있으며, 또는 적어도 하나의 방향족 아민을 포함하는 한쌍의 층들을 각각 포함할 수 있다. 다이오드 성분의 두께는 약 10Å 내지 1mm의 범위일 수 있고, 약 10Å과 1μm 사이, 및 10Å 및 1,5000Å 사이일 수 있다.
다음의 예들은 본 발명의 다양한 특정 양상을 설명한다. 상세한 설명 및 청구범위 중 어디든지 및 다음의 예들에서 다르게 지적되지 않는다면, 모든 부분과 퍼센티지(percentages)는 무게, 섭씨온도로 있는 모든 온도, 및 대기압 또는 이와 유사한 값의 압력에 의한 것이다.
예1 : Ti/LixVSe2/Al(또는 Ti), 여기서 LixVSe2는 활성층과 패시브층이 결합된 것으로 작용하고, x는 안정한 화합물을 생성하기 위한 적절한 값이다. 첫째, Ti 또는 Al로 이루어진 더 낮은 전극은, 앞에서 구체적으로 설명한 바와 같이, 절연층의 표면에 약 3,000 ~ 8,000Å 의 두께로 기상 증착된다. 활성층과 패시브층이 결합된 LixVSe2는 약 50 ~ 300Å의 두께로 CVD 공정을 통하여 증착될 수 있고, Li 이 온은 헥산(hexan) 안에 노르말-부틸 리튬이 있는 용액(a solution of n-butyl lithium in jexane)으로 열처리함에 의하여 사이에 끼워진다. 둘째, Ti 또는 Al로 이루어진 상부전극은 약 3,000 ~ 8,000Å 두께로 LixVSe2층 상에 기상증착될 수 있다.
예2 : Ti/LixTiS2/VSe2/Al(또는 Ti), 여기서 LixTiS2는 패시브층으로 작용하고, VSe2는 활성층으로 작용하며, x는 안정한 화합물을 생성하기 위한 적절한 값이다. 이러한 셀은 상부전극, 두번째 증착에 앞서 VSe2활성층이 LixTiS2패시브층의 표면 상에 CVD 공정에 의하여 증착될 수 있는 것을 제외하고 예1과 같은 유사한 방법으로 제조될 수 있다. VSe2활성층의 두께는 약 50~300Å일 수 있다.
예3 : Ti/LixVSe2/HfSe2/Al(또는 Ti), 여기서 안정한 화합물을 생성하기 위한 적절한 값인 x를 갖는 LixVSe2는 패시브층으로 작용한다. HfSe2는 활성층으로 작용하고, 각 층은 CVD 공정을 통하여 증착된다.
예4 : Ti/LixVSe2/Li3N3/HfSe2/Al(또는 Ti), 여기서 LixVSe2는 액티브층으로 작용하고, Li3N3는 격벽층으로 작용하며, VSe2는 활성층으로 작용한다. Li3N3격벽층은 약 20~100Å으로 CVD를 통하여 증착될 수 있다.
예5 : Ti/LixTiS2/a-Si/Al(또는 Ti), VSe2를 대체하는 비정질 실리콘(a-Si) 활성층(CVD에 의하여 형성)을 제외하고 예2와 유사한 구조.
예6 : Ti/LixTiS2/p-Si/Al(또는 Ti), a-Si를 대체하는 다결정 실리콘(p-Si) 활성층(CVD에 의하여 형성)을 제외하고 예와 유사.
예7 : Ti/LixTiS2/a-SiO2/Al(또는 Ti), a-Si를 p-Si를 대체하는 다공성 실리콘 다이옥사이드(porous silicon dioxide)(p-SiO2) 활성층(테트라에톡시오르소실리케이트(tetraethoxyorthosilicate), TEOS의 졸-겔으로부터 또는 CVD에 의하여 형성)을 제외하고 예5 및 6과 유사한 구조.
예8 : Ti/Cu2 - xS/p-SiO2/Al(또는 Ti), 패시브층으로써 Cu2 - xS(x는 예1과 예2 사이의 안정한 값이다)가 LixTiS2를 대체하는 것을 제외하고 예7과 유사. Cu2 - xS 패시브층은 하부 전극(Ti)의 표면에 구리로 이루어진 약100~300Å 두께층을 제1증착(예를 들어, 기상 증착)하고, Cu2 - xS 형성하기 위한 반응이 일어날 수 있는 실내온도에서 챔버 내의 H2S 가스와 함께 구리층을 약 15분 열처리함에 의하여 형성될 수 있다.
예9 : Ti/Cu2 - xS/Cu2O/Al(또는 Ti), 활성층으로써 Cu2O가 p-SiO2를 대체하는 것을 제외하고 예8과 유사. Cu2 - xS 패시브층은 하부 전극(Ti)의 표면에 구리로 이루어진 약200~400Å 두께층을 증착(예를 들어, 기상 증착)하고, Cu2 - xS 형성하기 위한 반응이 일어날 수 있는 실내온도에서 챔버 내의 H2S 가스와 함께 구리층을 약 10분 열처리함에 의하여 1차로 형성될 수 있다. Cu2 - xS층은 Cu2 - xS로 이루어진 층 위쪽에 Cu2O로 이루어진 층을 형성하기 위하여 약 10분동안 챔버 안에서 산소 가스와 반응한다.
예10 : Ti/Cu2 - xSe/p-SiO2/Al(또는 Ti), 초기에 증착된 구리층과 반응하기 위한 H2S 대신에 H2Se를 사용함에 의하여 패시브층으로서 Cu2 - xSe가 Cu2 - xS를 대체하는 것을 제외하고 예8과 유사.
예11 : Ti/Ag2S/p-SiO2/Al(또는 Ti), 패시브층으로서 Ag2S가 Cu2 - xS를 대체하는 것을 제외하고 예8과 유사. Ag2S패시브층은 하부 전극(Ti)의 표면에 은으로 이루어진 약100~300Å 두께층(150Å이 바람직함)을 제1증착(예를 들어, 기상 증착)하고, Ag2S를 형성하기 위한 실내온도에서 챔버 내의 H2S 가스와 함께 구리층을 약 15분 반응시킴에 의하여 형성될 수 있다.
예12 : Ti/Cu2 - xS/BN/Al(또는 Ti), 활성층으로써 약 50~300Å 두께의 CVD 증착된 BN(100Å이 바람직함)이 p-SiO2를 대체하는 것으로 예8과 유사.
예13 : Ti/Cu2 - xS/C3N/Al(또는 Ti), 활성층으로써 약 50~300Å 두께의 CVD 증착된 비정질 C3N(100Å이 바람직함)이 p-SiO2를 대체하는 것으로 예8과 유사.
예14 : Ti/Cu2 - xS/BaTiO3/Al(또는 Ti), 활성층으로써 약 50~300Å 두께의 CVD 증착된 강유전체 BaTiO3(100Å이 바람직함)이 p-SiO2를 대체하는 것으로 예8과 유사.
예15 : Ti/Cu2 - xS/폴리에스테르(polyester)/Al(또는 Ti), 활성층으로써 약 50~300Å 두께의 스핀코팅된 폴리스티렌이 p-SiO2를 대체하는 것으로 예8과 유사.
예16 : Ti/CuWO3/p-Si/Al(또는 Ti), 패시브층으로서 CuWO3이 LixTiS2를 대체하는 것을 제외하고 예6과 유사. CuWO3패시브층은 하부 전극(Ti)의 표면에 텅스텐으로 이루어진 약100~300Å 두께층(약 150Å이 바람직함)을 제1증착(예를 들어, 기상 증착)하고, WO3로 이루어진 층을 형성하기 위하여 약 10분 동안 챔버 내의 산소 가스와 함께 텅스텐층을 반응함에 의하여 형성될 수 있다.
예17 : Ti/Cu-CuI/p-Si/Al(또는 Ti), 패시브층으로서 Cu-CuI가 LixTiS2를 대체하는 것을 제외하고 예6과 유사. Cu-CuI패시브층은 하부 전극(Ti)의 표면에 구리로 이루어진 약100~300Å 두께층(약 150Å이 바람직함)을 제1증착(예를 들어, 기상 증착)하고, 구리층 상에 CuI로 이루어진 층을 스핀-코팅함에 의하여 형성될 수 있다.
예18 : Cu/Cu2 - xS/p-SiO2/Al(또는 Ti), Ti보다는 Cu로 만들어진 제1전극을 제외하고 예8과 유사.
예19 : Ag/Ag2S/p-SiO2/Al(또는 Ti), Ti보다는 Ag로 만들어진 제1전극을 제 외하고 예11과 유사.
본 발명은 특정하여 도시된 양상들에 관하여 도시되고 기술되었지만, 이 명세서와 첨부된 도면을 읽고 이해하는 본 분야의 다른 숙련자들에 의해 균등의 대체물들 및 변형들이 발생될 수 있을 것이다. 상기 기술된 구성요소들(어셈블리, 장치, 회로, 시스템 등)에 의해 수행되는 다양한 기능들 각각에 대하여, 그러한 구성요소들을 개시하는데 사용된 용어들("수단"을 포함함)은 본 명세서에서 도시된 본 발명의 예시적인 실시예에서 기능을 수행하는 개시된 구조에 구조적으로는 균등하지 않는다 하더라도, 만약 다르게 지시되지 않는다면, 개시된 구성요소의 기술된 기능을 수행하는 어떠한 구성요소(즉, 기능적으로 균등)에 일치되도록 의도되었다. 이 점에 있어, 본 발명은 본 발명의 다양한 방법들에 대한 동작들 그리고/또는 이벤트들을 수행하기 위해 컴퓨터로 수행가능한 명령들을 갖는 컴퓨터로 판독가능한 매체뿐만 아니라 시스템을 포함하는 것으로 인식될 수 있다. 더욱이, 상세한 설명 또는 청구범위에서 사용되는 용어 "구비"("includes", "including", "has", "having")는 용어 "포함(comprising)"과 유사한 의미를 갖는 것으로 해석되어야 한다.
본 발명의 방법과 시스템은 반도체 공정과 제조 분야에 적용될 수 있다. 예를 들어, 본 발명은 비휘발성 메모리 장치를 포함하는 중앙처리장치와 메모리 장치를 제조하는데 이용되어질 수 있다.

Claims (10)

  1. 메모리 셀에 있어서,
    외부 전기장(external electric field) 또는 빛 방사(light radiation)가 가해진 경우에 전자들 또는 정공들의 이동에 따라 변화가능한 상태를 갖는 활성층(106)과, 여기서 상기 상태는 정보 컨텐트(informaion content)를 나타내고;
    상기 활성층(106)에 전하의 공급을 용이하게 하는 패시브층(104)과, 상기 패시브층(104)과 상기 활성층(106)은 전자들 또는 정공들을 교환하며;
    상기 패시브층(104) 및 상기 활성층(106) 중 적어도 하나에 작동가능하게 연결되어 상기 메모리 셀(100)의 프로그래밍과 연관된 전류의 조절을 가능하게 하는 다이오드 성분(103, 202, 204, 310)을 포함하는 것을 특징으로 하는 메모리 셀.
  2. 제1항에 있어서,
    상기 활성층(106)은 유기물질, 비유기물질, 반도체물질 및 포접화합물(inclusion compounds) 중 적어도 하나로부터 선택된 물질을 포함하는 것을 특징으로 하는 메모리 셀.
  3. 제2항에 있어서,
    상기 활성층(106)은 폴리아닐린(polyaniline), 폴리티오펜(polythiophene), 폴리피롤(polypyrrole), 폴리실레인(polysilane), 폴리스티렌(polystyrene), 폴리 퓨란(polyfuran), 폴리인돌(polyindole), 폴리아줄렌(polyazulene), 폴리페닐렌(polyphenylene), 폴리피리딘(polypyridine), 폴리피리딘(polypyridine), 폴리바이피리딘(polybipyridine), 폴리프탈로시아닌(polyphthalocyanine), 폴리섹시티오펜(polysexithiofene), 폴리(실리콘옥소헤미포르피라진(siliconoxohemiporphyrazine)), 폴리(게르마늄옥소헤미포르피라진(germaniumoxohemiporphyrazine), 폴리(에틸렌디옥시티오펜(ethylenedioxythiophene) 중 적어도 하나를 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서,
    상기 다이오드 성분(103, 202, 204, 310)은 메탈릭 프탈로시아닌(metallic phthalocyanine)(MPc) 및 메탈 헥사테카플루오로 프탈로시아닌(metal hexadecaflouoro phthalocyanine)(F16 MPc) 중 적어도 하나를 포함하며, 여기서, 상기 메탈(M)은 Cu, Co, Ni, Fe 및 Ti의 그룹으로부터 선택되는 것을 특징으로 하는 메모리 장치.
  5. 제1항에 있어서,
    상기 다이오드 성분(130, 202, 204, 310)은 적어도 하나의 방향족 아민(aromatic amine)을 포함하는 것을 특징으로 하는 메모리 장치.
  6. 패시브층(104)과 활성층(106)을 통과한 전자-정공 이동에 따라 동작하는 메모리 장치(100)를 제조하는 방법으로서,
    기판상에 제 1 전극(108)을 형성하는 단계와;
    상기 제 1 전극(108) 위에 상기 패시브층(104)을 형성하는 단계와;
    상기 패시브층(104) 상에 상기 활성층(106)을 형성하는 단계와;
    상기 활성층(106) 및 상기 패시브층(104) 중 적어도 하나와 작동가능한 다이오드 성분(103, 202, 204, 310)을 형성하는 단계; 및
    상기 활성층(106) 상에 제2전극(102)을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 장치(100)를 제조하는 방법.
  7. 제6항에 있어서,
    화학기상증착공정(CVD process)을 통하여 상기 활성층(106)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치(100)를 제조하는 방법.
  8. 제7항에 있어서,
    기상반응공정(gas phase reaction process)을 통하여 상기 활성층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치(100)를 제조하는 방법.
  9. 제6항에 있어서,
    상기 메모리 장치(106)의 임피던스 상태(impedance state)를 설정하기 위하 여 상기 활성층(106)에 전압을 인가하는 단계를 포함하며,
    상기 임피던스 상태는 정보 컨텐트(information)를 나타내는 것을 특징으로 하는 메모리 장치(100)를 제조하는 방법.
  10. 제6항에 있어서,
    소정의 값으로 상기 메모리 장치(100)를 통과하는 전류 흐름을 비교하는 것을 특징으로 하는 메모리 장치(100)를 제조하는 방법.
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