KR20080006897A - Method of manufacturing a nand flash memory device - Google Patents

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Abstract

A method for manufacturing a NAND flash memory device is provided to prevent bridges between drain contacts by burying a contact plug region without forming an empty space in a process for forming a spacer insulating layer having a low dielectric characteristic. A gate(112) including a plurality of layers is formed on a semiconductor substrate(100) to form a width of a drain selection line wider than a width of a cell gate. A spacer insulating layer(114) is formed on the entire structure. The spacer insulating layer is smoothly formed on a lateral surface of the drain selection line. A buffer oxide layer(116) and an SAC nitride layer(118) are formed on an upper surface of the entire structure. An interlayer dielectric(120) is formed on the upper surface of the entire structure to bury a gap between the drain selection line and the drain selection line.

Description

낸드 플래시 메모리 소자의 제조방법{Method of manufacturing a NAND flash memory device}Method of manufacturing a NAND flash memory device

도 1은 주변 캐패시턴스에 의해 플로팅 게이트가 영향을 받는 정도를 나타내는 간섭 커플링 비(coupling ratio)를 나타낸 사시도이다. 1 is a perspective view showing an interference coupling ratio indicating the extent to which a floating gate is affected by peripheral capacitance.

도 2는 일반적인 실시 예에 따른 낸드 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.2 is a cross-sectional view illustrating a method of manufacturing a NAND flash memory device according to a general embodiment.

도 3a 내지 도 3c는 본 발명의 제1 실시 예에 따른 낸드 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.3A to 3C are cross-sectional views illustrating a method of manufacturing a NAND flash memory device according to a first embodiment of the present invention.

도 4a 내지 도 4c는 본 발명의 제2 실시 예에 따른 낸드 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.4A to 4C are cross-sectional views illustrating a method of manufacturing a NAND flash memory device according to a second embodiment of the present invention.

도 5a 내지 도 5d는 본 발명의 제3 실시 예에 따른 낸드 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.5A through 5D are cross-sectional views illustrating a method of manufacturing a NAND flash memory device according to a third embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100, 200, 300 : 반도체 기판 102, 202, 302 : 터널 산화막100, 200, 300: semiconductor substrate 102, 202, 302: tunnel oxide film

104, 204, 304 : 플로팅 게이트 106, 206, 306 : 유전체막104, 204, 304: floating gates 106, 206, 306: dielectric film

108, 208, 308 : 컨트롤 게이트 110, 210, 310 : 하드 마스크막108, 208, 308: control gates 110, 210, 310: hard mask film

112, 212, 312 : 게이트 114, 214, 314 : 스페이서용 절연막112, 212, 312: gate 114, 214, 314: spacer insulating film

116, 216, 316 : 버퍼 산화막 118, 218, 318 : SAC 질화막116, 216, 316: buffer oxide film 118, 218, 318: SAC nitride film

120, 220, 320 : 층간 절연막 120, 220, 320: interlayer insulating film

본 발명은 낸드 플래시 메모리 소자의 제조방법에 관한 것으로, 특히 간섭(interference) 캐패시턴스(capacitance)를 감소시켜 프로그램 속도를 향상시키기 위한 낸드 플래시 메모리 소자의 제조방법에 관한 것이다. The present invention relates to a method of manufacturing a NAND flash memory device, and more particularly, to a method of manufacturing a NAND flash memory device for improving program speed by reducing interference capacitance.

다중 게이트 구조를 가지는 낸드 플래시 메모리에서 셀 게이트는 16개, 32개, 64개 등의 단위로 직렬 연결되어 있으며 이 셀의 데이터를 제어하기 위해 셀의 양단에 소스 선택 라인(Source Select Line; SSL)과 드레인 선택 라인(Drain Select Line; DSL)이 연결되어 있다. 소스 선택 라인(SSL) 사이에 형성된 소스 콘택 플러그(SC)와 드레인 선택 라인(DSL) 사이에 형성된 드레인 콘택 플러그를 통해 전류가 들어가거나 빠져나오게 된다. In NAND flash memory having a multi-gate structure, cell gates are serially connected in units of 16, 32, 64, etc., and source select lines (SSL) are connected at both ends of the cell to control data of the cell. And a drain select line (DSL) are connected. Current flows in or out through the drain contact plug formed between the source contact plug SC and the drain select line DSL formed between the source select line SSL.

낸드 플래시 메모리는 셀 사이에 콘택이 없기 때문에 셀 게이트 라인 사이의 스페이스(space)가 좁을 뿐만 아니라 셀 게이트 라인이 직렬 연결 구조로 되어 있으므로 주변 셀의 상태가 바뀌면 플로팅 게이트의 캐패시턴스로 인해 해당 셀의 문 턱 전압(Vt) 변화가 발생한다. NAND flash memory has a small space between cell gate lines because there is no contact between cells, and the cell gate lines have a series connection structure. Therefore, when the state of peripheral cells changes, the capacitance of the floating gate causes A change in the jaw voltage Vt occurs.

도 1은 주변 캐패시턴스에 의해 플로팅 게이트가 영향을 받는 정도를 나타내는 간섭 커플링 비(coupling ratio)를 나타낸 사시도로서, 도 1의 형성방법에 대해 간략하게 설명하면 다음과 같다. FIG. 1 is a perspective view illustrating an interference coupling ratio indicating a degree to which a floating gate is affected by peripheral capacitance, and briefly described with reference to FIG. 1.

도 1을 참조하면, 반도체 기판(1) 상부에 터널 산화막(2)과 제1 폴리실리콘막(3)을 형성한 후 제1 폴리실리콘막(3), 터널 산화막(2) 및 반도체 기판(1)의 일부를 식각하여 트렌치를 형성한다. 트렌치가 매립되도록 전체 구조 상부에 절연막, 예컨데 HDP(High Density Plasma) 산화막을 형성한 후 제1 폴리실리콘막(3) 상부가 노출되도록 절연막을 평탄화하여 예컨데, CMP(Chemical Mechanical Polishing)하여 트렌치 내에 소자분리막(4)을 형성한다. 전체 구조 상부에 제2 폴리실리콘막(5)을 형성한 후 소정의 마스크를 이용하여 제2 폴리실리콘막(5)을 식각하여 제1 폴리실리콘막(3)과 제2 폴리실리콘막(5)으로 구성된 플로팅 게이트(6)를 형성한다. 전체 구조 상부에 유전체막(7) 및 컨트롤 게이트용 도전막(8)을 형성한다. Referring to FIG. 1, after the tunnel oxide film 2 and the first polysilicon film 3 are formed on the semiconductor substrate 1, the first polysilicon film 3, the tunnel oxide film 2, and the semiconductor substrate 1 are formed. Etch a portion of) to form the trench. An insulating film, for example, an HDP (High Density Plasma) oxide film is formed over the entire structure to fill the trench, and then the insulating film is flattened to expose the upper portion of the first polysilicon film 3, for example, CMP The separator 4 is formed. After the second polysilicon film 5 is formed on the entire structure, the second polysilicon film 5 is etched using a predetermined mask to form the first polysilicon film 3 and the second polysilicon film 5. To form a floating gate (6) consisting of. A dielectric film 7 and a control gate conductive film 8 are formed over the entire structure.

여기서, 간섭 커플링 비는 플로팅 게이트에 영향을 주는 모든 캐패시턴스 성분의 문턱 전압(Vt)을 제어하기 위해 사용하는 Ctox 와 Cono 성분을 제외한 나머지 항목인 CFG 값이 차지하는 비율을 나타낸 것이다. 간섭 커플링 비가 증가할수록 프로그램 모드(mode)에서 서로 이웃하는 셀에 인가되는 패스 바이어스(pass bias)에 의해 플로팅 게이트의 전기 전하량이 증가하여 프로그램 문턱 전압(Vt)이 증가하는 현상이 나타난다. 프로그램 문턱 전압(Vt)이 증가하면 플래시 메모리의 동작 원리 로 인하여 프로그램 속도가 느리거나 프로그램이 잘 이루어지지 않는 문제점을 가지게 된다. Here, the interference coupling ratio represents the ratio occupied by the value of the C FG value other than the Ctox and Cono components used to control the threshold voltage (Vt) of all capacitance components affecting the floating gate. As the interference coupling ratio increases, the electric charge amount of the floating gate increases due to a pass bias applied to neighboring cells in the program mode, thereby increasing the program threshold voltage Vt. If the program threshold voltage Vt is increased, the program speed may be slow or the program may not be well performed due to the operation principle of the flash memory.

따라서, 간섭 커플링 비에 영향을 주는 3가지 성분 중 CFGY와 CFGCG 두 가지 항목은 셀 게이트 측면 또는 게이트 라인 간 절연막 성분에 의한 것으로, 게이트 측면에 형성된 스페이서의 유전율이 낮을수록 CFGY와 CFGCG의 전기용량이 낮아지면서 CFG 값이 낮아지고, 간섭 커플링 비 값도 낮출 수 있다.Therefore, interference coupling the three components of C FGY and C FGCG two items that affect the ratio is, the lower the dielectric constant of the spacer formed on a gate side to be due to the insulating component between the cell gate side or the gate line C FGY and C As the capacitance of the FGCG is lowered, the C FG value is lowered, and the interference coupling ratio value can be lowered.

게이트 측면에 형성된 스페이서의 저유전 특성을 이용하여 간섭 효과를 낮추는 방법으로는 두 가지 방법이 있는데, 첫 번째는 스페이서의 유전상수가 4인 실리콘 산화막보다 낮은 저유전막을 이용하는 방법이 있고, 두 번째는 유전상수가 1인 빈공간이 차지하는 비율을 높이는 방법이 있다. 그러나 이러한 방법을 사용하면 몇 가지 문제점이 발생하는데 이에 대해 도 2에서 나타내고 있다.There are two ways to reduce the interference effect by using the low dielectric properties of the spacer formed on the side of the gate. The first method uses a low dielectric film lower than the silicon oxide film having a dielectric constant of 4, and the second method There is a way to increase the proportion of empty space with a dielectric constant of 1. However, there are some problems with this method, which is illustrated in FIG.

도 2를 참조하면, 두 번째 방법인 빈공간을 이용하여 유전율을 감소시키는 방법으로는 스텝 커버리지(step coverage)가 나쁜 PE-CVD(Plasma Enhanced Chemical Vapor Deposition) 절연막을 이용하여 스페이서(18)를 형성하는 것인데, 이때 스페이서(18) 형성 공정시 콘택이 형성되지 않는 셀 게이트 라인(14) 사이에는 빈공간(a)을 형성할 수 있지만, 드레인 콘택 플러그가 형성되는 지역(16)의 게이트(12) 측면에는 오버행(overhang; b)이 형성된다. 드레인 콘택 플러그가 형성되는 지역(16)에서 이웃하는 게이트(12) 측면에 형성된 스페이서(18)의 기울기가 90도를 넘을 경우, SAC 질화막(20)을 형성한 후 화학 기상 증착(CVD) 방법으로 HDP(High Density Plasma)인 층간 절연막(22) 형성시 드레인 콘택 플러그가 형성되는 지역(16)이 완전히 매립되지 못하고 빈공간(c)이 형성된다. 드레인 콘택 플러그가 형성되는 지역(16)에 빈공간(c)이 존재할 경우 콘택 간에 브리지(bridge)가 발생하여 소자 불량을 유발시킨다. Referring to FIG. 2, as a method of reducing dielectric constant using empty space, a spacer 18 is formed by using a Plasma Enhanced Chemical Vapor Deposition (PE-CVD) insulating film having poor step coverage. In this case, an empty space a may be formed between the cell gate lines 14 in which no contact is formed during the spacer 18 forming process, but the gate 12 of the region 16 in which the drain contact plug is formed is formed. An overhang b is formed on the side. If the inclination of the spacer 18 formed on the side of the neighboring gate 12 in the region 16 where the drain contact plug is formed exceeds 90 degrees, the SAC nitride film 20 is formed and then chemical vapor deposition (CVD) is performed. When the interlayer insulating layer 22, which is HDP (High Density Plasma), is formed, the region 16 in which the drain contact plug is formed is not completely buried and an empty space c is formed. If an empty space c is present in the region 16 where the drain contact plug is formed, a bridge occurs between the contacts, causing device failure.

상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 저유전 특성을 갖는 스페이서용 절연막 형성시 드레인 콘택 플러그가 형성되는 지역을 빈공간 없이 매립함으로써 드레인 콘택 간 브리지를 방지하여 수율을 향상시키기 위한 낸드 플래시 메모리 소자의 제조방법을 제공하는 데 있다. An object of the present invention devised to solve the above problems is to bury the area where the drain contact plug is formed in the insulating film for spacers having low dielectric properties without filling any space to prevent the bridge between drain contacts to improve the yield NAND There is provided a method of manufacturing a flash memory device.

본 발명의 제1 실시 예에 따른 낸드 플래시 메모리 소자의 제조방법은, 반도체 기판 상부에 다수의 막이 적층된 게이트를 형성하되, 셀 게이트의 폭보다 드레인 선택 라인의 폭이 더 넓게, 상기 드레인 선택 라인 사이의 간격을 상기 셀 게이트 사이의 간격보다 넓게 형성하는 단계와, 전체 구조 상부에 스페이서용 절연막을 형성하되, 상기 드레인 선택 라인 측면에는 완만하게 형성하는 단계와, 전체 구조 상부에 버퍼 산화막 및 SAC 질화막을 형성한 후 상기 드레인 선택 라인 사이가 완전히 매립되도록 전체 구조 상부에 층간 절연막을 형성하는 단계를 포함하는 낸드 플래시 메모리 소자의 제조방법을 제공한다. In the method of manufacturing a NAND flash memory device according to the first embodiment of the present invention, a gate in which a plurality of films are stacked is formed on a semiconductor substrate, and the drain selection line is wider than the width of the cell gate. Forming a gap between the cell gates wider than a gap between the cell gates, forming an insulating film for spacers over the entire structure, but gently forming the spacer insulating layer on the side of the drain select line, and a buffer oxide film and a SAC nitride film over the entire structure. And forming an interlayer insulating film over the entire structure to completely fill the gaps between the drain select lines after forming the NAND flash memory device.

본 발명의 제2 실시 예에 따른 낸드 플래시 메모리 소자의 제조방법은, 반도체 기판 상부에 다수의 막이 적층된 게이트를 형성하되, 셀 게이트의 폭보다 드레인 선택 라인의 폭이 더 넓게, 상기 드레인 선택 라인 사이의 간격을 상기 셀 게이트 사이의 간격보다 넓게 형성하는 단계와, 상기 드레인 선택 라인 측면이 기울기를 갖도록 식각 공정을 실시하는 단계와, 전체 구조 상부에 스페이서용 절연막을 형성하되, 상기 셀 게이트 사이에 빈공간이 형성되도록 기울기를 갖고, 상기 드레인 선택 라인 측면에 상기 게이트와 같이 기울기를 갖도록 하는 단계와, 전체 구조 상부에 버퍼 산화막 및 SAC 질화막을 형성한 후 상기 드레인 선택 라인 사이가 완전히 매립되도록 전체 구조 상부에 층간 절연막을 형성하는 단계를 포함하는 낸드 플래시 메모리 소자의 제조방법을 제공한다.In the method of manufacturing a NAND flash memory device according to the second embodiment of the present invention, a gate in which a plurality of films are stacked is formed on a semiconductor substrate, and the drain selection line is wider than the width of the cell gate. Forming a gap between the cell gates wider than the gap between the cell gates, etching the sidewalls of the drain select line, and forming an insulating layer for spacers over the entire structure, Having a slope to form an empty space, having a slope like the gate on the side of the drain select line, and forming a buffer oxide film and a SAC nitride film over the entire structure, and then totally filling the drain select line between the drain select line. Forming a NAND flash memory device including forming an interlayer insulating film thereon; There is provided a method.

본 발명의 제3 실시 예에 따른 낸드 플래시 메모리 소자의 제조방법은, 반도체 기판 상부에 다수의 막이 적층된 게이트를 형성하되, 셀 게이트의 폭보다 드레인 선택 라인의 폭이 더 넓게, 상기 드레인 선택 라인 사이의 간격을 상기 셀 게이트 사이의 간격보다 넓게 형성하는 단계와, 전체 구조 상부에 스페이서용 절연막을 형성하는 단계와, 전면 식각 공정을 실시하여 상기 드레인 선택 라인 측면에 증착된 상기 스페이서용 절연막이 기울기를 갖도록 하는 단계와, 전체 구조 상부에 버퍼 산화막 및 SAC 질화막을 형성한 후 상기 드레인 선택 라인 사이가 완전히 매립되도록 전체 구조 상부에 층간 절연막을 형성하는 단계를 포함하는 낸드 플래시 메모리 소자의 제조방법을 제공한다.In the method of manufacturing a NAND flash memory device according to the third embodiment of the present invention, a gate in which a plurality of films are stacked is formed on a semiconductor substrate, and the drain selection line is wider than the width of the cell gate. Forming a gap between the cell gates wider than the gap between the cell gates, forming an insulating film for spacers over the entire structure, and performing an entire surface etching process to incline the spacer insulating film deposited on the side of the drain selection line. And forming a buffer oxide film and a SAC nitride film over the entire structure, and then forming an interlayer insulating film over the entire structure such that the drain select line is completely filled. do.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3c는 본 발명의 제1 실시 예에 따른 낸드 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.3A to 3C are cross-sectional views illustrating a method of manufacturing a NAND flash memory device according to a first embodiment of the present invention.

도 3a를 참조하면, 반도체 기판(100) 상부에 터널 산화막(102), 플로팅 게이트(104), 유전체막(106), 컨트롤 게이트(108) 및 하드 마스크막(110)이 적층된 게이트(112)를 형성한다. 이때, 게이트(112) 형성 공정시 셀 게이트의 폭(A) 대 드레인 선택 라인(DSL)의 폭(B)을 1 : 1.5배 내지 1 : 9배로 하고, 드레인 선택 라인(DSL) 사이의 간격(C)을 셀 게이트 사이의 간격(D)보다 2배 이상 넓게 한다. 게이트(112)는 소노스(SONOS) 구조인 실리콘-산화막-질화막-산화막-반도체로 구성될 수 있다.Referring to FIG. 3A, a gate 112 in which a tunnel oxide layer 102, a floating gate 104, a dielectric layer 106, a control gate 108, and a hard mask layer 110 are stacked on a semiconductor substrate 100 is disposed. To form. At this time, the width A of the cell gate to the width B of the drain select line DSL is 1: 1.5 to 1: 9 times in the gate 112 forming process, and the gap between the drain select lines DSL ( C) is more than twice as wide as the spacing D between cell gates. The gate 112 may be formed of a silicon oxide film, nitride film, oxide film, or semiconductor having a SONOS structure.

그런 다음, 도면에는 도시되어 있지 않지만, 게이트(112) 형성 공정시 손상된 터널 산화막(102)을 보상하기 위해 반도체 기판(100) 표면에 터널 산화막(102)보다 높거나 낮게 열산화막(미도시)을 형성한 후 열처리 공정을 실시한다. 전체 구조 상부에 게이트(112) 및 반도체 기판(100)과의 완충 역할을 하는 라이너 산화막(미도시)을 형성한다. 이때, 라이너 산화막(미도시)은 RTP(Rapid Thermal Process) 또는 퍼니스(furnace)에서 600℃ 내지 1000℃의 온도와 2nm 내지 20nm의 두께로 실리콘 산화막을 이용하여 형성한다. 전체 구조 상부에 라이너 질화막(미도시)을 형성한다. 이때, 라이너 질화막(미도시)은 스텝 커버리지가 우수한 ALD(Atomic Layer Deposition) 또는 LP-CVD(Low Pressure Chemical Vapor Deposition) 방식으로 실리 콘 질화막을 이용하여 3nm 내지 30nm의 두께로 형성한다. 여기서, 라이너 질화막 대신 유전율이 낮은 카바이드(carbide) 또는 보론-질화막(BN)을 사용하기도 한다. 라이너 질화막(미도시)은 도핑된 이온들이 빠져나가는 것을 방지하거나, 게이트의 이상 산화를 방지한다. Then, although not shown in the figure, a thermal oxide film (not shown) is placed on the surface of the semiconductor substrate 100 higher or lower than the tunnel oxide film 102 to compensate for the damaged tunnel oxide film 102 during the gate 112 formation process. After forming, a heat treatment step is performed. A liner oxide layer (not shown) that forms a buffer function with the gate 112 and the semiconductor substrate 100 is formed on the entire structure. In this case, the liner oxide film (not shown) is formed using a silicon oxide film at a temperature of 600 ° C. to 1000 ° C. and a thickness of 2 nm to 20 nm in a rapid thermal process (RTP) or a furnace. A liner nitride film (not shown) is formed on the entire structure. At this time, the liner nitride film (not shown) is formed to a thickness of 3nm to 30nm using a silicon nitride film by ALD (Atomic Layer Deposition) or LP-CVD (Low Pressure Chemical Vapor Deposition) method having excellent step coverage. In this case, a low dielectric constant carbide or boron-nitride film (BN) may be used instead of the liner nitride film. A liner nitride film (not shown) prevents doped ions from escaping or prevents abnormal oxidation of the gate.

도 3b를 참조하면, 전체 구조 상부에 저유전 특성을 갖는 스페이서용 절연막(114)을 형성한다. 이때, 스페이서용 절연막(114)은 SiMS(Secondary Ion Mass Spectroscopy)상으로 10atom% 내지 35atom%d의 카본(C)과 15atom% 내지 60atom%의 하이드로젠(H)이 함유된 50nm 내지 150nm 두께의 실리콘 산화막으로 형성한다. 스페이서용 절연막(114)을 SiHx(CH3)y[X+Y=4]와 H2O2를 반응 소스로 사용하여 LP-CVD 방식으로 형성시 온도가 낮을 경우, 유동성 산화막이 형성되어 드레인 콘택 플러그가 형성되는 지역(C)에 산화막이 과도하게 증착되는 것을 방지하기 위해 서셉터(susceptor)의 온도를 40℃ 내지 200℃ 사이로 유지한다. Referring to FIG. 3B, an insulating film 114 for spacers having low dielectric properties is formed on the entire structure. At this time, the insulating film 114 for the spacer is 50 nm to 150 nm thick silicon containing 10 atom to 35 atom% carbon (C) and 15 atom to 60 atom% hydrogen (H) on a secondary ion mass spectroscopy (SiMS) It is formed of an oxide film. When the temperature is low when the spacer insulating film 114 is formed by the LP-CVD method using SiH x (CH 3 ) y [X + Y = 4] and H 2 O 2 as a reaction source, a flowable oxide film is formed and drained. The temperature of the susceptor is maintained between 40 ° C. and 200 ° C. to prevent excessive deposition of the oxide film in the area C where the contact plug is formed.

또한, 스페이서용 절연막(114)을 PE-CVD(Plasma Enhanced Chemical Vapor Deposition) 방식을 이용하여 SiOC:H 구조로 형성할 경우, 첫 번째로는 Sin(CH3)xCyHz(1≤n≤5, 1≤x≤10, 0≤y≤20, 1≤z≤20)를 반응 소스로 사용하거나, [Si]a[0]b[CH3]c[CxHy]d(1≤a,b≤5, 1≤c,d≤10, 0≤x≤20, 0≤y≤20)를 반응 소스로 사용하여 서셉터의 온도를 0℃ 내지 200℃ 사이로 유지하여 저온 공정을 실시하거나, 두 번째로는 Si가 함유된 반응 소스와 CO2, CxHy[1≤x≤20, 1≤y≤20] 또는 O2 가스를 한 개 또는 모두 동시에 주입하는 것이다. 여기서, PE-CVD 방식을 이용하여 형성된 스페이서용 절연막(114)은 13.56MHz의 RF(Radio Frequency)로 100W 내지 2000W의 파워를 사용하여 형성한다. In addition, in the case of forming the spacer insulating film 114 in an SiOC: H structure using a PE-CVD (Plasma Enhanced Chemical Vapor Deposition) method, firstly, Si n (CH 3 ) x C y H z (1 ≦ n≤5, 1≤x≤10, 0≤y≤20, 1≤z≤20) or [Si] a [0] b [CH 3 ] c [C x H y ] d ( 1≤a, b≤5, 1≤c, d≤10, 0≤x≤20, 0≤y≤20) are used as the reaction source to maintain the temperature of the susceptor between 0 ° C and 200 ° C Or secondly, a reaction source containing Si and CO 2 , C x H y [1 ≦ x ≦ 20, 1 ≦ y ≦ 20] or one or all of the O 2 gases are injected simultaneously. Here, the spacer insulating film 114 formed by using the PE-CVD method is formed using a power of 100W to 2000W at RF (Radio Frequency) of 13.56MHz.

셀 게이트의 폭(A)보다 드레인 선택 라인(DSL)의 폭(B)을 크게 하고, 드레인 콘택 플러그가 형성되는 지역(C)을 넓게 함으로써 셀 게이트 사이에는 스텝 커버리지가 나쁜 스페이서용 절연막(114)이 형성되지만, 드레인 콘택 플러그가 형성되는 지역(C)에 이웃하는 드레인 선택 라인(DSL) 측면에는 스텝 커버리지가 양호한 스페이서용 절연막(114)이 완만하게 형성된다. The insulating layer 114 for spacers having poor step coverage between the cell gates by making the width B of the drain select line DSL larger than the width A of the cell gate and widening the region C in which the drain contact plug is formed. Is formed, but a spacer insulating film 114 having good step coverage is gently formed on the side of the drain select line DSL adjacent to the region C where the drain contact plug is formed.

도 3c를 참조하면, 전체 구조 상부에 버퍼 산화막(116) 및 SAC 질화막(118)을 형성한 후 드레인 콘택 플러그가 형성되는 지역(C)이 완전히 매립되도록 전체 구조 상부에 층간 절연막(120)을 형성한다.Referring to FIG. 3C, after forming the buffer oxide layer 116 and the SAC nitride layer 118 on the entire structure, the interlayer insulating layer 120 is formed on the entire structure so that the region C where the drain contact plug is formed is completely filled. do.

도 4a 내지 도 4c는 본 발명의 제2 실시 예에 따른 낸드 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.4A to 4C are cross-sectional views illustrating a method of manufacturing a NAND flash memory device according to a second embodiment of the present invention.

도 4a를 참조하면, 반도체 기판(200) 상부에 터널 산화막(202), 플로팅 게이트(204), 유전체막(206), 컨트롤 게이트(208) 및 하드 마스크막(210)이 적층된 게이트(212)를 형성한다. 이때, 게이트(212) 형성 공정시 셀 게이트의 폭(A) 대 드레인 선택 라인(DSL)의 폭(B)을 1 : 1.5배 내지 1 : 9배로 하고, 드레인 선택 라인(DSL) 간의 간격(C)을 셀 게이트 사이의 간격(D)보다 2배 이상으로 한다. 게이트(212) 형성 공정시 로딩 효과(loading effect)를 이용하여 게이트 사이의 간격(D)이 좁은 셀 영역에서는 셀 게이트의 기울기(E)가 수직인 반면, 드레인 콘택 플러그가 형성되는 넓은 지역(C)에서는 드레인 선택 라인(DSL) 측면이 기울기(F)를 갖도록 식각 공정을 실시한다. 이때, 드레인 선택 라인(DSL) 측면의 기울기(F)를 65도 내지 88도로 한다. 게이트(212)는 소노스(SONOS) 구조인 실리콘-산화막-질화막-산화막-반도체로 구성될 수 있다. Referring to FIG. 4A, a gate 212 in which a tunnel oxide layer 202, a floating gate 204, a dielectric layer 206, a control gate 208, and a hard mask layer 210 are stacked on a semiconductor substrate 200 is formed. To form. At this time, the width A of the cell gate to the width B of the drain selection line DSL is 1: 1.5 to 1: 9 times during the gate 212 forming process, and the interval C between the drain selection lines DSL is determined. ) Is more than twice the spacing D between cell gates. In the cell region in which the gap D between the gates is narrow using a loading effect during the formation process of the gate 212, the slope E of the cell gate is vertical, whereas a large area C in which the drain contact plug is formed. ), An etching process is performed such that the side of the drain select line DSL has a slope F. At this time, the slope F of the side of the drain select line DSL is set to 65 degrees to 88 degrees. The gate 212 may be formed of a silicon oxide film, nitride film, oxide film, or semiconductor having a SONOS structure.

그런 다음, 도면에는 도시되어 있지 않지만, 게이트(212) 형성 공정시 손상된 터널 산화막(202)을 보상하기 위해 반도체 기판(200) 표면에 터널 산화막(202)보다 높거나 낮게 열산화막(미도시)을 형성한 후 열처리 공정을 실시한다. 전체 구조 상부에 게이트(212) 및 반도체 기판(200)과의 완충 역할을 하는 라이너 산화막(미도시)을 형성한다. 이때, 라이너 산화막(미도시)은 RTP 또는 퍼니스에서 600℃ 내지 1000℃의 온도와 2nm 내지 20nm의 두께로 실리콘 산화막을 이용하여 형성한다. 전체 구조 상부에 라이너 질화막(미도시)을 형성한다. 이때, 라이너 질화막(미도시)은 스텝 커버리지가 우수한 ALD 또는 LP-CVD 방식으로 실리콘 질화막을 이용하여 3nm 내지 30nm의 두께로 형성한다. 여기서, 라이너 질화막 대신 유전율이 낮은 카바이드(carbide) 또는 보론-질화막(BN)을 사용하기도 한다. 라이너 질화막(미도시)은 도핑된 이온들이 빠져나가는 것을 방지하거나, 게이트의 이상 산화를 방지한다. Then, although not shown in the figure, a thermal oxide film (not shown) is placed on the surface of the semiconductor substrate 200 higher or lower than the tunnel oxide film 202 to compensate for the damaged tunnel oxide film 202 during the gate 212 formation process. After forming, a heat treatment step is performed. A liner oxide layer (not shown) that forms a buffer function with the gate 212 and the semiconductor substrate 200 is formed on the entire structure. In this case, the liner oxide film (not shown) is formed using a silicon oxide film at a temperature of 600 ° C. to 1000 ° C. and a thickness of 2 nm to 20 nm in an RTP or furnace. A liner nitride film (not shown) is formed on the entire structure. At this time, the liner nitride film (not shown) is formed to a thickness of 3nm to 30nm using a silicon nitride film by ALD or LP-CVD method having excellent step coverage. In this case, a low dielectric constant carbide or boron-nitride film (BN) may be used instead of the liner nitride film. A liner nitride film (not shown) prevents doped ions from escaping or prevents abnormal oxidation of the gate.

도 4b를 참조하면, 전체 구조 상부에 저유전 특성을 갖는 스페이서용 절연막(214)을 형성한다. 이때, 스페이서용 절연막(214)은 SiMS상으로 10atom% 내지 35atom%d의 카본(C)과 15atom% 내지 60atom%의 하이드로젠(H)이 함유된 50nm 내지 150nm 두께의 실리콘 산화막으로 형성한다. 스페이서용 절연막(214)을 SiHx(CH3)y[X+Y=4]와 H2O2를 반응 소스로 사용하여 LP-CVD 방식으로 형성시 온도가 낮을 경우, 유동성 산화막이 형성되어 드레인 콘택 플러그가 형성되는 지역(C)에 산화막이 과도하게 증착되는 것을 방지하기 위해 서셉터의 온도를 40℃ 내지 200℃ 사이로 유지한다. Referring to FIG. 4B, an insulating film 214 for spacers having low dielectric properties is formed on the entire structure. In this case, the spacer insulating film 214 is formed of a silicon oxide film having a thickness of 50 nm to 150 nm containing 10 atom to 35 atom% d of carbon (C) and 15 atom to 60 atom% of hydrogen (H) on SiMS. When the temperature is low when the spacer insulating film 214 is formed by LP-CVD using SiH x (CH 3 ) y [X + Y = 4] and H 2 O 2 as a reaction source, a flowable oxide film is formed and drained. The temperature of the susceptor is maintained between 40 ° C. and 200 ° C. to prevent excessive deposition of oxide film in the area C where the contact plug is formed.

또한, 스페이서용 절연막(214)을 PE-CVD 방식을 이용하여 SiOC:H 구조로 형성할 경우, 첫 번째로는 Sin(CH3)xCyHz(1≤n≤5, 1≤x≤10, 0≤y≤20, 1≤z≤20)를 반응 소스로 사용하거나, [Si]a[0]b[CH3]c[CxHy]d(1≤a,b≤5, 1≤c,d≤10, 0≤x≤20, 0≤y≤20)를 반응 소스로 사용하여 서셉터의 온도를 0℃ 내지 200℃ 사이로 유지하여 저온 공정을 실시하거나, 두 번째로는 Si가 함유된 반응 소스와 CO2, CxHy[1≤x≤20, 1≤y≤20] 또는 O2 가스를 한 개 또는 모두 동시에 주입하는 것이다. 여기서, PE-CVD 방식을 이용한 스페이서용 절연막(214)은 13.56MHz의 RF로 100W 내지 2000W의 파워를 사용하여 형성한다. 스페이서용 절연막(214) 형성시 셀 게이트 사이에 빈공간을 형성하기 위해 빈공간 내의 스페이서용 절연막(214)의 기울기(G)를 91도 내지 150도로 하고, 드레인 선택 라인(DSL) 측면에 형성된 스페이서용 절연막(214)의 기울기(H)를 65도 내지 89도로 한다. In addition, in the case of forming the spacer insulating film 214 in a SiOC: H structure using a PE-CVD method, firstly, Si n (CH 3 ) x C y H z (1 ≦ n ≦ 5, 1 ≦ x ≤ 10, 0 ≤ y ≤ 20, 1 ≤ z ≤ 20), or [Si] a [0] b [CH 3 ] c [C x H y ] d (1 ≤ a, b ≤ 5) , 1≤c, d≤10, 0≤x≤20, 0≤y≤20) as a reaction source to maintain the temperature of the susceptor between 0 ° C and 200 ° C, or secondly The reaction source containing Si and CO 2 , C x H y [1 ≦ x ≦ 20, 1 ≦ y ≦ 20] or O 2 gas are injected simultaneously. Here, the spacer insulating film 214 using the PE-CVD method is formed using a power of 100W to 2000W with an RF of 13.56MHz. In order to form an empty space between the cell gates when forming the spacer insulating film 214, the spacer G of the spacer insulating film 214 in the empty space is 91 degrees to 150 degrees, and the spacer formed on the side of the drain select line DSL. The inclination H of the insulating film 214 is set to 65 degrees to 89 degrees.

도 4c를 참조하면, 전체 구조 상부에 버퍼 산화막(216) 및 SAC 질화막(218)을 형성한 후 드레인 콘택 플러그가 형성되는 지역(C)이 완전히 매립되도록 전체 구조 상부에 층간 절연막(220)을 형성한다.Referring to FIG. 4C, after forming the buffer oxide layer 216 and the SAC nitride layer 218 on the entire structure, the interlayer insulating layer 220 is formed on the entire structure to completely fill the region C where the drain contact plug is formed. do.

도 5a 내지 도 5d는 본 발명의 제3 실시 예에 따른 낸드 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.5A through 5D are cross-sectional views illustrating a method of manufacturing a NAND flash memory device according to a third embodiment of the present invention.

도 5a를 참조하면, 반도체 기판(300) 상부에 터널 산화막(302), 플로팅 게이트(304), 유전체막(306), 컨트롤 게이트(308) 및 하드 마스크막(310)이 적층된 게이트(312)를 형성한다. 이때, 게이트(312) 형성 공정시 셀 게이트의 폭(A) 대 드레인 선택 라인(DSL)의 폭을 1 : 1.5배 내지 1 : 9배로 하고, 드레인 선택 라인(DSL) 간의 간격(C)을 셀 게이트 사이의 간격(D)보다 2배 이상으로 한다. 게이트(312)는 소노스(SONOS) 구조인 실리콘-산화막-질화막-산화막-반도체로 구성될 수 있다. Referring to FIG. 5A, a gate 312 in which a tunnel oxide layer 302, a floating gate 304, a dielectric layer 306, a control gate 308, and a hard mask layer 310 are stacked on a semiconductor substrate 300 is disposed. To form. At this time, the width A of the cell gate to the width of the drain selection line DSL is 1: 1.5 to 1: 9 times in the gate 312 forming process, and the spacing C between the drain selection lines DSL is defined as the cell. It is set to twice or more than the space | interval D between gates. The gate 312 may be formed of a silicon oxide film, nitride film, oxide film, or semiconductor having a SONOS structure.

그런 다음, 도면에는 도시되어 있지 않지만, 게이트(312) 형성 공정시 손상된 터널 산화막(302)을 보상하기 위해 반도체 기판(300) 표면에 터널 산화막(302)보다 높거나 낮게 열산화막(미도시)을 형성한 후 열처리 공정을 실시한다. 전체 구조 상부에 게이트(312) 및 반도체 기판(300)과의 완충 역할을 하는 라이너 산화막(미도시)을 형성한다. 이때, 라이너 산화막(미도시)은 RTP 또는 퍼니스에서 600℃ 내지 1000℃의 온도와 2nm 내지 20nm의 두께로 실리콘 산화막을 이용하여 형성한다. 전체 구조 상부에 라이너 질화막(미도시)을 형성한다. 이때, 라이너 질화막(미도시)은 스텝 커버리지가 우수한 ALD 또는 LP-CVD 방식으로 실리콘 질화막을 이용하여 3nm 내지 30nm의 두께로 형성한다. 여기서, 라이너 질화막 대신 유전율이 낮은 카바이드(carbide) 또는 보론-질화막(BN)을 사용하기도 한다. 라이너 질화막(미도시)은 도핑된 이온들이 빠져나가는 것을 방지하거나, 게이트의 이상 산화를 방지한다. Then, although not shown in the figure, a thermal oxide film (not shown) is higher or lower than the tunnel oxide film 302 on the surface of the semiconductor substrate 300 to compensate for the damaged tunnel oxide film 302 during the gate 312 formation process. After forming, a heat treatment step is performed. A liner oxide film (not shown) that forms a buffer function with the gate 312 and the semiconductor substrate 300 is formed on the entire structure. In this case, the liner oxide film (not shown) is formed using a silicon oxide film at a temperature of 600 ° C. to 1000 ° C. and a thickness of 2 nm to 20 nm in an RTP or furnace. A liner nitride film (not shown) is formed on the entire structure. At this time, the liner nitride film (not shown) is formed to a thickness of 3nm to 30nm using a silicon nitride film by ALD or LP-CVD method having excellent step coverage. In this case, a low dielectric constant carbide or boron-nitride film (BN) may be used instead of the liner nitride film. A liner nitride film (not shown) prevents doped ions from escaping or prevents abnormal oxidation of the gate.

도 5b를 참조하면, 전체 구조 상부에 저유전 특성을 갖는 스페이서용 절연막(314)을 형성한다. 이때, 스페이서용 절연막(314)은 SiMS상으로 10atom% 내지 35atom%d의 카본(C)과 15atom% 내지 60atom%의 하이드로젠(H)이 함유된 50nm 내지 150nm 두께의 실리콘 산화막으로 형성한다. 스페이서용 절연막(314)을 SiHx(CH3)y[X+Y=4]와 H2O2를 반응 소스로 사용하여 LP-CVD 방식으로 형성시 온도가 낮을 경우, 유동성 산화막이 형성되어 드레인 콘택 플러그가 형성되는 지역(C)에 산화막이 과도하게 증착되는 것을 방지하기 위해 서셉터의 온도를 40℃ 내지 200℃ 사이로 유지한다. Referring to FIG. 5B, an insulating film 314 for spacers having low dielectric properties is formed on the entire structure. In this case, the spacer insulating film 314 is formed of a silicon oxide film having a thickness of 50 nm to 150 nm containing 10 atom to 35 atom% d of carbon (C) and 15 atom to 60 atom% of hydrogen (H) on SiMS. When the temperature is low when the spacer insulating film 314 is formed by the LP-CVD method using SiH x (CH 3 ) y [X + Y = 4] and H 2 O 2 as a reaction source, a flowable oxide film is formed and drained. The temperature of the susceptor is maintained between 40 ° C. and 200 ° C. to prevent excessive deposition of oxide film in the area C where the contact plug is formed.

또한, 스페이서용 절연막(314)을 PE-CVD 방식을 이용하여 SiOC:H 구조로 형성할 경우, 첫 번째로는 Sin(CH3)xCyHz(1≤n≤5, 1≤x≤10, 0≤y≤20, 1≤z≤20)를 반응 소스로 사용하거나, [Si]a[0]b[CH3]c[CxHy]d(1≤a,b≤5, 1≤c,d≤10, 0≤x≤20, 0≤y≤20)를 반응 소스로 사용하여 서셉터의 온도를 0℃ 내지 200℃ 사이로 유지하여 저온 공정을 실시하거나, 두 번째로는 Si가 함유된 반응 소스와 CO2, CxHy[1≤x≤20, 1≤y≤20] 또는 O2 가스를 한 개 또는 모두 동시에 주입하는 것이다. 여기서, PE-CVD 방식을 이용한 스페이서용 절연막(314)은 13.56MHz의 RF로 100W 내지 2000W의 파워를 사용하여 형성한다.In addition, in the case where the spacer insulating film 314 is formed in a SiOC: H structure by using a PE-CVD method, firstly, Si n (CH 3 ) x C y H z (1 ≦ n ≦ 5, 1 ≦ x ≤ 10, 0 ≤ y ≤ 20, 1 ≤ z ≤ 20), or [Si] a [0] b [CH 3 ] c [C x H y ] d (1 ≤ a, b ≤ 5) , 1≤c, d≤10, 0≤x≤20, 0≤y≤20) as a reaction source to maintain the temperature of the susceptor between 0 ° C and 200 ° C, or secondly The reaction source containing Si and CO 2 , C x H y [1 ≦ x ≦ 20, 1 ≦ y ≦ 20] or O 2 gas are injected simultaneously. Here, the spacer insulating film 314 using the PE-CVD method is formed using a power of 100W to 2000W with RF of 13.56MHz.

도 5c를 참조하면, 전면 식각 공정을 실시하여 셀 게이트 사이에 형성된 빈공간이 노출되지 않도록 하고, 드레인 콘택 플러그가 형성되는 지역(C)에 이웃하는 드레인 선택 라인(DSL) 측면에 증착된 스페이서용 절연막(314)이 기울기(I)를 갖도록 한다. 이때, 전면 식각 공정시 셀 게이트 사이에 형성된 빈공간이 노출되지 않도록 하기 위해 게이트(312) 상부에 스페이서용 절연막(314)이 10nm 내지 150nm의 두께 정도 잔류하도록 하고, 드레인 선택 라인(DSL) 측면에 증착된 스페이서용 절연막(314)의 기울기(I)를 60도 내지 88도로 한다. 여기서, 스페이서용 절연막(314)은 CxFyHz(0≤x, y, z≤9) 또는 NF3, NF2H를 반응 소스로 하여 식각한다. Referring to FIG. 5C, the spacers deposited on the side of the drain select line DSL adjacent to the region C where the drain contact plug is formed are not exposed by performing an entire surface etching process to prevent the empty space formed between the cell gates. The insulating film 314 has a slope (I). In this case, in order to prevent the empty spaces formed between the cell gates during the entire etching process, the insulating layer 314 for the spacers may remain about 10 nm to 150 nm thick on the gate 312 and may be disposed on the side of the drain select line DSL. The inclination I of the deposited spacer insulating film 314 is set to 60 to 88 degrees. Here, the spacer insulating film 314 is etched using C x F y H z (0 ≦ x, y, z ≦ 9) or NF 3 , NF 2 H as a reaction source.

도 5d를 참조하면, 전체 구조 상부에 버퍼 산화막(316) 및 SAC 질화막(318)을 형성한다. 이때, 버퍼 산화막(316)은 LP-CVD 방식 또는 ALD 방식으로 5nm 내지 50nm의 두께로 형성하고, SAC 질화막(318)은 LP-CVD 방식 또는 ALD 방식으로 10nm 내지 100nm의 두께로 형성한다. SAC 질화막(318) 대신 후속 공정인 드레인 콘택 플러그 식각 공정시 식각 선택비가 높으면서 유전율이 낮은 카바이드(carbide) 또는 보론-질화막(BN)을 사용하기도 한다. 드레인 콘택 플러그가 형성되는 지역(C)이 완전히 매립되도록 전체 구조 상부에 층간 절연막(320)을 형성한다.Referring to FIG. 5D, a buffer oxide film 316 and a SAC nitride film 318 are formed over the entire structure. At this time, the buffer oxide film 316 is formed to a thickness of 5nm to 50nm by LP-CVD method or ALD method, and the SAC nitride film 318 is formed to a thickness of 10nm to 100nm by LP-CVD method or ALD method. Instead of the SAC nitride layer 318, a carbide or boron-nitride layer (BN) having a high dielectric constant and a low dielectric constant may be used in a subsequent drain contact plug etching process. An interlayer insulating layer 320 is formed on the entire structure so that the region C in which the drain contact plug is formed is completely filled.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.As described above, the effects of the present invention are as follows.

첫째, 셀 게이트 사이에 저유전 특성을 갖는 스페이서용 절연막을 형성함으로써 커플링 비가 감소하여 프로그램 속도를 증가시킬 수 있다.First, by forming an insulating film for spacers having low dielectric properties between cell gates, the coupling ratio can be reduced to increase the program speed.

둘째, 셀 게이트 사이에 형성되는 빈공간을 증가시켜 간섭 효과의 감소에 따른 소자 신뢰성을 향상시킬 수 있다.Second, by increasing the empty space formed between the cell gates it is possible to improve the device reliability due to the reduction of the interference effect.

셋째, 드레인 콘택 플러그가 형성되는 지역을 빈공간 없이 매립함으로써 드레인 콘택 간 브리지를 방지하여 수율을 향상시킬 수 있다.Third, by filling the area where the drain contact plug is formed without empty space, the bridge between the drain contacts can be prevented and the yield can be improved.

넷째, SAC 질화막을 형성함으로써 소스 선택 라인 및 드레인 선택 라인 사이의 콘택 간 누설전류를 억제할 수 있다. Fourth, by forming the SAC nitride film, the inter-contact leakage current between the source select line and the drain select line can be suppressed.

Claims (21)

반도체 기판 상부에 다수의 막이 적층된 게이트를 형성하되, 셀 게이트의 폭보다 드레인 선택 라인의 폭이 더 넓게, 상기 드레인 선택 라인 사이의 간격을 상기 셀 게이트 사이의 간격보다 넓게 형성하는 단계;Forming a gate in which a plurality of films are stacked on the semiconductor substrate, wherein a width of a drain select line is wider than a width of a cell gate, and a gap between the drain select lines is wider than a gap between the cell gates; 전체 구조 상부에 스페이서용 절연막을 형성하되, 상기 드레인 선택 라인 측면에는 완만하게 형성하는 단계; 및 Forming an insulating film for spacers over the entire structure, but gently forming a side of the drain select line; And 전체 구조 상부에 버퍼 산화막 및 SAC 질화막을 형성한 후 상기 드레인 선택 라인 사이가 완전히 매립되도록 전체 구조 상부에 층간 절연막을 형성하는 단계를 포함하는 낸드 플래시 메모리 소자의 제조방법.A method of manufacturing a NAND flash memory device, comprising: forming a buffer oxide film and a SAC nitride film over an entire structure, and then forming an interlayer insulating layer over the entire structure such that the drain select line is completely filled. 반도체 기판 상부에 다수의 막이 적층된 게이트를 형성하되, 셀 게이트의 폭보다 드레인 선택 라인의 폭이 더 넓게, 상기 드레인 선택 라인 사이의 간격을 상기 셀 게이트 사이의 간격보다 넓게 형성하는 단계;Forming a gate in which a plurality of films are stacked on the semiconductor substrate, wherein a width of a drain select line is wider than a width of a cell gate, and a gap between the drain select lines is wider than a gap between the cell gates; 상기 드레인 선택 라인 측면이 기울기를 갖도록 식각 공정을 실시하는 단계;Performing an etching process such that the drain select line side is inclined; 전체 구조 상부에 스페이서용 절연막을 형성하되, 상기 셀 게이트 사이에 빈공간이 형성되도록 기울기를 갖고, 상기 드레인 선택 라인 측면에 상기 게이트와 같이 기울기를 갖도록 하는 단계; 및 Forming an insulating film for a spacer on the entire structure, the slope having an empty space formed between the cell gates, and having a slope like the gate on a side of the drain selection line; And 전체 구조 상부에 버퍼 산화막 및 SAC 질화막을 형성한 후 상기 드레인 선택 라인 사이가 완전히 매립되도록 전체 구조 상부에 층간 절연막을 형성하는 단계를 포함하는 낸드 플래시 메모리 소자의 제조방법.A method of manufacturing a NAND flash memory device, comprising: forming a buffer oxide film and a SAC nitride film over an entire structure, and then forming an interlayer insulating layer over the entire structure such that the drain select line is completely filled. 반도체 기판 상부에 다수의 막이 적층된 게이트를 형성하되, 셀 게이트의 폭보다 드레인 선택 라인의 폭이 더 넓게, 상기 드레인 선택 라인 사이의 간격을 상기 셀 게이트 사이의 간격보다 넓게 형성하는 단계;Forming a gate in which a plurality of films are stacked on the semiconductor substrate, wherein a width of a drain select line is wider than a width of a cell gate, and a gap between the drain select lines is wider than a gap between the cell gates; 전체 구조 상부에 스페이서용 절연막을 형성하는 단계;Forming an insulating film for a spacer on the entire structure; 전면 식각 공정을 실시하여 상기 드레인 선택 라인 측면에 증착된 상기 스페이서용 절연막이 기울기를 갖도록 하는 단계; 및Performing an entire surface etching process so that the spacer insulating film deposited on the side of the drain selection line has a slope; And 전체 구조 상부에 버퍼 산화막 및 SAC 질화막을 형성한 후 상기 드레인 선택 라인 사이가 완전히 매립되도록 전체 구조 상부에 층간 절연막을 형성하는 단계를 포함하는 낸드 플래시 메모리 소자의 제조방법.A method of manufacturing a NAND flash memory device, comprising: forming a buffer oxide film and a SAC nitride film over an entire structure, and then forming an interlayer insulating layer over the entire structure such that the drain select line is completely filled. 제1항 내지 제3항 중에 있어서, 상기 셀 게이트의 폭 대 상기 드레인 선택 라인의 폭을 1 : 1.5배 내지 1 : 9배로 하는 낸드 플래시 메모리 소자의 제조방법. The method of manufacturing a NAND flash memory device according to claim 1, wherein the width of the cell gate to the width of the drain select line are 1: 1.5 to 1: 9. 제2항에 있어서, 상기 드레인 선택 라인 측면의 기울기를 65도 내지 88도로 하는 낸드 플래시 메모리 소자의 제조방법.The NAND flash memory device of claim 2, wherein the inclination of the sidewalls of the drain select line is 65 degrees to 88 degrees. 제1항 내지 제3항 중에 있어서, 상기 스페이서용 절연막은 SiMS상으로 10atom% 내지 35atom%d의 카본과 15atom% 내지 60atom%의 하이드로젠이 함유된 50nm 내지 150nm 두께의 실리콘 산화막으로 형성하는 낸드 플래시 메모리 소자의 제조방법.The NAND flash of claim 1, wherein the insulating film for spacers is formed of a silicon oxide film having a thickness of 50 nm to 150 nm containing 10 atom to 35 atom% d of carbon and 15 atom to 60 atom% of hydrogen on SiMS. Method of manufacturing a memory device. 제1항 내지 제3항 중에 있어서, 상기 스페이서용 절연막을 SiHx(CH3)y[X+Y=4]와 H2O2를 반응 소스로 사용하여 LP-CVD 방식으로 형성하는 낸드 플래시 메모시 소자의 제조방법.The NAND flash memo according to claim 1, wherein the insulating film for spacers is formed by LP-CVD using SiH x (CH 3 ) y [X + Y = 4] and H 2 O 2 as a reaction source. Method of manufacturing the device. 제7항에 있어서, 상기 LP-CVD 방식으로 상기 스페이서용 절연막 형성시 서셉터의 온도를 40℃ 내지 200℃ 사이로 유지하는 낸드 플래시 메모리 소자의 제조방법.The NAND flash memory device of claim 7, wherein the temperature of the susceptor is maintained between 40 ° C. and 200 ° C. when the insulating film for the spacer is formed by the LP-CVD method. 제1항 내지 제3항 중에 있어서, 상기 스페이서용 절연막은 PE-CVD 방식을 이용하여 SiOC:H 구조인 Sin(CH3)xCyHz(1≤n≤5, 1≤x≤10, 0≤y≤20, 1≤z≤20)를 반응 소스로 사용하는 낸드 플래시 메모리 소자의 제조방법.According to claim 1, wherein the insulating film for spacers is Si n (CH 3 ) x C y H z (1≤n≤5, 1≤x≤10 having a SiOC: H structure using a PE-CVD method) And 0 ≦ y ≦ 20 and 1 ≦ z ≦ 20) as a reaction source. 제1항 내지 제3항 중에 있어서, 상기 스페이서용 절연막은 PE-CVD 방식을 이용하여 SiOC:H 구조인 [Si]a[0]b[CH3]c[CxHy]d(1≤a,b≤5, 1≤c,d≤10, 0≤x≤20, 0≤y≤20)를 반응 소스로 사용하는 낸드 플래시 메모리 소자의 제조방법.The method of claim 1, wherein the insulating film for spacers is [Si] a [0] b [CH 3 ] c [C x H y ] d having a SiOC: H structure using PE-CVD. A method of manufacturing a NAND flash memory device using a, b ≤ 5, 1 ≤ c, d ≤ 10, 0 ≤ x ≤ 20, and 0 ≤ y ≤ 20) as a reaction source. 제9항 또는 제10항에 있어서, 상기 PE-CVD 방식을 이용하여 상기 스페이서용 절연막 형성 공정시 서셉터의 온도를 0℃ 내지 200℃ 사이로 유지하여 저온 공정을 실시하는 낸드 플래시 메모리 소자의 제조방법.The method of manufacturing a NAND flash memory device according to claim 9, wherein a low temperature process is performed by maintaining a temperature of a susceptor between 0 ° C. and 200 ° C. during the insulating film formation process for the spacer using the PE-CVD method. . 제1항 내지 제3항 중에 있어서, 상기 스페이서용 절연막을 PE-CVD 방식을 이용한 SiOC:H 구조로 형성할 경우 Si가 함유된 반응 소스와 CO2, CxHy[1≤x≤20, 1≤y≤20] 또는 O2 가스를 한 개 또는 모두 동시에 주입하는 낸드 플래시 메모리 소자 의 제조방법.The method of claim 1, wherein the spacer insulating film is formed of a SiOC: H structure using a PE-CVD method, and the reaction source containing Si and CO 2 , C x H y [1≤x≤20, 1≤y≤20] or a method of manufacturing a NAND flash memory device injecting one or all O 2 gases at the same time. 제1항 내지 제3항 중에 있어서, 상기 스페이서 절연막 형성 공정시 PE-CVD 방식을 이용할 경우 13.56MHz의 RF로 100W 내지 2000W의 파워를 사용하는 낸드 플래시 메모리 소자의 제조방법.The method of manufacturing a NAND flash memory device according to claim 1, wherein, when the PE-CVD method is used in the spacer insulating film forming process, power of 100 W to 2000 W is used at an RF of 13.56 MHz. 제2항에 있어서, 상기 스페이서용 절연막 형성시 상기 셀 게이트 사이의 빈공간 내의 상기 스페이서용 절연막의 기울기를 91도 내지 150도로 하는 낸드 플래시 메모리 소자의 제조방법.The method of manufacturing a NAND flash memory device according to claim 2, wherein an inclination of the spacer insulation film in the void space between the cell gates is 91 to 150 degrees when forming the spacer insulation film. 제2항에 있어서, 상기 드레인 선택 라인 측면에 형성된 상기 스페이서용 절연막의 기울기를 65도 내지 89도로 하는 낸드 플래시 메모리 소자의 제조방법.The method of manufacturing a NAND flash memory device according to claim 2, wherein an inclination of the insulating film for spacers formed on a side of said drain selection line is inclined at 65 to 89 degrees. 제3항에 있어서, 상기 전면 식각 공정시 상기 셀 게이트 사이에 형성된 빈공간이 노출되지 않도록 상기 게이트 상부에 상기 스페이서용 절연막을 10nm 내지 150nm의 두께 정도 잔류하도록 하는 낸드 플래시 메모리 소자의 제조방법.The NAND flash memory device of claim 3, wherein the insulating layer for spacers is formed to have a thickness of about 10 nm to about 150 nm above the gate so that the empty space formed between the cell gates is not exposed during the front surface etching process. 제3항에 있어서, 상기 드레인 선택 라인 측면에 증착된 상기 스페이서용 절연막의 기울기를 60도 내지 88도로 하는 낸드 플래시 메모리 소자의 제조방법.4. The method of manufacturing a NAND flash memory device according to claim 3, wherein an inclination of the insulating film for spacers deposited on the side of said drain select line is set to 60 to 88 degrees. 제3항에 있어서, 상기 전면 식각 공정시 CxFyHz(0≤x, y, z≤9) 또는 NF3, NF2H를 반응 소스로 하는 낸드 플래시 메모리 소자의 제조방법.The NAND flash memory device of claim 3, wherein C x F y H z (0 ≦ x, y, z ≦ 9) or NF 3 , NF 2 H as a reaction source in the front surface etching process. 제3항에 있어서, 상기 버퍼 산화막은 LP-CVD 방식 또는 ALD 방식으로 5nm 내지 50nm의 두께로 형성하는 낸드 플래시 메모리 소자의 제조방법.The NAND flash memory device of claim 3, wherein the buffer oxide layer is formed to a thickness of 5 nm to 50 nm by LP-CVD or ALD. 제3항에 있어서, 상기 SAC 질화막은 LP-CVD 방식 또는 ALD 방식으로 10nm 내지 100nm의 두께로 형성하는 낸드 플래시 메모리 소자의 제조방법.The method of claim 3, wherein the SAC nitride film is formed to a thickness of 10 nm to 100 nm by LP-CVD or ALD. 제3항에 있어서, 상기 SAC 질화막 대신 카바이드 또는 보론-질화막(BN)을 사용하는 낸드 플래시 메모리 소자의 제조방법.The method of claim 3, wherein a carbide or boron nitride film (BN) is used instead of the SAC nitride film.
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