KR100294257B1 - Formation method of conductive plug - Google Patents
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Abstract
본 발명은 도전성플러그의 형성방법에 관한 것으로서, 반도체 기판상에 도전영역을 갖는 장치를 형성한다. 반도체 기판상에 절연층을 형성하고, 상기 장치의 도전영역을 노출시키는 접촉창을 형성하도록 절연층을 에칭한다. 노출된 도전영역 및 접촉창의 둘레에 확산배리어층을 형성하고, 반응체임버 내에서 수소플라즈마처리를 수행한 다음, 도전성 재료를 접촉창에 충전하여 도전성플러그를 형성한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a conductive plug, which forms a device having a conductive region on a semiconductor substrate. An insulating layer is formed on the semiconductor substrate and the insulating layer is etched to form a contact window exposing the conductive region of the device. A diffusion barrier layer is formed around the exposed conductive region and the contact window, hydrogen plasma treatment is performed in the reaction chamber, and then a conductive material is filled into the contact window to form a conductive plug.
Description
본 발명은 반도체 제조공정에 관한 것으로서, 보다 구체적으로는 빈 공간의 생성을 억제하기 위한 도전성 플러그의 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing process, and more particularly to a method for forming a conductive plug for suppressing generation of empty spaces.
집적회로의 밀도를 증가시키면, 칩표면은 그 위에 배치된 인터커넥트(interconnect)에 대해 충분한 공간을 제공하지 못할 수도 있다. 작은 크기의 금속산화물 반도체 트랜지스터의 인터커넥트의 필요성 때문에, 많은 집적회로에서는 두 개 이상의 금속층이 필수적이 되었다. 마이크로프로세서와 같은 일부 복잡한 제품에 있어서, 마이크로프로세서내의 개별장치들 사이의 상호접속을 완료하기 위해서는 훨씬 많은 금속층이 필요하다. 각 금속층들은 도전성 플러그에 의해 접속된다.Increasing the density of integrated circuits, the chip surface may not provide enough space for interconnects disposed thereon. Because of the need for interconnects of small size metal oxide semiconductor transistors, two or more metal layers have become essential in many integrated circuits. In some complex products, such as microprocessors, much more metal layers are needed to complete the interconnection between the individual devices in the microprocessor. Each metal layer is connected by a conductive plug.
도전성 플러그는 일반적으로, 절연층을 에칭하여 접촉공을 형성한 다음, 텅스텐과 같은 도전성 금속을 접촉공내에 충전시킴으로써 형성된다. 도전성 재료와 절연층 사이의 접착이 용이하지 않기 때문에, 도전성 재료와 절연층 사이에는 글루(glue)/배리어 재료가 형성되어 있어야만 한다. 통상적으로 사용되는 글루/배리어 재료는 물리적 증착(PVD) 또는 화학적 증착(CVD)에 의해 형성된 Ti, TiNx또는 TiW를 포함한다.The conductive plug is generally formed by etching the insulating layer to form a contact hole, and then filling a contact hole with a conductive metal such as tungsten. Since the adhesion between the conductive material and the insulating layer is not easy, a glue / barrier material must be formed between the conductive material and the insulating layer. Commonly used glue / barrier materials include Ti, TiN x or TiW formed by physical vapor deposition (PVD) or chemical vapor deposition (CVD).
그러나, 종래의 공정으로 형성된 집적회로의 도전성 플러그는 빈 공간을 생성하기 쉽다. 그 이유를 보다 명확하게 설명하기 위해, 이하에서, 일 예를 들어 집적회로의 도전성 플러그를 형성하는 종래 공정을 설명하도록 한다.However, conductive plugs in integrated circuits formed by conventional processes are easy to create empty spaces. In order to explain the reason more clearly, the following describes, for example, a conventional process of forming a conductive plug of an integrated circuit.
도 1은 종래의 형성방법에 의해 형성된 집적회로의 도전성플러그의 단면도이다. 보로포스포실리케이트 유리(Borophosphosilicate glass; BPSG) 또는 산화물과 같은 절연층(12)은 실리콘 기판(10) 또는 금속선(metal line)상에 형성되어 있다. 절연층(12)의 일부를 에칭, 예를 들어 이방성 에칭으로 제거하여 도전성 재료로 된 일 부위(10a)를 노출시키고 있는 접촉창(contact window)(13)을 형성한다. 도전성 재료로 이루어진 일 부위(10a) 및 접촉창(13)의 둘레상에는 확산배리어층(14)이 형성되어 있고, 절연층(12)의 상측 표면으로 연장되어 있다. 확산배리어층(14)은 예를 들어, 확산을 방지하고 접착성을 향상시키는 TiNx층일 수 있다. 텅스텐, 구리 또는 알루미늄과 같은 도전성 재료(16)가 PVD 또는 CVD에 의해 접촉창(13)내로 충전된다. 상기 피복단계가 불량하기 때문에, 도전성 재료(16) 내에는 빈 공간(18)이 형성된다.1 is a cross-sectional view of a conductive plug of an integrated circuit formed by a conventional forming method. An
전술한 집적회로의 도전성플러그의 형성방법에서는, 도전성 재료가 절연층의 접촉창내로 충전되기 전에 글루/배리어층으로서의 확산배리어층이 침착된다. 따라서, 접촉창은 보다 좁아지고, 확산배리어층상의 침착부위는 함몰되므로, 도전성 재료가 침착될 때, 빈공간이 생기게 된다. 그 결과, 커다란 빈 공간이 저항증가 및 단락회로와 같은 장치의 특성에 심각한 영향을 미친다.In the method for forming the conductive plug of the integrated circuit described above, a diffusion barrier layer as a glue / barrier layer is deposited before the conductive material is filled into the contact window of the insulating layer. Thus, the contact window becomes narrower, and the deposition site on the diffusion barrier layer is recessed, so that an empty space is created when the conductive material is deposited. As a result, large voids severely affect the device's characteristics such as increased resistance and short circuits.
따라서, 본 발명의 목적은 도전층이 침착되기 전에, 확산배리어층에 플라즈마처리를 하여 집적회로의 도전성 플러그를 형성하는 방법을 제공하는 것이다. 상기 방법에 의해, 도전성 재료가 나중에 충전되기 때문에 빈 공간의 문제는 방지할 수 있다.It is therefore an object of the present invention to provide a method for forming a conductive plug of an integrated circuit by subjecting the diffusion barrier layer to plasma treatment before the conductive layer is deposited. By the above method, since the conductive material is filled later, the problem of the empty space can be prevented.
도 1은 종래의 방법에 의해 형성된 집적회로의 도전성플러그의 단면도,1 is a cross-sectional view of a conductive plug of an integrated circuit formed by a conventional method,
도 2는 본 발명에 따른 방법에 의해 형성된 집적회로의 도전성플러그의 단면도이다.2 is a cross-sectional view of a conductive plug of an integrated circuit formed by the method according to the invention.
본 발명의 바람직한 실시예에 따르면, 반도체 기판 또는 금속선 상에 절연층을 형성하고, 절연층을 에칭하여 장치의 도전영역을 노출하는 접촉창을 형성한다. 노출된 도전영역과 접촉창의 둘레상에 확산배리어층을 형성한다. 반응 체임버 내에서 수소플라즈마 처리를 수행하고, 접촉창내에 도전성 재료를 충전하여 도전성 플러그를 형성한다.According to a preferred embodiment of the present invention, an insulating layer is formed on a semiconductor substrate or a metal wire, and the insulating layer is etched to form a contact window exposing a conductive region of the device. A diffusion barrier layer is formed around the exposed conductive region and the contact window. Hydrogen plasma treatment is performed in the reaction chamber, and a conductive material is filled in the contact window to form a conductive plug.
본 발명의 다른 목적, 특징 및 잇점은 이하의 한정적이지 않은 바람직한 실시예의 상세한 설명에 의해 분명해질 것이다. 첨부한 도면을 참조하여 상세히 설명한다.Other objects, features and advantages of the present invention will become apparent from the following detailed description of non-limiting preferred embodiments. It will be described in detail with reference to the accompanying drawings.
도 2에서, 예를 들어 보로포스포실리케이트 유리 또는 산화물과 같은 절연층(22)은 실리콘 기판 또는 금속선 반도체(20) 상에 형성되어 있다. 이어서, 절연층(22)을 에칭하여, 예를 들어 소스/드레인영역, 게이트 또는 금속선과 같은 도전성 재료로 된 일 부위(20a)를 노출하는 접촉창(23)을 형성한다. 포토마스킹(Photolithography) 또는 이방성 에칭과 같은 방법으로 절연층(22)의 일부를 제거한다. 도전성 재료로 된 일 부위(20a), 접촉창(23)의 둘레 및 절연층(22)의 상측 표면상에 확산배리어층(24)을 형성한다. 확산배리어층(24)은 Ti층에 이어 TiNx층을 침착하는 물리적 증착 또는 화학적 증착에 의해 형성된 혼성층일 수 있다. 또는, 확산배리어층(24)은 텅스텐 니트라이드층 또는 티타늄-텅스텐층일 수 있다. 그런 다음, 확산배리어층(24)에 대해 수소플라즈마 처리를 수행한다. 수소플라즈마처리는 전력 3000와트 미만, 수소도입유속 3000 sccm미만, 반응 온도 1000℃ 미만, 반응 시간 10초 내지 10분의 조건으로 수행된다. 예를 들어, PVD 또는 CVD에 의해 텅스텐, 구리 또는 알루미늄과 같은 도전성 재료(26)을 접촉창(23)내로 충전하여, 작은 빈 공간(28)을 갖는 도전성 플러그를 형성한다.In FIG. 2, an
상기 실시예에서, 수소플라즈마처리 동안, 고에너지 입자가 확산배리어층의 밀도를 증가시키고, 접촉창을 확장시키며, 확산배리어층의 표면상에 다수의 작은 구멍을 만들어 거친 표면으로 되게 한다. 결과적으로, 침착부위의 수가 증가하여, 평활한 도전층을 수득할 수 있다. 따라서, 빈 공간의 문제는 현저하게 개선된다. 또한, 다른 잇점으로서 확산배리어층(Ti/TiNx)의 TiNx의 x값이 감소되어 접촉저항이 감소된다.In this embodiment, during the hydrogen plasma treatment, the high energy particles increase the density of the diffusion barrier layer, expand the contact window, and make a number of small holes on the surface of the diffusion barrier layer to make it a rough surface. As a result, the number of deposited sites is increased, so that a smooth conductive layer can be obtained. Thus, the problem of empty space is remarkably improved. In addition, as another advantage, the x value of TiN x in the diffusion barrier layer Ti / TiN x is reduced to decrease the contact resistance.
본 발명은 종래예 및 바람직한 실시예로써 상술하였으나, 본 발명은 전술한 실시예에 한정되지 않음을 이해해야 한다. 오히려, 전술한 상세 설명은 첨부된 특허청구범위의 정신 및 범위내에 포함된 다양한 변형 및 유사한 방법을 포함하도록 의도된 것이며, 그 범위는 다른 변형 및 유사한 구조를 모두 포함하도록 가장 넓은 해석에 따라야 한다.Although the present invention has been described above as a conventional example and a preferred embodiment, it should be understood that the present invention is not limited to the above-described embodiment. Rather, the foregoing detailed description is intended to cover various modifications and similar methods included within the spirit and scope of the appended claims, the scope of which should be accorded the widest interpretation so as to encompass all other modifications and similar structures.
Claims (11)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970008011A KR100294257B1 (en) | 1997-03-10 | 1997-03-10 | Formation method of conductive plug |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970008011A KR100294257B1 (en) | 1997-03-10 | 1997-03-10 | Formation method of conductive plug |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19980072979A KR19980072979A (en) | 1998-11-05 |
KR100294257B1 true KR100294257B1 (en) | 2001-10-24 |
Family
ID=65985628
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019970008011A KR100294257B1 (en) | 1997-03-10 | 1997-03-10 | Formation method of conductive plug |
Country Status (1)
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---|---|
KR (1) | KR100294257B1 (en) |
Cited By (1)
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---|---|---|---|---|
KR20030052806A (en) * | 2001-12-21 | 2003-06-27 | 동부전자 주식회사 | Method For Manufacturing Semiconductor Devices |
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---|---|---|---|---|
US7169704B2 (en) * | 2002-06-21 | 2007-01-30 | Samsung Electronics Co., Ltd. | Method of cleaning a surface of a water in connection with forming a barrier layer of a semiconductor device |
KR100875055B1 (en) * | 2006-07-14 | 2008-12-19 | 주식회사 하이닉스반도체 | Manufacturing Method of NAND Flash Memory Device |
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---|---|---|---|---|
JPH05326511A (en) * | 1992-05-18 | 1993-12-10 | Oki Electric Ind Co Ltd | Manufacture method of semiconductor element |
-
1997
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KR19980072979A (en) | 1998-11-05 |
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