KR100843044B1 - Method of manufacturing a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 플로팅 게이트와 플로팅 게이트 간의 간섭(interference) 현상을 감소시키고, 이동성 이온(mobile ion)에 의한 문턱 전압(Threshold Voltage; Vt) 쉬프트(shift) 현상을 최소화하기 위한 반도체 소자의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to reduce interference between floating gates and floating gates, and to shift threshold voltages (Vt) due to mobile ions. It relates to a method of manufacturing a semiconductor device to minimize the.
반도체 공정을 진행하다 보면 나트륨(Na+)과 같은 이동성 이온이 존재하게 된다. 이동성 이온들은 산화물을 통해 전기장의 방향에 따라 이동하게 된다. 그런데, 이 이동성 이온들은 플래시 메모리 소자의 셀이 프로그램되었을 때에는 플로팅 게이트 주변으로 모이게 되고, 소거되었을 때에는 플로팅 게이트에서 멀어지게 된다. 이동성 이온들이 플로팅 게이트 주변으로 모이게 되면 플로팅 게이트에 있는 전자의 전기장을 막아 셀의 문턱 전압(Vt)을 떨어지게 하여 리텐션(retention) 문제를 유발한다. As the semiconductor process proceeds, mobile ions such as sodium (Na +) are present. Mobile ions move through the oxide in the direction of the electric field. However, these mobile ions gather around the floating gate when the cell of the flash memory device is programmed and move away from the floating gate when erased. When the mobile ions collect around the floating gate, they block the electric field of electrons in the floating gate, causing the cell's threshold voltage (Vt) to drop, causing retention problems.
플로팅 게이트에 저장되는 전자의 개수는 tech의 제곱에 비례하여 작아짐으 로 셀 사이즈가 작아짐에 따라 상기와 같은 이동성 이온 문제는 셀의 리텐션에 가장 중요한 문제 중 하나로 떠오르고 있다. As the number of electrons stored in the floating gate decreases in proportion to the square of tech, as the cell size becomes smaller, the mobile ion problem is emerging as one of the most important problems for cell retention.
또한, 셀은 플로팅 게이트와 반도체 기판 간의 커패시턴스(capacitance)와 플로팅 게이트와 컨트롤 게이트 간의 커패시턴스의 커플링(coupling) 작용에 의해 동작한다. 인접한 셀 간의 거리가 100nm 이상이었을 때는 인접한 셀들 간의 플로팅 게이트와 플로팅 게이트 간의 커패시턴스가 셀의 터널 산화막의 커패시턴스에 비해 상대적으로 작았기 때문에 인접한 셀들의 상태에 따라 문턱 전압(Vt)이 변하는 현상이 무시되었다.In addition, the cell operates by the coupling action of the capacitance between the floating gate and the semiconductor substrate and the capacitance between the floating gate and the control gate. When the distance between adjacent cells was 100 nm or more, the capacitance between the floating gates and the floating gates between the adjacent cells was relatively small compared to the capacitance of the tunnel oxide film of the cell, so that the threshold voltage Vt was changed according to the state of the adjacent cells. .
그러나, 인접한 셀 간의 거리가 100nm 이하로 줄어듦에 따라 인접한 셀들의 상태에 따라 문턱 전압(Vt)이 변하였고, 이로 인해 문턱 전압(Vt) 쉬프트가 점점 더 증가하게 되어 플래시 메모리 소자의 셀 제작에 영향을 미치고 있다. 이에 대해 도 1의 그래프를 예로 하여 설명하면 다음과 같다. However, as the distance between adjacent cells is reduced to 100 nm or less, the threshold voltage Vt is changed according to the state of adjacent cells, and as a result, the threshold voltage Vt shift is gradually increased, which affects the cell fabrication of the flash memory device. Are going crazy. This will be described with reference to the graph of FIG. 1 as an example.
도 1은 게이트와 게이트 사이의 거리에 따른 플로팅 게이트의 간섭 커플링 비(interference coupling ratio)를 나타낸 그래프이다. FIG. 1 is a graph illustrating an interference coupling ratio of a floating gate according to a distance between a gate and a gate.
곡선 a는 게이트 스페이서로 산화막을 사용하였을 경우 게이트와 게이트 사이의 거리에 따른 간섭 커플링 비를 나타낸 그래프이고, 곡선 b는 게이트 스페이서로 질화막을 사용하였을 경우 게이트와 게이트 사이의 거리에 따른 간섭 커플링 비를 나타낸 그래프이다. 곡선 a 및 b를 보면, 게이트와 게이트 사이의 거리가 넓을수록 간섭 커플링 비가 감소하는 것을 알 수 있다. Curve a is a graph showing the interference coupling ratio according to the distance between the gate and the gate when the oxide film is used as the gate spacer, and curve b is the interference coupling according to the distance between the gate and the gate when the nitride film is used as the gate spacer. It is a graph showing the ratio. Looking at curves a and b, it can be seen that the larger the distance between the gate and the gate, the lower the interference coupling ratio.
게이트 사이에 채워진 물질은 터널 산화막과 같은 물질인 산화물이기 때문에 같은 유전 상수를 가진다. 이 경우 플로팅 게이트와 플로팅 게이트 간의 커패시턴스는 순전히 셀 간의 거리에 의해 결정된다. 셀의 축소화로 인해 셀 간의 거리가 터널 산화막의 두께에 비해 큰 차이가 나지 않게 됨에 따라 간섭에 의한 문턱 전압(Vt) 쉬프트가 셀 메모리 제작에 한계를 준다. 이러한 한계를 극복하기 위해 유전율이 낮은(Low-k) 물질의 사용에 대한 연구가 진행되고 있으며, 여러 가지 설계 기법이 사용되고 있지만, 이를 극복하는 데는 한계를 가진다. The material filled between the gates has the same dielectric constant because it is an oxide that is the same material as the tunnel oxide film. In this case, the capacitance between the floating gate and the floating gate is determined purely by the distance between the cells. Due to the miniaturization of the cell, the distance between cells does not make a big difference compared to the thickness of the tunnel oxide layer, so that the threshold voltage (Vt) shift due to interference limits the fabrication of the cell memory. In order to overcome these limitations, research on the use of low-k materials has been conducted, and various design techniques are used, but there are limitations in overcoming them.
본 발명은 이동성 이온(mobile ion)이 통과할 수 없도록 게이트 측벽에 절연물을 이용하여 제1 스페이서를 형성하고, 접합 영역 상부와 플로팅 게이트 측벽에 폴리실리콘막을 이용한 제2 스페이서를 형성함으로써 주변 셀에 인가되는 전압에 의한 전기장을 차단할 수 있다. 또한, 제1 및 제2 스페이서를 형성한 후 게이트 사이를 보이드(void)로 형성하여 이동성 이온들이 플로팅 게이트 주변으로 모이는 현상을 막아줌으로써 인접한 셀들 간의 플로팅 게이트와 플로팅 게이트 간의 간섭(interference) 현상에 의한 문턱 전압(Threshold Voltage; Vt) 쉬프트(shift) 현상 및 이동성 이온들에 의한 문턱 전압(Vt) 쉬프트 현상을 최소화할 수 있다.The present invention is applied to a peripheral cell by forming a first spacer using an insulator on the sidewall of the gate so that mobile ions cannot pass, and forming a second spacer using a polysilicon film on the junction region and the floating gate sidewall. The electric field due to the voltage can be cut off. Also, after forming the first and second spacers, voids are formed between the gates to prevent mobile ions from gathering around the floating gates, thereby causing interference between floating gates and floating gates between adjacent cells. A threshold voltage (Vt) shift phenomenon and a threshold voltage Vt shift phenomenon due to mobile ions may be minimized.
본 발명의 일 실시 예에 따른 반도체 소자의 제조방법은, 다수의 게이트가 형성된 반도체 기판이 제공된다. 게이트 측벽에 제1 스페이서를 형성한다. 게이트 하부 영역에 제2 스페이서를 형성한다. 게이트 사이가 채워지지 않고 보이드가 발생하도록 반도체 기판 상부에 절연막을 형성한다. In the method of manufacturing a semiconductor device according to an embodiment of the present disclosure, a semiconductor substrate having a plurality of gates is provided. The first spacer is formed on the sidewall of the gate. The second spacer is formed in the gate lower region. An insulating film is formed on the semiconductor substrate so that voids are generated without filling between the gates.
상기에서, 게이트는 플로팅 게이트, 유전체막 및 컨트롤 게이트가 적층 된 구조로 이루어진다. 제1 스페이서는 절연물을 이용하여 형성한다. 절연물은 질화물로 형성한다. 제1 스페이서는 10Å 내지 100Å의 두께로 형성한다. 제1 스페이서를 형성하기 위한 식각 공정은 에치백(etch back) 공정을 이용한다. In the above, the gate has a structure in which a floating gate, a dielectric film, and a control gate are stacked. The first spacer is formed using an insulator. Insulation is formed of nitride. The first spacer is formed to a thickness of 10 kPa to 100 kPa. An etching process for forming the first spacers uses an etch back process.
제2 스페이서는 폴리실리콘막으로 형성한다. 제2 스페이서를 형성하기 위한 식각 공정은 에치백 공정을 이용한다. 제2 스페이서는 플로팅 게이트 측벽에 유전체막보다 낮은 높이로 형성된다. The second spacer is formed of a polysilicon film. An etching process for forming the second spacers uses an etch back process. The second spacer is formed on the sidewall of the floating gate at a height lower than that of the dielectric film.
절연막 또는 제1 절연막은 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 형성한다. 절연막 또는 제1 절연막은 SDR(Sputter and Deposition Rate)을 0.01 내지 0.05로 한다. 절연막 또는 제1 절연막은 바이어스(bias)를 100W 내지 1KW로 하여 형성한다. The insulating film or the first insulating film is formed of a high density plasma (HDP) oxide film. The insulating film or the first insulating film has a Sputter and Deposition Rate (SDR) of 0.01 to 0.05. The insulating film or the first insulating film is formed with a bias of 100 W to 1 KW.
본 발명의 일 실시 예에 따른 반도체 소자의 제조방법은, 플로팅 게이트, 유전체막 및 컨트롤 게이트가 적층 된 구조로 이루어진 게이트가 형성된 반도체 기판이 제공된다. 게이트 사이의 반도체 기판 내에 접합 영역을 형성한다. 게이트 측벽에 제1 스페이서를 형성한다. 플로팅 게이트 측벽에 유전체막보다 낮은 높이의 제2 스페이서를 형성한다. 게이트 사이가 채워지지 않고 보이드가 발생하도록 반도체 기판 상부에 제1 절연막을 형성한다. A method of manufacturing a semiconductor device according to an embodiment of the present disclosure provides a semiconductor substrate having a gate formed of a structure in which a floating gate, a dielectric layer, and a control gate are stacked. A junction region is formed in the semiconductor substrate between the gates. The first spacer is formed on the sidewall of the gate. A second spacer having a height lower than that of the dielectric film is formed on the floating gate sidewall. A first insulating film is formed on the semiconductor substrate so that voids are generated without filling between the gates.
상기에서, 제1 스페이서는 절연물을 이용하여 형성한다. 절연물은 질화물로 형성한다. 제1 스페이서는 10Å 내지 100Å의 두께로 형성한다. 제1 스페이서를 형성하기 위한 식각 공정은 에치백(etch back) 공정을 이용한다. In the above, the first spacer is formed using an insulator. Insulation is formed of nitride. The first spacer is formed to a thickness of 10 kPa to 100 kPa. An etching process for forming the first spacers uses an etch back process.
제2 스페이서는 폴리실리콘막으로 형성한다. 제2 스페이서를 형성하기 위한 식각 공정은 에치백 공정을 이용한다. 제2 스페이서를 형성한 후, 게이트 사이가 채워지지 않도록 반도체 기판 상부에 제2 절연막을 형성하고, 식각 공정으로 제2 절연막 형성 공정 시 게이트 상부 영역에 형성된 오버행과 반도체 기판 상부에 형성된 제2 절연막을 식각하는 단계를 더 포함한다. The second spacer is formed of a polysilicon film. An etching process for forming the second spacers uses an etch back process. After forming the second spacer, a second insulating film is formed on the semiconductor substrate so as not to fill the gates, and an overhang formed in the upper region of the gate during the second insulating film forming process by the etching process and the second insulating film formed on the semiconductor substrate are formed. Further comprising the step of etching.
절연막 또는 제1 절연막은 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 형성한다. 절연막 또는 제1 절연막은 SDR(Sputter and Deposition Rate)을 0.01 내지 0.05로 한다. 절연막 또는 제1 절연막은 바이어스(bias)를 100W 내지 1KW로 하여 형성한다.The insulating film or the first insulating film is formed of a high density plasma (HDP) oxide film. The insulating film or the first insulating film has a Sputter and Deposition Rate (SDR) of 0.01 to 0.05. The insulating film or the first insulating film is formed with a bias of 100 W to 1 KW.
제2 절연막은 건식 식각 공정으로 식각한다. 제2 절연막은 고밀도 플라즈마(HDP) 산화막으로 형성한다. 제2 절연막은 SDR을 0.01 내지 0.05로 한다. 제2 절연막은 바이어스(bias)를 100W 내지 1KW로 하여 형성한다. The second insulating film is etched by a dry etching process. The second insulating film is formed of a high density plasma (HDP) oxide film. The second insulating film has an SDR of 0.01 to 0.05. The second insulating film is formed with a bias of 100 W to 1 KW.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.As described above, the effects of the present invention are as follows.
첫째, 이동성 이온(mobile ion)이 통과할 수 없도록 게이트 측벽에 절연물을 이용하여 제1 스페이서를 형성하고, 접합 영역 상부와 플로팅 게이트 측벽에 폴리실리콘막을 이용한 제2 스페이서를 형성함으로써 주변 셀에 인가되는 전압에 의한 전기장을 차단할 수 있다. First, the first spacer is formed by using an insulator on the gate sidewall so that mobile ions cannot pass through, and the second spacer using a polysilicon film is formed on the junction region and the floating gate sidewall. It can block the electric field by voltage.
둘째, 주변 셀에 인가되는 전압에 의한 전기장을 차단하고, 게이트와 게이트 사이를 유전율이 낮은 보이드(void)로 형성함으로써 플로팅 게이트와 플로팅 게이트 사이의 커패시턴스(capacitance)를 최소화할 수 있다.Second, the capacitance between the floating gate and the floating gate can be minimized by blocking an electric field due to a voltage applied to a peripheral cell and forming a void having a low dielectric constant between the gate and the gate.
셋째, 제1 및 제2 스페이서를 형성한 후 게이트 사이를 보이드로 형성하여 이동성 이온들이 플로팅 게이트 주변으로 모이는 현상을 막아줌으로써 인접한 셀들 간의 플로팅 게이트와 플로팅 게이트 간의 간섭(interference) 현상에 의한 문턱 전압(Threshold Voltage; Vt) 쉬프트(shift) 현상 및 이동성 이온들에 의한 문턱 전압(Vt) 쉬프트 현상을 최소화할 수 있다. Third, after forming the first and second spacers to form voids between the gates to prevent mobile ions from gathering around the floating gates, the threshold voltage due to the interference between the floating gates and the floating gates between adjacent cells ( Threshold Voltage (Vt) shift phenomenon and threshold voltage Vt shift phenomenon due to mobile ions can be minimized.
넷째, 이동성 이온들에 의한 문턱 전압(Vt) 쉬프트 현상을 최소화함으로써 셀의 리텐션(retention) 마진을 확보할 수 있다. Fourth, it is possible to secure the retention margin of the cell by minimizing the threshold voltage Vt shift caused by the mobile ions.
다섯째, 상기의 효과로 인해 셀 분포 간의 마진을 확보할 수 있어 멀티 레벨 셀(Multi Level Cell; MLC) 구현을 쉽게 할 수 있다.Fifth, due to the above effect, it is possible to secure a margin between cell distributions, thereby facilitating the implementation of a multi-level cell (MLC).
여섯째, 셀의 분포를 최소화함으로써 싸이클링(cycling)에 의한 문턱 전압(Vt) 쉬프트 마진을 확보할 수 있다.Sixth, it is possible to secure the threshold voltage Vt shift margin due to cycling by minimizing cell distribution.
일곱째, 셀의 분포를 최소화하는 만큼 리드(read) 동작 시 선택되지 않은 워드 라인에 인가되는 리드 바이어스를 낮출 수 있으므로 리드 디스터번스(disturbance) 특성을 개선할 수 있다. Seventh, since the read bias applied to the unselected word line during the read operation can be reduced as much as the cell distribution is minimized, the read disturbance characteristic can be improved.
여덟째, 간섭 효과를 개선함으로써 40nm 이하의 tech에서도 소자의 구현이 가능하다. Eighth, the device can be implemented in tech below 40nm by improving the interference effect.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도이다.2A through 2F are cross-sectional views of devices for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 2a를 참조하면, 반도체 기판(200) 상부에 다수의 게이트(212)와 같은 전도성 라인을 소정의 간격으로 형성한다. 예로써, 소자 분리막이 형성된 반도체 기판(200) 상부에 터널 절연막(202), 플로팅 게이트용 제1 도전막(204), 유전체막(206), 컨트롤 게이트용 제2 도전막(208) 및 하드 마스크막(210)을 형성한 후 식각 공정으로 하드 마스크막(210), 제2 도전막(208), 유전체막(206), 제1 도전막(204) 및 터널 절연막(202)을 식각하여 게이트(212)를 형성할 수 있다. 이때, 터널 절연막(202)은 산화물로 형성하고, 제1 도전막(204)은 폴리실리콘막으로 형성하고, 유전체막(206)은 ONO막으로 형성하며, 제2 도전막(208)은 폴리실리콘막과 텅스텐 실리사이드막이 적층 된 구조로 형성한다. Referring to FIG. 2A, conductive lines such as a plurality of
그런 다음, 재산화 공정을 실시하여 게이트(212) 측벽에 제1 절연막(214)을 형성한다. 이때, 제1 절연막(214)은 산화물로 형성한다. 게이트(212)를 이온 주입 마스크로 이온 주입 공정을 실시하여 반도체 기판(200) 내에 접합 영역(216)을 형성한다. Then, a reoxidation process is performed to form the first insulating
그런 다음, 게이트(212) 및 제1 절연막(214)을 포함한 반도체 기판(200) 표면에 제2 절연막(218)을 형성한다. 이때, 제2 절연막(218)은 질화물을 이용하여 10Å 내지 100Å의 두께로 형성한다. 제2 절연막(218)은 이동성 이온(mobile ion)의 침투를 막기 위해 형성한다. Next, a second
도 2b를 참조하면, 식각 공정으로 게이트(212) 상부와 접합 영역(216) 상부에 형성된 제2 절연막(218)을 식각하여 게이트(212) 측벽에 제1 스페이서(220)를 형성한다. 이때, 제1 스페이서(220)를 형성하기 위한 식각 공정은 에치백(etch back) 공정을 이용한다.Referring to FIG. 2B, the second insulating
도 2c를 참조하면, 게이트(212)를 포함한 반도체 기판(200) 상부에 제3 도전막(미도시)을 형성한다. 이때, 제3 도전막(미도시)은 폴리실리콘막으로 형성한다. 식각 공정으로 제3 도전막(미도시)을 식각하여 플로팅 게이트 측벽에 제2 스페이서(222)를 형성한다. 이때, 제2 스페이서(222)를 형성하기 위한 식각 공정은 에치백 공정을 이용한다. 제2 스페이서(222)는 접합 영역(216) 상부에 형성하되, 유전체막(206)보다 낮게 제1 도전막(204) 사이에만 잔류되도록 에치백 공정을 실시하여 형성한다. 이렇게, 접합 영역(216) 상부와 제1 도전막(204) 측벽에 폴리실리콘막을 이용한 제2 스페이서(222)를 형성함으로써 주변 셀에 인가되는 전압에 의한 전기장을 차단할 수 있고, 이로 인해 간섭 현상을 감소시킬 수 있다. Referring to FIG. 2C, a third conductive layer (not shown) is formed on the
도 2d를 참조하면, 게이트(212)를 포함한 반도체 기판(200) 상부에 제3 절연막(224)을 형성한다. 이때, 제3 절연막(224)은 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 형성한다. 제3 절연막(224) 형성 공정 시 게이트(212) 상부 가장자리에서 오버행(overhang) 발생을 극대화하면서 게이트(212) 사이에 제3 절연막(224)이 채워지는 것을 최소화하기 위해 SDR(Sputter and Deposition Rate)을 0.01 내지 0.05로 하고, 바이어스(bias)를 100W 내지 1KW로 한다. 제3 절연막(224) 형성 공정 시 게이트(212) 상부 영역에서 오버행이 발생하여 게이트(212) 사이의 반도체 기판(200)에는 게이트(212) 상부에 비해 제3 절연막(224)이 적게 형성된다. Referring to FIG. 2D, a third
도 2e를 참조하면, 식각 공정으로 게이트(212) 상부 가장자리 영역에 발생된 오버행과 게이트(212) 사이의 반도체 기판(200) 상부에 형성된 제3 절연막(224)을 식각한다. 이때, 식각 공정은 건식 식각 공정으로 실시한다. 식각 공정으로 게이트(212) 상부 가장자리 영역에 발생된 오버행이 감소되고, 반도체 기판(200) 상부에 형성된 제3 절연막(224)도 제거된다. Referring to FIG. 2E, the third insulating
도 2f를 참조하면, 제3 절연막(224)을 포함한 반도체 기판(200) 상부에 제4 절연막(226)을 형성한다. 이때, 제4 절연막(226)은 고밀도 플라즈마(HDP) 산화막으로 형성한다. 제4 절연막(226) 형성 공정 시 게이트(212) 사이에 제4 절연막(226)이 채워지는 것을 최소화하기 위해 SDR을 0.01 내지 0.05로 하고, 바이어스를 100W 내지 1KW로 한다. 제4 절연막(226) 형성 공정 시 게이트(212) 상부 영역에 형성된 제3 절연막(224)으로 인하여 게이트(212) 상부 가장자리 영역에 오버행이 다시 발생하여 게이트(212) 상부 입구 부분이 막혀 게이트(212) 사이에 보이드(void; A)가 형성되고, 게이트(212) 사이의 반도체 기판(200)에 제4 절연막(226)이 일부 형성된다. 이렇게, 게이트(212) 사이를 보이드(A)로 형성함으로써 제2 스페이서(222)가 형성되지 않아 전기장이 차폐되지 않는 영역으로 발생하는 간섭(interference) 현상을 최소화할 수 있다. 상기에서, 제3 절연막(224) 식각 공정과 제4 절연막(226) 형성 공정을 생략하고 제3 절연막(224) 형성 공정 시 제3 절연막(224)을 게이트(212) 사이에 보이드(A)가 형성되도록 형성하여도 된다. Referring to FIG. 2F, a fourth insulating
상기와 같이, 이동성 이온이 통과할 수 없도록 게이트(212) 측벽에 절연물을 이용하여 제1 스페이서(220)를 형성하고, 접합 영역(216) 상부와 플로팅 게이트 측 벽에 폴리실리콘막을 이용한 제2 스페이서(222)를 형성함으로써 주변 셀에 인가되는 전압에 의한 전기장을 차단할 수 있고, 이로 인해 간섭 현상을 감소시킬 수 있다. 또한, 제1 및 제2 스페이서(220 및 222)를 형성한 후 게이트(212) 사이를 보이드(A)로 형성하여 이동성 이온들이 플로팅 게이트 주변으로 모이는 현상을 막아줌으로써 인접한 셀들 간의 플로팅 게이트와 플로팅 게이트 간의 간섭 현상에 의한 문턱 전압(Threshold Voltage; Vt) 쉬프트(shift) 현상 및 이동성 이온들에 의한 문턱전압(Vt) 쉬프트 현상을 최소화할 수 있다. As described above, the
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다. Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
도 1은 게이트와 게이트 사이의 거리에 따른 플로팅 게이트의 간섭 커플링 비(interference coupling ratio)를 나타낸 그래프이다. FIG. 1 is a graph illustrating an interference coupling ratio of a floating gate according to a distance between a gate and a gate.
도 2a 내지 도 2f는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도이다.2A through 2F are cross-sectional views of devices for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
200 : 반도체 기판 202 : 터널 절연막200
204 : 제1 도전막 206 : 유전체막204: First conductive film 206: Dielectric film
208 : 제2 도전막 210 : 하드 마스크막208: second conductive film 210: hard mask film
212 : 게이트 214 : 제1 절연막212: gate 214: first insulating film
216 : 접합 영역 218 : 제2 절연막216
220 : 제1 스페이서 222 : 제2 스페이서220: first spacer 222: second spacer
224 : 제3 절연막 226 : 제4 절연막224: third insulating film 226: fourth insulating film
A : 보이드A: Boyd
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