KR100972718B1 - Method for manufacturing flash memory device - Google Patents

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Abstract

본 발명은, 제1 게이트 라인들이 형성된 제1 영역과 상기 제1 영역보다 더 조밀하게 제2 게이트 라인들이 형성된 제2 영역을 포함하는 반도체 기판이 제공되는 단계; 상기 제2 영역보다 상기 제1 영역에서 더 두꺼운 두께를 가지도록 상기 제1 및 제2 게이트 라인들을 포함한 상기 반도체 기판의 전체 표면상에 제1 절연막을 증착하는 단계; 상기 제1 절연막 상에 제2 절연막을 형성하는 단계; 및 상기 제1 및 제2 절연막을 식각하여 제1 및 제2 게이트 라인의 측벽에 서로 다른 두께의 스페이서를 형성하는 단계를 포함한다.According to an embodiment of the present invention, there is provided a semiconductor substrate comprising: a semiconductor substrate including a first region in which first gate lines are formed and a second region in which second gate lines are formed more densely than the first region; Depositing a first insulating film on the entire surface of the semiconductor substrate including the first and second gate lines to have a thickness thicker in the first region than the second region; Forming a second insulating film on the first insulating film; And etching the first and second insulating layers to form spacers having different thicknesses on sidewalls of the first and second gate lines.

낸드 플래시 메모리, 로딩 효과, 보이드, 스페이서 Nand Flash Memory, Loading Effects, Voids, Spacers

Description

플래시 메모리 소자의 제조 방법{Method for manufacturing flash memory device}Method for manufacturing flash memory device

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 게이트 전극간 스페이스 감소로 인해 게이트 전극을 포함하는 반도체 기판상의 층간 절연막 형성을 위한 갭필 공정 시 보이드가 발생하는 것을 억제하여 후속 공정 마진 확보할 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a flash memory device, and in particular, it is possible to secure a subsequent process margin by suppressing the generation of voids during the gap fill process for forming an interlayer insulating film on a semiconductor substrate including a gate electrode due to a reduction in space between gate electrodes. The present invention relates to a method of manufacturing a flash memory device.

최근 반도체 메모리 소자의 디자인 룰(Design Rule)이 급격히 축소됨에 따라 게이트 전극의 선폭 및 게이트 전극간 스페이스 역시 현저히 줄어들고 있다. 그 결과, 전통적인 게이트 전극 재료로서 널리 사용되어 온 도핑된 폴리실리콘은 그 자체의 높은 저항값으로 인하여 적용 한계를 드러내고 있으며, 이에 실리사이드/폴리실리콘 또는 금속/폴리실리콘 적층 구조를 적용하게 되었다. 즉, 게이트 전극 자체의 높이는 기존에 비해 증가할 수밖에 없다. 결국, 고집적화에 따라 게이트 전극 자체의 높이는 증가하고 게이트 전극간 스페이스는 줄어들기 때문에 게이트 전극간 스페이스의 종횡비는 급격히 증가하게 되었다. Recently, as the design rule of a semiconductor memory device is rapidly reduced, the line width of the gate electrode and the space between the gate electrodes are also significantly reduced. As a result, doped polysilicon, which has been widely used as a traditional gate electrode material, has shown its application limit due to its high resistance value, and has applied silicide / polysilicon or metal / polysilicon stack structure. That is, the height of the gate electrode itself is inevitably increased compared to the conventional. As a result, the height ratio of the gate electrode itself increases and the space between the gate electrodes decreases with high integration, so the aspect ratio of the space between the gate electrodes increases rapidly.

특히, 낸드 플래시 메모리 소자의 경우, 메모리 셀 라인간 스페이스 뿐만 아 니라 소오스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL)간의 스페이스가 크게 감소하였다. 이러한 셀렉트 라인들간의 스페이스가 크게 감소된 상태에서 후속으로 셀렉트 라인들 측벽에 스페이서막을 형성하게 되면 스페이서막이 형성된 폭만큼 셀렉트 라인들간 스페이스는 더욱 감소하게 된다. 이러한 스페이서를 포함한 셀렉트 라인들과 같은 게이트 라인들간 스페이스의 종횡비 증가는 게이트 라인 형성 후 진행되는 층간 절연막 증착시 갭필 특성을 열화시키는 요인이 되고 있다. 예를 들어, 도 1에서 보듯이, 갭필 특성 열화에 의해 층간 절연막 내에 형성된 보이드(Void, A)는 후속 랜딩 플러그 콘택 형성시 페일(Fail)을 유발하는 문제점이 있었다.In particular, in the case of NAND flash memory devices, the space between the memory select lines SSL and the drain select lines DSL as well as the space between the memory cell lines are greatly reduced. When the spacer film is subsequently formed on the sidewalls of the select lines while the space between the select lines is greatly reduced, the space between the select lines is further reduced by the width of the spacer film. Increasing the aspect ratio of the space between the gate lines, such as the select lines including the spacer, is a factor that degrades the gap fill characteristics during the deposition of the interlayer insulating film formed after the gate line formation. For example, as shown in FIG. 1, voids A formed in the interlayer insulating layer due to deterioration of gap fill characteristics have a problem of causing a fail in subsequent landing plug contact formation.

전술한 바와 같은 층간 절연막 갭필 마진 측면의 공정적 한계는 궁극적으로는 차세대 고집적 메모리 소자의 개발 자체를 제한할 수 있는 핵심적인 이슈로 대두되고 있어 이를 효과적으로 해결할 수 있는 대안이 필요한 실정이다.As mentioned above, the process limitation of the interlayer insulating film gapfill margin is emerging as a key issue that can limit the development of the next generation of highly integrated memory devices. Therefore, there is a need for an alternative that can effectively solve this problem.

전술한 문제를 해결하기 위해 본 발명은, 게이트 전극간 스페이스 감소로 인해 게이트 전극을 포함하는 반도체 기판상의 층간 절연막 형성을 위한 갭필 공정 시 보이드가 발생하는 것을 억제하여 후속 공정 마진 확보할 수 있는 플래시 메모리 소자의 제조 방법을 제공하는데 목적이 있다.In order to solve the above-described problem, the present invention, a flash memory that can secure the subsequent process margin by suppressing the generation of voids during the gap fill process for forming the interlayer insulating film on the semiconductor substrate including the gate electrode due to the reduced space between the gate electrode It is an object to provide a method for manufacturing a device.

전술한 목적을 달성하기 위해 본 발명은, 제1 게이트 라인들이 형성된 제1 영역과 상기 제1 영역보다 더 조밀하게 제2 게이트 라인들이 형성된 제2 영역을 포함하는 반도체 기판이 제공되는 단계; 상기 제2 영역보다 상기 제1 영역에서 더 두꺼운 두께를 가지도록 상기 제1 및 제2 게이트 라인들을 포함한 상기 반도체 기판의 전체 표면상에 제1 절연막을 증착하는 단계; 상기 제1 절연막 상에 제2 절연막을 형성하는 단계; 및 상기 제1 및 제2 절연막을 식각하여 제1 및 제2 게이트 라인의 측벽에 서로 다른 두께의 스페이서를 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a semiconductor substrate comprising: a semiconductor substrate including a first region in which first gate lines are formed and a second region in which second gate lines are formed more densely than the first region; Depositing a first insulating film on the entire surface of the semiconductor substrate including the first and second gate lines to have a thickness thicker in the first region than the second region; Forming a second insulating film on the first insulating film; And etching the first and second insulating layers to form spacers having different thicknesses on sidewalls of the first and second gate lines.

본 발명에서, 상기 제2 게이트 라인들은 셀렉트 라인 및 워드 라인을 포함한다.In the present invention, the second gate lines include a select line and a word line.

본 발명에서, 상기 셀렉트 라인 및 상기 워드라인 사이의 공간과 상기 워드라인 사이의 공간이 상기 제1 및 제2 절연막에 의해 채워진다.In the present invention, the space between the select line and the word line and the space between the word line are filled by the first and second insulating films.

본 발명에서, 상기 제2 영역에서 상기 스페이서는 상기 셀렉트 라인의 마주보는 측벽에 형성된다.In the present invention, the spacers are formed on opposite sidewalls of the select line in the second region.

본 발명에서, 상기 셀렉트 라인은 드레인 셀렉트 라인 및 소오스 셀렉트 라인을 포함한다.In the present invention, the select line includes a drain select line and a source select line.

본 발명에서, 상기 제1 및 제2 절연막은 식각 선택비가 서로 다른 물질로 각각 형성된다.In the present invention, the first and second insulating layers are formed of materials having different etching selectivity, respectively.

본 발명에서, 상기 제1 절연막을 형성하기 전에, 상기 제1 및 제2 게이트 라인들 양측의 상기 반도체 기판에 접합 영역을 형성하는 단계를 더 포함한다.The method may further include forming a junction region in the semiconductor substrate on both sides of the first and second gate lines before forming the first insulating layer.

또한, 본 발명은, 활성 영역에 형성된 게이트 라인들 및 상기 게이트 라인들 양측의 반도체 기판에 형성된 접합 영역들을 포함하는 반도체 기판이 제공되는 단계; 상기 게이트 라인들의 표면을 포함한 상기 반도체 기판상에 로딩 효과 차이를 갖는 다수의 절연막을 순차적으로 증착하는 단계; 상기 절연막의 식각 공정을 실시하여 상기 게이트 라인들 측벽에 스페이서를 형성하는 단계; 상기 반도체 기판의 주변회로 영역에 형성되면서 상기 스페이서를 포함한 상기 게이트 라인들 양측의 상기 반도체 기판에 고농도 접합 영역을 형성하는 단계; 및 상기 게이트 라인들을 포함한 상기 반도체 기판상에 층간 절연막을 형성하는 단계를 포함한다.The present invention also provides a semiconductor substrate comprising gate lines formed in an active region and junction regions formed in a semiconductor substrate on both sides of the gate lines; Sequentially depositing a plurality of insulating films having a loading effect difference on the semiconductor substrate including the surfaces of the gate lines; Forming a spacer on sidewalls of the gate lines by performing an etching process of the insulating layer; Forming a high concentration junction region in the semiconductor substrate on both sides of the gate lines including the spacer while being formed in the peripheral circuit region of the semiconductor substrate; And forming an interlayer insulating film on the semiconductor substrate including the gate lines.

본 발명에서, 상기 로딩 효과 차이를 갖는 다수의 절연막은 스페이서용 제1 및 제2 절연막을 포함한다.In the present invention, the plurality of insulating films having the loading effect difference include first and second insulating films for spacers.

본 발명에서, 상기 스페이서용 제1 절연막은 상기 스페이서용 제2 절연막에 비해 상기 로딩 효과가 크도록 형성된다.In the present invention, the first insulating film for the spacer is formed to have a greater loading effect than the second insulating film for the spacer.

본 발명에서, 상기 스페이서용 제1 절연막은 매엽식 장비에서 LP-CVD, PE-CVD 및 ALD 방식 중 적어도 어느 하나의 방식으로 형성된다.In the present invention, the first insulating film for the spacer is formed by at least one of the LP-CVD, PE-CVD and ALD method in the sheet type equipment.

본 발명에서, 상기 스페이서용 제1 절연막은 SiH4, Si2H6 및 Si3H8 중 적어도 어느 하나를 포함하는 Si 함유 원료가스를 이용하여 형성된다.In the present invention, the first insulating film for the spacer is formed using a Si-containing raw material gas containing at least one of SiH 4 , Si 2 H 6 and Si 3 H 8 .

본 발명에서, 상기 스페이서용 제1 절연막은 O2, N2O, O3, H2O 및 H2O2 중 적어도 어느 하나를 포함하는 반응가스를 이용하여 형성된다.In the present invention, the first insulating film for the spacer is formed using a reaction gas containing at least one of O 2 , N 2 O, O 3 , H 2 O and H 2 O 2 .

본 발명에서, 상기 스페이서용 제1 절연막은 1torr 내지 500torr의 압력 및 650℃ 내지 800℃의 온도의 공정 조건을 이용하여 형성된다.In the present invention, the first insulating film for the spacer is formed using a process condition of a pressure of 1 tor to 500 torr and a temperature of 650 ℃ to 800 ℃.

본 발명에서, 상기 스페이서용 제1 절연막이 형성되는 두께는 패턴 밀도가 높은 상기 반도체 기판의 셀 영역에 형성되는 두께가 상기 패턴 밀도가 낮은 상기 반도체 기판의 상기 주변회로 영역에 형성되는 두께의 0.3배 내지 0.7배로 형성된다.In the present invention, the thickness in which the first insulating film for spacers is formed is 0.3 times the thickness formed in the cell region of the semiconductor substrate having a high pattern density in the peripheral circuit region of the semiconductor substrate having the low pattern density. To 0.7 times.

본 발명에서, 상기 스페이서용 제2 절연막은 SiH4, Si2H6, Si3H8, DCS 및 TEOS 중 적어도 어느 하나를 포함하는 Si 함유 원료가스를 이용하여 형성된다.In the present invention, the second insulating film for the spacer is formed using a Si-containing raw material gas containing at least one of SiH 4 , Si 2 H 6 , Si 3 H 8 , DCS and TEOS.

본 발명에서, 상기 스페이서용 제2 절연막은 O2, N2O, O3, H2O 및 H2O2 중 적어도 어느 하나를 포함하는 반응가스를 이용하여 형성된다.In the present invention, the second insulating film for the spacer is formed using a reaction gas containing at least one of O 2 , N 2 O, O 3 , H 2 O and H 2 O 2 .

본 발명에서, 상기 스페이서용 제2 절연막은 LP-CVD, PE-CVD 및 ALD 방식 중 적어도 어느 하나의 방식으로 형성된다.In the present invention, the second insulating film for the spacer is formed by at least one of the LP-CVD, PE-CVD and ALD method.

본 발명에서, 상기 스페이서용 제2 절연막이 형성되는 두께는 패턴 밀도가 높은 상기 반도체 기판의 셀 영역에 형성되는 두께가 상기 패턴 밀도가 낮은 상기 반도체 기판의 상기 주변회로 영역에 형성되는 두께의 0.7배 내지 1배로 형성된다.In the present invention, the thickness of the second insulating film for the spacer is formed is 0.7 times the thickness formed in the cell region of the semiconductor substrate having a high pattern density of the thickness formed in the peripheral circuit region of the semiconductor substrate having a low pattern density To 1 times.

본 발명에서, 상기 접합 영역들은 상기 반도체 기판의 상기 주변회로 영역에 형성된 상기 게이트 라인 양측의 상기 반도체 기판에 제1 이온주입 공정을 실시하여 형성된 제1 접합 영역과, 상기 반도체 기판의 셀 영역에 형성된 상기 게이트 라인 양측의 상기 반도체 기판에 제2 이온주입 공정을 실시하여 형성된 제2 접합 영역을 포함한다.In the present invention, the junction regions are formed in the first junction region formed by performing a first ion implantation process on the semiconductor substrate on both sides of the gate line formed in the peripheral circuit region of the semiconductor substrate, and in the cell region of the semiconductor substrate. And a second junction region formed by performing a second ion implantation process on the semiconductor substrate on both sides of the gate line.

본 발명에 따르면, 낸드 플래시 메모리 소자의 게이트 라인 측벽에 스페이서 형성 시 스페이서를 구성하는 다층이 절연막 중 스페이서용 제1 절연막을 로딩 효과(Loading Effect)가 큰 특성을 갖도록 형성함으로써 소오스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL)간의 스페이스를 기존에 비해 크게 넓힐 수 있다. According to the present invention, when the spacer is formed on the sidewall of the gate line of the NAND flash memory device, the multi-layer constituting the spacer forms the first insulating film for spacers of the insulating film to have a large loading effect, thereby selecting the source select line SSL. The space between the drain select line DSL and the drain select line DSL may be greatly increased.

이로써, 후속의 셀 영역 및 주변회로 영역을 포함하는 반도체 기판상에 형성된 게이트 라인들을 포함한 반도체 기판에 층간 절연막 형성 시 발생하는 보이드(Void) 문제를 해소하여 갭필 마진을 향상시킬 수 있다. 또한, 이러한 보이드 문제가 해소된 상태에서 후속의 콘택 플러그 형성 시 오버레이 정렬 마진을 확보함으로써 공정의 신뢰성을 개선할 수 있다. 아울러, 소오스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL)간의 스페이스가 넓게 형성됨에 따라 콘택 플러그의 면적을 증가시킴으로써 저항을 낮춰 소자의 전기적 특성 향상 및 안정화에 기여할 수 있다.As a result, the void fill problem that occurs when the interlayer insulating layer is formed on the semiconductor substrate including the gate lines formed on the semiconductor substrate including the subsequent cell region and the peripheral circuit region may be solved to improve the gap fill margin. In addition, it is possible to improve the reliability of the process by securing the overlay alignment margin in the subsequent formation of the contact plug in the void problem is solved. In addition, as the space between the source select line SSL and the drain select line DSL is wider, the contact plug may be increased to lower the resistance, thereby contributing to the improvement and stabilization of the electrical characteristics of the device.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 자세히 설명한다.Hereinafter, a method of manufacturing a flash memory device according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.Descriptions of technical contents that are well known in the art to which the present invention pertains and are not directly related to the present invention will be omitted. This is to more clearly communicate without obscure the subject matter of the present invention by omitting unnecessary description.

도 2a 내지 도 2g는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 순차적인 공정 단면도들이다.2A through 2G are sequential process cross-sectional views illustrating a method of manufacturing a flash memory device according to an exemplary embodiment of the present invention.

도 2a를 참조하면, 셀 영역(C) 및 주변회로 영역(P)을 포함하는 반도체 기판(210)의 활성 영역에 게이트 라인(222)들이 형성된다. 좀더 구체적으로 설명하면 다음과 같다.Referring to FIG. 2A, gate lines 222 are formed in an active region of a semiconductor substrate 210 including a cell region C and a peripheral circuit region P. Referring to FIG. More specifically described as follows.

반도체 기판(210)의 셀 영역(C)에는 소오스 셀렉트 라인(미도시), 복수개의 워드라인(WLn) 및 드레인 셀렉트 라인(DSL)이 형성된다. 또한, 주변회로 영역(P)은 PMOS 트랜지스터 및 NMOS 트랜지스터 등의 주변 트랜지스터(Tr)들의 게이트들이 형성될 수 있다. 즉, 소오스 셀렉트 라인(미도시), 복수개의 워드라인(WL), 드레인 셀렉트 라인(DSL) 및 주변 트랜지스터(Tr)들의 게이트를 통칭하는 경우 게이트 라인(222)이라 한다.A source select line (not shown), a plurality of word lines WLn, and a drain select line DSL are formed in the cell region C of the semiconductor substrate 210. In the peripheral circuit region P, gates of peripheral transistors Tr such as a PMOS transistor and an NMOS transistor may be formed. That is, when the gates of the source select line (not shown), the plurality of word lines WL, the drain select line DSL, and the peripheral transistors Tr are collectively referred to as gate lines 222.

여기서, 주변회로 영역(P)의 게이트 라인(222)들 간의 간격은 높은 전압을 사용하는 등의 이유로 셀 영역(C)의 드레인 셀렉트 라인(DSL)들, 소오스 셀렉트 라인(미도시)들 및 워드라인(WLn)들을 포함하는 게이트 라인(222)들 간의 간격에 비해 넓게 형성될 수 있다. 이러한 게이트 라인(222)에는 제1 절연막(212), 제1 도전막(214), 유전체막(216) 및 제2 도전막(218)이 각각 포함되며, 제2 도전막(218) 상부에는 하드마스크막(220)이 더 형성될 수 있다. 이때, 제1 절연막(212)은 터널 절연막 또는 게이트 산화막일 수 있다. 제1 도전막(214)은 플로팅 게이트 역할을 하며, 제2 도전막(218)은 콘트롤 게이트 역할을 한다. 제1 도전막(214)은 폴리실리콘막으로 형성될 수 있으며, 제2 도전막(218)은 폴리실리콘막과 금속막의 적층구조로 형성될 수 있다.Here, the intervals between the gate lines 222 of the peripheral circuit region P may include drain select lines DSL, source select lines (not shown), and words of the cell region C, for example, because of using a high voltage. It may be formed wider than a gap between the gate lines 222 including the lines WLn. The gate line 222 includes a first insulating film 212, a first conductive film 214, a dielectric film 216, and a second conductive film 218, and a hard upper portion of the second conductive film 218. The mask film 220 may be further formed. In this case, the first insulating film 212 may be a tunnel insulating film or a gate oxide film. The first conductive layer 214 serves as a floating gate, and the second conductive layer 218 serves as a control gate. The first conductive layer 214 may be formed of a polysilicon layer, and the second conductive layer 218 may be formed of a laminated structure of a polysilicon layer and a metal layer.

또한, 낸드 플래시 메모리 소자에서, 셀 영역(C)에서 드레인 셀렉트 라인(DSL) 및 소오스 셀렉트 라인(미도시), 또는 주변회로 영역(P)에서 주변 트랜지스터(Tr)들의 게이트들을 형성하는 경우, 제2 도전막(218)을 형성하기 전에 유전체막(216)에 콘택 홀을 형성하고, 제2 도전막(218) 형성 시 상기 콘택 홀을 제2 도전막(218)으로 채워 드레인 셀렉트 라인(DSL) 및 주변 트랜지스터(Tr)들의 게이트의 제1 도전막(214)과 제2 도전막(218)을 전기적으로 연결시킬 수 있다.Further, in the NAND flash memory device, when the gates of the peripheral transistors Tr are formed in the drain select line DSL and the source select line (not shown) in the cell region C or in the peripheral circuit region P, Before forming the second conductive layer 218, a contact hole is formed in the dielectric layer 216, and when the second conductive layer 218 is formed, the contact hole is filled with the second conductive layer 218 to form a drain select line DSL. The first conductive layer 214 and the second conductive layer 218 of the gate of the peripheral transistors Tr may be electrically connected to each other.

이후, 상기의 게이트 라인(222)들을 형성하기 위한 각각의 막들 예를 들어, 제1 도전막(214), 유전체막(216) 및 제2 도전막(218)의 식각 공정 시 발생한 식각 손상(damage)을 제거하기 위해 각각의 게이트 라인(222)들 측벽에 제2 절연막(224) 즉, 게이트 사이드월 산화막을 형성하는 것이 바람직하다. Subsequently, etching damages generated during an etching process of the respective layers for forming the gate lines 222, for example, the first conductive layer 214, the dielectric layer 216, and the second conductive layer 218, are performed. ), A second insulating film 224, that is, a gate sidewall oxide film, is formed on the sidewalls of the gate lines 222.

도 2b를 참조하면, 셀 영역(C) 및 주변회로 영역(P)을 포함하는 반도체 기판(210)상에 형성된 게이트 라인(222)들 양측의 반도체 기판(210) 활성 영역에는 제1 및 제2 접합 영역(226 및 228)이 형성된다. 먼저, 셀 영역(C)의 제1 접합 영역(226)을 형성하기 위하여, 도시하지는 않았지만, 셀 영역(C)을 오픈시키는 마스크 공정을 실시할 수 있다. 이후, 예를 들어, 반도체 기판(210)의 셀 영역(C)에 형성된 게이트 라인(222)들 양측의 반도체 기판(210) 활성 영역에 제1 이온주입 공정을 실시하여 셀 영역(C) 내 소오스/드레인의 제1 접합 영역(226)을 형성할 수 있다. Referring to FIG. 2B, first and second regions of the active region of the semiconductor substrate 210 on both sides of the gate lines 222 formed on the semiconductor substrate 210 including the cell region C and the peripheral circuit region P are illustrated. Bonding regions 226 and 228 are formed. First, in order to form the first junction region 226 of the cell region C, although not shown, a mask process of opening the cell region C may be performed. Subsequently, for example, a first ion implantation process is performed on the active regions of the semiconductor substrate 210 on both sides of the gate lines 222 formed in the cell region C of the semiconductor substrate 210, thereby providing a source in the cell region C. A first junction region 226 of the / drain can be formed.

이어서, 주변회로 영역(P)의 제2 접합 영역(228)을 형성하기 위하여, 도시하지는 않았지만, 주변회로 영역(P)을 오픈시키는 마스크 공정을 실시할 수 있다. 이후, 예를 들어, 반도체 기판(210)의 주변회로 영역(P)에 형성된 게이트 라인(222)들 양측의 반도체 기판(210)에 제2 이온주입 공정을 실시하여 주변회로 영역 내 저농도 접합 영역의 제2 접합 영역(228)을 형성할 수 있다.Subsequently, in order to form the second junction region 228 of the peripheral circuit region P, although not shown, a mask process of opening the peripheral circuit region P may be performed. Subsequently, for example, a second ion implantation process may be performed on the semiconductor substrate 210 on both sides of the gate lines 222 formed in the peripheral circuit region P of the semiconductor substrate 210 to obtain a low concentration junction region in the peripheral circuit region. The second junction region 228 can be formed.

이때, 전술한 바와 같은 제1 및 제2 접합 영역(226 및 228)을 형성하기 위한 제1 및 제2 이온주입 공정은 순서가 바뀌어도 무방하다.In this case, the order of the first and second ion implantation processes for forming the first and second junction regions 226 and 228 as described above may be changed.

도 2c를 참조하면, 셀 영역(C) 및 주변회로 영역(P)을 포함하는 반도체 기판(210)상에 형성된 게이트 라인(222)들의 표면을 포함한 반도체 기판(210)상에 스페이서용 제1 절연막(230)을 형성한다. 특히, 이러한 스페이서용 제1 절연막(230)은 후속으로 형성되는 스페이서용 제2 절연막에 비해 패턴밀도에 따라 증착 두께가 달라지는 로딩 효과(Loading Effect)가 큰 특성을 갖도록 형성하는 것이 바람직하다. 즉, 스페이서용 제1 절연막(230)의 로딩 효과 특성이 크도록 형성하기 위하여 매엽식 장비에서 LP-CVD, PE-CVD 및 ALD 방식 중 적어도 어느 하나의 방식으로 형성한다. 또한, SiH4, Si2H6 및 Si3H8 중 적어도 어느 하나를 포함하는 Si 함유 원료가스와, O2, N2O, O3, H2O 및 H2O2 중 적어도 어느 하나를 포함하는 반응가스 를 이용한다. 이러한 가스들을 이용하여 1torr 내지 500torr의 압력 및 650℃ 내지 800℃의 온도의 공정 조건을 적용할 수 있다.Referring to FIG. 2C, a first insulating film for spacers on a semiconductor substrate 210 including surfaces of gate lines 222 formed on a semiconductor substrate 210 including a cell region C and a peripheral circuit region P. Referring to FIG. To form 230. In particular, it is preferable that the spacer first insulating film 230 is formed to have a greater loading effect in which the deposition thickness varies depending on the pattern density than the second spacer insulating film formed subsequently. That is, in order to form a large loading effect characteristic of the first insulating film 230 for the spacer is formed by at least one of the LP-CVD, PE-CVD and ALD method in the sheet-type equipment. Also, SiH 4, Si 2 H 6 and Si 3 H 8 of at least a Si-containing raw material gas containing any, O 2, N 2 O, O 3, at least one of H 2 O and H 2 O 2 The reaction gas containing is used. Such gases can be used to apply process conditions of a pressure of 1 tortor to 500torr and a temperature of 650 ° C to 800 ° C.

이로써, 스페이서용 제1 절연막(230)은 산화막 또는 질화막으로 형성될 수 있다. 또한, 스페이서용 제1 절연막(230)이 형성되는 두께는, 패턴 밀도가 높은 반도체 기판(210)의 셀 영역(C)에 형성되는 두께가 패턴 밀도가 낮은 반도체 기판(210)의 주변회로 영역(P)에 형성되는 두께의 0.3배 내지 0.7배로 형성될 수 있다.Thus, the first insulating film 230 for the spacer may be formed of an oxide film or a nitride film. In addition, the thickness of the spacer first insulating film 230 is formed in the peripheral circuit region of the semiconductor substrate 210 having a low pattern density and the thickness formed in the cell region C of the semiconductor substrate 210 having a high pattern density. 0.3 to 0.7 times the thickness formed in P).

도 2d를 참조하면, 스페이서용 제1 절연막(230) 상에 스페이서용 제2 절연막(232)을 형성한다. 이때, 스페이서용 제2 절연막(232)은 일반적인 로딩 효과 특성을 갖거나 또는 로딩 효과가 적은 특성을 갖도록 형성하며, 상기에서 형성된 스페이서용 제1 절연막(230)의 두께를 포함하여 최종확보하여야할 스페이서막의 두께를 맞추어 형성되는 것이 바람직하다. 이때, 최종확보하여야할 스페이서막의 두께 기준은 주변회로 영역(P)에 형성될 스페이서를 기준으로 한다. 즉, 이러한 스페이서용 제2 절연막(232)은 일반적인 퍼니스(furnace) 타입의 장비에서 LP-CVD, PE-CVD 및 ALD 방식 중 적어도 어느 하나의 방식으로 형성된다. 또한, SiH4, Si2H6, Si3H8, DCS 및 TEOS 중 적어도 어느 하나를 포함하는 Si 함유 원료가스와, O2, N2O, O3, H2O 및 H2O2 중 적어도 어느 하나를 포함하는 반응가스를 이용할 수 있다.Referring to FIG. 2D, a second insulating layer 232 for spacers is formed on the first insulating layer 230 for spacers. In this case, the spacer second insulating film 232 is formed to have a general loading effect characteristics or a less loading effect, the spacer to be finally secured including the thickness of the first insulating film 230 for the spacer formed above It is preferable that it is formed to match the thickness of the film. In this case, the thickness reference of the spacer layer to be finally secured is based on the spacer to be formed in the peripheral circuit region P. FIG. That is, the second insulating layer 232 for the spacer is formed by at least one of LP-CVD, PE-CVD, and ALD methods in a general furnace type equipment. In addition, of SiH 4, Si 2 H 6, Si 3 H 8, DCS and a Si-containing raw material gas containing at least any one of the TEOS, O 2, N 2 O, O 3, H 2 O and H 2 O 2 Reaction gas containing at least one can be used.

이로써, 스페이서용 제2 절연막(232)은 산화막 또는 질화막으로 형성될 수 있다. 또한, 스페이서용 제2 절연막(232)이 형성되는 두께는 패턴 밀도가 높은 반 도체 기판(210)의 셀 영역(C)에 형성되는 두께가 패턴 밀도가 낮은 반도체 기판(210)의 주변회로 영역(P)에 형성되는 두께의 0.7배 내지 1배로 형성될 수 있다.As a result, the second insulating layer 232 for the spacer may be formed of an oxide film or a nitride film. In addition, the thickness of the second insulating layer 232 for the spacer may be formed in the peripheral circuit region of the semiconductor substrate 210 having a low pattern density formed in the cell region C of the semiconductor substrate 210 having a high pattern density. 0.7 to 1 times the thickness formed in P).

본 발명에서는, 스페이서를 형성하기 위한 절연막으로 스페이서용 제1 및 제2 절연막(230 및 232)을 가장 바람직한 예를 들어 설명하였지만, 반도체 기판(210)의 셀 영역(C) 및 주변회로 영역(P)에 형성되는 스페이서용 절연막의 증착 두께 차이가 너무 크지 않는 범위 내 예를 들어, 스페이서용 절연막의 식각 시 반도체 기판까지 식각되지 않는 범위 내에서 스페이서용 절연막을 다층으로 더 형성하는 것이 가능하다.In the present invention, the first and second insulating films 230 and 232 for spacers are described as the most preferable example as the insulating film for forming the spacer, but the cell region C and the peripheral circuit region P of the semiconductor substrate 210 are described. Note that it is possible to further form the spacer insulating film in multiple layers within a range in which the difference in deposition thicknesses of the spacer insulating films formed on the C) is not too large, for example, within a range in which the semiconductor substrate is not etched during the etching of the spacer insulating film.

도 2e를 참조하면, 스페이서용 제1 및 제2 절연막(230 및 232)의 식각 공정을 실시하여 셀 영역(C) 및 주변회로 영역(P)을 포함하는 반도체 기판(210)상에 형성된 게이트 라인(222)들 측벽에 스페이서(234)를 형성한다. 이러한 스페이서(234)를 형성하기 위한 식각 공정은 통상의 스페이서를 형성하기 위한 블랭켓 식각공정을 실시할 수 있다.Referring to FIG. 2E, a gate line formed on a semiconductor substrate 210 including a cell region C and a peripheral circuit region P by performing an etching process of the first and second insulating layers 230 and 232 for spacers. Spacers 234 are formed on the sidewalls of 222. In the etching process for forming the spacer 234, a blanket etching process for forming a conventional spacer may be performed.

결과적으로, 도 2e에서 보듯이, 소오스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL)간의 스페이스(S)가 기존에 비해 크게 넓어진 것을 알 수 있다. 이로써, 후속의 셀 영역(C) 및 주변회로 영역(P)을 포함하는 반도체 기판(210)상에 형성된 게이트 라인(222)들을 포함한 반도체 기판(210)에 층간 절연막을 형성 시 발생하는 보이드(Void) 문제를 해소하여 갭필 마진을 향상시킬 수 있으며, 또한, 이러한 보이드 문제가 해소된 상태에서 후속의 콘택 플러그 형성 시 오버레이 정렬 마진을 확보할 수 있다. 아울러, 소오스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL)간 의 스페이스(S)가 넓게 형성됨에 따라 콘택 플러그의 면적을 증가시킴으로써 저항을 낮춰 소자의 전기적 특성 향상 및 안정화에 기여할 수 있다.As a result, as shown in FIG. 2E, it can be seen that the space S between the source select line SSL and the drain select line DSL is significantly wider than before. Accordingly, voids generated when the interlayer insulating layer is formed on the semiconductor substrate 210 including the gate lines 222 formed on the semiconductor substrate 210 including the cell region C and the peripheral circuit region P. The gap fill margin can be solved to improve the gap fill margin, and the overlay alignment margin can be secured during subsequent contact plug formation with the void problem solved. In addition, as the space S between the source select line SSL and the drain select line DSL is formed to be wide, the area of the contact plug may be increased to lower the resistance, thereby contributing to the improvement and stabilization of the electrical characteristics of the device.

도 2f를 참조하면, 반도체 기판(210)의 주변회로 영역(P)에 형성되면서 스페이서(234)를 포함한 게이트 라인(222)들 양측의 반도체 기판(210)에 제3 접합 영역(236)을 형성한다. 즉, 이러한 제3 접합 영역(236)을 형성하기 위하여, 도시하지는 않았지만, 주변회로 영역(P)을 오픈시키는 마스크 공정을 실시할 수 있다. 이후, 예를 들어, 반도체 기판(210)의 주변회로 영역(P)에 형성되면서 스페이서(234)를 포함한 게이트 라인(222)들 양측의 반도체 기판(210)에 제3 이온주입 공정을 실시하여 주변회로 영역(P) 내 고농도 접합 영역의 제3 접합 영역(236)을 형성할 수 있다.Referring to FIG. 2F, a third junction region 236 is formed in the semiconductor substrate 210 on both sides of the gate lines 222 including the spacer 234 while being formed in the peripheral circuit region P of the semiconductor substrate 210. do. That is, in order to form the third junction region 236, a mask process of opening the peripheral circuit region P may be performed, although not illustrated. Thereafter, for example, a third ion implantation process is performed on the semiconductor substrate 210 on both sides of the gate lines 222 including the spacer 234 while being formed in the peripheral circuit region P of the semiconductor substrate 210. The third junction region 236 of the high concentration junction region in the circuit region P may be formed.

도 2g를 참조하면, 셀 영역(C) 및 주변회로 영역(P)을 포함하는 반도체 기판(210)상에 형성된 게이트 라인(222)들을 포함한 반도체 기판(210)상에 층간 절연막(238)을 형성한다. 이때, 층간 절연막(238)의 물질로 HDP(High Density Plasma) 산화막을 이용하여 형성할 수 있다. 즉, 기존에 소오스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL)간의 스페이스(S)가 크게 감소함에 따라 후속의 층간 절연막 형성을 위한 절연막 갭필 공정 시 검증되지 않은 SOD(Spin On Dielectric)막의 사용을 고려하지 않아도 되므로 공정의 신뢰성을 향상시킬 수 있다.Referring to FIG. 2G, an interlayer insulating layer 238 is formed on a semiconductor substrate 210 including gate lines 222 formed on a semiconductor substrate 210 including a cell region C and a peripheral circuit region P. Referring to FIG. do. In this case, the material of the interlayer insulating layer 238 may be formed using an HDP (High Density Plasma) oxide film. That is, as the space S between the source select line SSL and the drain select line DSL is greatly reduced, use of an unproven Spin On Dielectric (SOD) film during the insulating film gapfill process for subsequent interlayer insulating film formation is avoided. This does not need to be considered, which improves the reliability of the process.

이후, 셀 영역(C) 및 주변회로 영역(P)을 포함하는 반도체 기판(210)상에 형성된 게이트 라인(222)들의 하드마스크막(220)이 노출되도록 층간 절연막(238)에 대해 평탄화 공정을 실시한다. 평탄화 공정은 화학기계적 연마 공정 또는 전면식 각 공정으로 실시될 수 있다.Thereafter, a planarization process is performed on the interlayer insulating layer 238 so that the hard mask layer 220 of the gate lines 222 formed on the semiconductor substrate 210 including the cell region C and the peripheral circuit region P are exposed. Conduct. The planarization process may be carried out by a chemical mechanical polishing process or a full face angular process.

지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.Although specific embodiments of the present invention have been described with reference to the drawings, this is intended to be easily understood by those skilled in the art and is not intended to limit the technical scope of the present invention. Therefore, the technical scope of the present invention is determined by the matters described in the claims, and the embodiments described with reference to the drawings may be modified or modified as much as possible within the technical spirit and scope of the present invention.

도 1은 종래기술에 따른 플래시 메모리 소자의 제조 공정 시 발생한 문제를 나타낸 예시도이다.1 is an exemplary view showing a problem occurring in the manufacturing process of a flash memory device according to the prior art.

도 2a 내지 도 2g는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 순차적인 공정 단면도들이다.2A through 2G are sequential process cross-sectional views illustrating a method of manufacturing a flash memory device according to an exemplary embodiment of the present invention.

210 : 반도체 기판 212 : 제1 절연막210: semiconductor substrate 212: first insulating film

214 : 제1 도전막 216 : 유전체막214: first conductive film 216: dielectric film

218 : 제2 도전막 220 : 하드마스크막218: second conductive film 220: hard mask film

222 : 게이트 라인 224 : 제2 절연막222: gate line 224: second insulating film

226 : 제1 접합 영역 228 : 제2 접합 영역226: first junction region 228: second junction region

230 : 스페이서용 제1 절연막 232 : 스페이서용 제2 절연막230: first insulating film for spacer 232: second insulating film for spacer

234 : 스페이서 236 : 제3 접합 영역234 spacer 236 third junction region

238 : 층간 절연막238: interlayer insulating film

Claims (19)

제1 게이트 라인들이 형성된 제1 영역과 상기 제1 영역보다 더 조밀하게 제2 게이트 라인들이 형성된 제2 영역을 포함하는 반도체 기판이 제공되는 단계;Providing a semiconductor substrate comprising a first region in which first gate lines are formed and a second region in which second gate lines are formed more densely than the first region; 상기 제2 영역보다 상기 제1 영역에서 더 두꺼운 두께를 가지도록 상기 제1 및 제2 게이트 라인들을 포함한 상기 반도체 기판의 전체 표면상에 제1 절연막을 증착하는 단계;Depositing a first insulating film on the entire surface of the semiconductor substrate including the first and second gate lines to have a thickness thicker in the first region than the second region; 상기 제1 절연막 상에 상기 제2 절연막을 형성하는 단계; 및Forming the second insulating film on the first insulating film; And 상기 제1 및 제2 절연막을 식각하여 제1 및 제2 게이트 라인의 측벽에 서로 다른 두께의 스페이서를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.Etching the first and second insulating layers to form spacers having different thicknesses on sidewalls of the first and second gate lines. 제 1 항에 있어서,The method of claim 1, 상기 제2 게이트 라인들은 셀렉트 라인 및 워드 라인을 포함하는 플래시 메모리 소자의 제조 방법.The second gate lines include a select line and a word line. 제 2 항에 있어서,The method of claim 2, 상기 셀렉트 라인 및 상기 워드라인 사이의 공간과 상기 워드라인 사이의 공간이 상기 제1 및 제2 절연막에 의해 채워지는 플래시 메모리 소자의 제조 방법.And a space between the select line and the word line and a space between the word line are filled by the first and second insulating layers. 제 2 항에 있어서,The method of claim 2, 상기 제2 영역에서 상기 스페이서는 상기 셀렉트 라인의 마주보는 측벽에 형성되는 플래시 메모리 소자의 제조 방법.And in the second region, the spacers are formed on opposite sidewalls of the select line. 제 2 항에 있어서,The method of claim 2, 상기 셀렉트 라인은 드레인 셀렉트 라인 및 소오스 셀렉트 라인을 포함하는 플래시 메모리 소자의 제조 방법.The select line includes a drain select line and a source select line. 제 1 항에 있어서,The method of claim 1, 상기 제1 절연막을 형성하기 전에,Before forming the first insulating film, 상기 제1 및 제2 게이트 라인들 양측의 상기 반도체 기판에 접합 영역을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.And forming a junction region in the semiconductor substrate on both sides of the first and second gate lines. 활성 영역에 형성된 게이트 라인들 및 상기 게이트 라인들 양측의 반도체 기판에 형성된 접합 영역들을 포함하는 반도체 기판이 제공되는 단계;Providing a semiconductor substrate including gate lines formed in an active region and junction regions formed in the semiconductor substrate on both sides of the gate lines; 상기 게이트 라인들의 표면을 포함한 상기 반도체 기판상에 로딩 효과 차이를 갖는 다수의 절연막을 순차적으로 증착하는 단계;Sequentially depositing a plurality of insulating films having a loading effect difference on the semiconductor substrate including the surfaces of the gate lines; 상기 절연막의 식각 공정을 실시하여 상기 게이트 라인들 측벽에 스페이서를 형성하는 단계;Forming a spacer on sidewalls of the gate lines by performing an etching process of the insulating layer; 상기 반도체 기판의 주변회로 영역에 형성되면서 상기 스페이서를 포함한 상기 게이트 라인들 양측의 상기 반도체 기판에 고농도 접합 영역을 형성하는 단계; 및Forming a high concentration junction region in the semiconductor substrate on both sides of the gate lines including the spacer while being formed in the peripheral circuit region of the semiconductor substrate; And 상기 게이트 라인들을 포함한 상기 반도체 기판상에 층간 절연막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.Forming an interlayer insulating film on the semiconductor substrate including the gate lines. 제 7 항에 있어서,The method of claim 7, wherein 상기 로딩 효과 차이를 갖는 다수의 절연막은 스페이서용 제1 및 제2 절연막을 포함하는 플래시 메모리 소자의 제조 방법.A plurality of insulating films having the loading effect difference comprises a first insulating film and a second insulating film for a spacer. 제 8 항에 있어서,The method of claim 8, 상기 스페이서용 제1 절연막은 상기 스페이서용 제2 절연막에 비해 상기 로딩 효과가 크도록 형성되는 플래시 메모리 소자의 제조 방법.And the first insulating film for spacers is formed to have a greater loading effect than the second insulating film for spacers. 제 8 항에 있어서,The method of claim 8, 상기 스페이서용 제1 절연막은 매엽식 장비에서 LP-CVD, PE-CVD 및 ALD 방식 중 적어도 어느 하나의 방식으로 형성되는 플래시 메모리 소자의 제조 방법.The first insulating film for the spacer is a method of manufacturing a flash memory device is formed by at least one of the LP-CVD, PE-CVD and ALD method in sheet-type equipment. 제 8 항에 있어서,The method of claim 8, 상기 스페이서용 제1 절연막은 SiH4, Si2H6 및 Si3H8 중 적어도 어느 하나를 포함하는 Si 함유 원료가스를 이용하여 형성되는 플래시 메모리 소자의 제조 방법.And the first insulating film for spacers is formed using a Si-containing source gas containing at least one of SiH 4 , Si 2 H 6, and Si 3 H 8 . 제 8 항에 있어서,The method of claim 8, 상기 스페이서용 제1 절연막은 O2, N2O, O3, H2O 및 H2O2 중 적어도 어느 하나를 포함하는 반응가스를 이용하여 형성되는 플래시 메모리 소자의 제조 방법.The first insulating film for the spacer is a method of manufacturing a flash memory device using a reaction gas containing at least one of O 2 , N 2 O, O 3 , H 2 O and H 2 O 2 . 제 8 항에 있어서,The method of claim 8, 상기 스페이서용 제1 절연막은 1torr 내지 500torr의 압력 및 650℃ 내지 800℃의 온도의 공정 조건을 이용하여 형성되는 플래시 메모리 소자의 제조 방법.The first insulating film for the spacer is formed using a pressure of 1 tor to 500 tor and process conditions of a temperature of 650 ℃ to 800 ℃. 제 8 항에 있어서,The method of claim 8, 상기 스페이서용 제1 절연막이 형성되는 두께는 패턴 밀도가 높은 상기 반도체 기판의 셀 영역에 형성되는 두께가 상기 패턴 밀도가 낮은 상기 반도체 기판의 상기 주변회로 영역에 형성되는 두께의 0.3배 내지 0.7배로 형성되는 플래시 메모리 소자의 제조 방법.The thickness of the first insulating layer for the spacer is formed to be 0.3 times to 0.7 times the thickness formed in the cell region of the semiconductor substrate having the high pattern density in the peripheral circuit region of the semiconductor substrate having the low pattern density. Method of manufacturing a flash memory device. 제 8 항에 있어서,The method of claim 8, 상기 스페이서용 제2 절연막은 SiH4, Si2H6, Si3H8, DCS 및 TEOS 중 적어도 어느 하나를 포함하는 Si 함유 원료가스를 이용하여 형성되는 플래시 메모리 소자의 제조 방법.And the second insulating film for spacers is formed using a Si-containing raw material gas including at least one of SiH 4 , Si 2 H 6 , Si 3 H 8 , DCS, and TEOS. 제 8 항에 있어서,The method of claim 8, 상기 스페이서용 제2 절연막은 O2, N2O, O3, H2O 및 H2O2 중 적어도 어느 하나를 포함하는 반응가스를 이용하여 형성되는 플래시 메모리 소자의 제조 방법.And the second insulating film for spacers is formed using a reaction gas containing at least one of O 2 , N 2 O, O 3 , H 2 O, and H 2 O 2 . 제 8 항에 있어서,The method of claim 8, 상기 스페이서용 제2 절연막은 LP-CVD, PE-CVD 및 ALD 방식 중 적어도 어느 하나의 방식으로 형성되는 플래시 메모리 소자의 제조 방법.And the second insulating film for spacers is formed by at least one of LP-CVD, PE-CVD, and ALD methods. 제 8 항에 있어서,The method of claim 8, 상기 스페이서용 제2 절연막이 형성되는 두께는 패턴 밀도가 높은 상기 반도체 기판의 셀 영역에 형성되는 두께가 상기 패턴 밀도가 낮은 상기 반도체 기판의 상기 주변회로 영역에 형성되는 두께의 0.7배 내지 1배로 형성되는 플래시 메모리 소자의 제조 방법.The thickness of the second insulating layer for spacers is formed to be 0.7 times to 1 times the thickness formed in the cell region of the semiconductor substrate having the high pattern density in the peripheral circuit region of the semiconductor substrate having the low pattern density. Method of manufacturing a flash memory device. 제 7 항에 있어서,The method of claim 7, wherein 상기 접합 영역들은 상기 반도체 기판의 상기 주변회로 영역에 형성된 상기 게이트 라인 양측의 상기 반도체 기판에 제1 이온주입 공정을 실시하여 형성된 제1 접합 영역과, 상기 반도체 기판의 셀 영역에 형성된 상기 게이트 라인 양측의 상기 반도체 기판에 제2 이온주입 공정을 실시하여 형성된 제2 접합 영역을 포함하는 플래시 메모리 소자의 제조 방법.The junction regions may include a first junction region formed by performing a first ion implantation process on the semiconductor substrate on both sides of the gate line formed in the peripheral circuit region of the semiconductor substrate, and on both sides of the gate line formed in the cell region of the semiconductor substrate. And a second junction region formed by subjecting said semiconductor substrate to a second ion implantation process.
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