KR20120124349A - Semiconductor device and method of manufacturing the same - Google Patents

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Abstract

PURPOSE: A semiconductor device and a manufacturing method thereof are provided to simplify process while minimizing an interference phenomenon in which voltage of an adjacent gate line is changed by voltage applied to the gate line. CONSTITUTION: A gate line is formed on a semiconductor substrate(201). The gate line is formed into a lamination structure of a tunnel insulating layer(203), a silicon layer(205) for a floating gate, a dielectric film(207), and a silicon layer(209) for a control gate. The gate line comprises a source select line, a word line, and a drain select line. A junction area(213) is formed on the semiconductor substrate between gate lines. A protective film(215) is formed on the surface of the overall structure including the gate lines.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method of manufacturing the same}Semiconductor device and method of manufacturing the same {Semiconductor device and method of manufacturing the same}

본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 특히 게이트 라인을 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
TECHNICAL FIELD The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device including a gate line and a method for manufacturing the same.

반도체 소자는 수많은 트랜지스터에 의해 제조된다. 특히, 반도체 메모리 소자에서는 수많은 셀 트랜지스터가 조밀하고 규칙적인 배열로 형성되며, 메모리 종류에 따라 트랜지스터의 게이트 구조가 달라진다. 예를 들어, DRAM에서 셀 트랜지스터의 게이트는 게이트 산화막과 게이트용 도전막의 적층 구조로 형성되며, 플래시 메모리에서 셀 트랜지스터의 게이트는 터널 산화막, 플로팅 게이트, 유전체막 및 컨트롤 게이트의 적층 구조로 형성된다. 메모리 셀의 배열에 의해 종방향이나 열방향으로 트랜지스터들의 게이트들이 서로 연결되며, 이로써 종방향이나 열방향으로 게이트 라인들(또는 워드라인들)이 형성된다. Semiconductor devices are manufactured by numerous transistors. In particular, in a semiconductor memory device, many cell transistors are formed in a dense and regular array, and the gate structure of the transistor varies according to the type of memory. For example, in a DRAM, a gate of a cell transistor is formed of a stacked structure of a gate oxide film and a gate conductive film, and in a flash memory, a gate of a cell transistor is formed of a stacked structure of a tunnel oxide film, a floating gate, a dielectric film, and a control gate. The gates of the transistors are connected to each other in the longitudinal direction or the column direction by the arrangement of the memory cells, thereby forming gate lines (or word lines) in the longitudinal direction or the column direction.

게이트 라인들 사이는 절연막으로 채워지며, 서로 인접한 게이트 라인들과 게이트 라인들 사이에 형성된 절연막에 의해 기생 커패시터가 형성된다. 이로 인해, 게이트 라인으로 전압이 인가되면 기생 커패시터 구조와 커패시터 커플링 현상에 의해 인접한 게이트 라인의 전압이 변동되는 간섭 현상이 발생된다. 이러한 간섭 현상은 집적도 향상을 위해 게이트 라인들 사이의 간격이 좁아짐에 따라 보다 더 심하게 발생된다. The gate lines are filled with an insulating film, and parasitic capacitors are formed by the insulating layers formed between the gate lines and the gate lines adjacent to each other. For this reason, when a voltage is applied to the gate line, an interference phenomenon occurs in which the voltage of the adjacent gate line is changed by the parasitic capacitor structure and the capacitor coupling phenomenon. This interference phenomenon is more severe as the spacing between gate lines is narrowed to improve the degree of integration.

또한, 집적도를 높이기 위하여 게이트 라인의 폭이 좁아지기 때문에 게이트 라인의 저항이 증가한다. 이로 인해, 게이트 라인의 저항을 낮추기 위한 여러 방안이 제시되고 있으나, 공정의 난이도가 증가하고 재현성을 확보하기 어렵다는 단점이 있다.
In addition, since the width of the gate line is narrowed to increase the degree of integration, the resistance of the gate line increases. For this reason, various methods for reducing the resistance of the gate line have been proposed, but there are disadvantages in that the difficulty of the process increases and it is difficult to secure reproducibility.

본 발명의 실시예는 간섭 현상을 줄이고 게이트 라인의 저항을 줄일 수 있는 반도체 소자의 제조 방법을 제공한다.
Embodiments of the present invention provide a method of manufacturing a semiconductor device capable of reducing interference and reducing resistance of a gate line.

본 발명의 실시예에 따른 반도체 소자는 최상부층이 금속 실리사이드층으로 이루어지고 제1 간격으로 반도체 기판 상에 배열되는 제1 게이트 라인들과, 최상부층이 금속 실리사이드층으로 이루어지고 제1 간격보다 넓은 제2 간격으로 반도체 기판 상에 배열되는 제2 게이트 라인들과, 제1 게이트 라인들 사이의 반도체 기판 상에 형성되고 에어갭을 포함하는 제1 절연막과, 제2 게이트 라인들의 마주보는 측벽 상에 형성된 제2 절연막과, 제2 절연막의 측벽에 형성된 식각 정지막과, 제1 게이트 라인들 사이의 공간과 제2 게이트 라인들 사이의 공간이 채워지도록 전체 구조 상에 형성된 제3 절연막과, 제3 절연막 상부에 형성된 캡핑막, 및 캡핑막 및 제3 절연막을 관통하여 제2 게이트 라인들 사이의 반도체 기판에 형성된 접합 영역과 연결되는 콘택 플러그를 포함한다. A semiconductor device according to an embodiment of the present invention includes first gate lines having a top layer made of a metal silicide layer and arranged on a semiconductor substrate at a first interval, and a top layer made of a metal silicide layer and wider than the first gap. Second gate lines arranged on the semiconductor substrate at second intervals, a first insulating layer formed on the semiconductor substrate between the first gate lines and including an air gap, and on opposite sidewalls of the second gate lines; A second insulating film formed, an etch stop film formed on sidewalls of the second insulating film, a third insulating film formed on the entire structure to fill the space between the first gate lines and the space between the second gate lines, and a third A capping film formed on the insulating film, and a contact plug connected to the junction region formed in the semiconductor substrate between the second gate lines through the capping film and the third insulating film. .

금속 실리사이드층은 텅스텐 실리사이드층, 코발트 실리사이드층 및 니켈 실리사이드층 중 어느 하나로 이루어질 수 있다. The metal silicide layer may be formed of any one of a tungsten silicide layer, a cobalt silicide layer, and a nickel silicide layer.

식각 정지막과 콘택 플러그 사이에 형성되는 제4 절연막을 더 포함할 수 있다. The display device may further include a fourth insulating layer formed between the etch stop layer and the contact plug.

캡핑막이 질화막으로 이루어질 수 있다. The capping film may be formed of a nitride film.

제1 절연막이 제1 게이트 라인들보다 낮은 높이로 형성될 수 있다. The first insulating layer may be formed at a lower height than the first gate lines.

제3 절연막이 제1 및 제2 게이트 라인들의 금속 실리사이드층과 접촉할 수 있다. The third insulating layer may contact the metal silicide layer of the first and second gate lines.

본 발명의 실시예에 따른 반도체 소자의 제조 방법은 최상부층이 실리콘막으로 이루어진 게이트 라인들을 반도체 기판 상에 형성하는 단계와, 실리콘막이 노출되도록 게이트 라인들 사이에 반응 방지막을 형성하는 단계와, 실리콘막의 노출된 부분을 실리사이드층으로 형성하는 단계와, 반응 방지막을 제거하는 단계, 및 실리사이드층을 포함하는 게이트 라이들 사이에 절연막을 형성하는 단계를 포함한다. A method of manufacturing a semiconductor device according to an embodiment of the present invention comprises the steps of forming a gate line formed of a silicon film on the top layer on the semiconductor substrate, forming a reaction prevention film between the gate lines to expose the silicon film, and Forming an exposed portion of the film as a silicide layer, removing the reaction prevention film, and forming an insulating film between the gate lines including the silicide layer.

반응 방지막은 게이트 라인들 사이에서 게이트 라인들의 높이보다 낮은 높이로 형성될 수 있다. The reaction prevention layer may be formed at a height lower than the height of the gate lines between the gate lines.

반응 방지막은 보호막 및 반응 방지 절연막의 적층 구조로 형성되고, 실리사이드층을 형성하기 전에 반응 방지 절연막이 제거될 수 있다. The reaction prevention film is formed of a laminated structure of a protective film and a reaction prevention insulating film, and the reaction prevention insulating film may be removed before the silicide layer is formed.

반응 방지막을 형성하는 단계는, 게이트 라인들의 표면 및 반도체 기판의 표면에 보호막을 형성하는 단계와, 게이트 라인들 사이의 공간이 채워지도록 보호막을 포함하는 전체 구조 상에 반응 방지 절연막을 형성하는 단계, 및 보호막 및 반응 방지 절연막이 게이트 라인들 사이에만 잔류하도록 보호막 및 반응 방지 절연막을 식각하는 단계를 포함한다. Forming a reaction prevention film, forming a protective film on the surface of the gate lines and the surface of the semiconductor substrate, forming a reaction prevention insulating film on the entire structure including the protective film to fill the space between the gate lines, And etching the protective film and the reaction prevention insulating film so that the protective film and the reaction prevention insulating film remain only between the gate lines.

보호막은 산화막으로 형성될 수 있다. The protective film may be formed of an oxide film.

반응 방지 절연막은 SOC막 또는 포토레지스트로 형성될 수 있다. The reaction prevention insulating film may be formed of an SOC film or a photoresist.

보호막 및 반응 방지 절연막을 식각하는 단계는, 보호막 및 반응 방지 절연막이 게이트 라인들 사이에만 잔류하도록 화학적 기계적 연마 공정을 실시하는 단계, 및 보호막 및 반응 방지막이 게이트 라인들 사이에서 게이트 라인들의 높이보다 낮은 높이로 잔류되도록 에치백 공정으로 보호막 및 반응 방지막을 식각하는 단계를 포함한다. Etching the protective film and the anti-reflective insulating film may include performing a chemical mechanical polishing process so that the protective film and the anti-reactive insulating film remain only between the gate lines, and the protective and anti-reactive film are lower than the height of the gate lines between the gate lines. Etching the protective film and the reaction prevention film by an etch back process so as to remain at a height.

실리사이드층은 텅스텐 실리사이드층, 코발트 실리사이드층 및 니켈 실리사이드층 중 어느 하나로 형성될 수 있다. The silicide layer may be formed of any one of a tungsten silicide layer, a cobalt silicide layer, and a nickel silicide layer.

게이트 라인들은 소스 셀렉트 라인들, 워드라인들 및 드레인 셀렉트 라인들을 포함하고, 워드라인들의 사이, 소스 셀렉트 라인 및 이에 인접한 워드라인의 사이, 드레인 셀렉트 라인 및 이에 인접한 워드라인 사이의 절연막 내에 에어갭이 형성되고, 소스 셀렉트 라인들의 마주보는 측벽과 드레인 셀렉트 라인들의 마주보는 측벽에는 절연막이 스페이서의 형태로 형성될 수 있다. The gate lines include source select lines, word lines, and drain select lines, and an air gap is formed in the insulating film between the word lines, between the source select line and the adjacent word lines, and between the drain select line and the word lines adjacent thereto. The insulating layer may be formed on the opposite sidewalls of the source select lines and the opposite sidewalls of the drain select lines.

절연막을 형성한 후 절연막 상에 식각 정지막을 형성하는 단계, 식각 정지막 상에 층간 절연막을 형성하는 단계, 층간 절연막 및 식각 정지막을 식각하여 콘택홀을 형성하는 단계, 및 콘택홀 내에 콘택 플러그를 형성하는 단계를 더 포함할 수 있다. After forming the insulating film, forming an etch stop film on the insulating film, forming an interlayer insulating film on the etch stop film, etching the interlayer insulating film and the etch stop film to form a contact hole, and forming a contact plug in the contact hole. It may further comprise the step.

절연막은 PE-CVD법을 이용하여 USG막으로 형성될 수 있으며, USG막은 소스 가스로 SiH4 가스를 사용하고, 반응 가스로 N2O 가스를 사용하여 형성될 수 있다. SiH4 가스의 공급 유량을 350sccm 내지 550sccm으로 설정될 수 있다.
The insulating film can be formed into a USG film using PE-CVD, and the USG film can be formed using SiH 4 gas as the source gas and N 2 O gas as the reaction gas. The supply flow rate of SiH 4 gas may be set to 350 sccm to 550 sccm.

본 발명의 실시예는 공정을 단순화하면서 게이트 라인에 인가되는 전압에 의해 인접한 게이트 라인의 전압이 변동되는 간섭 현상을 최소화하고 게이트 라인의 저항을 줄일 수 있다. 또한, 게이트 라인을 질화막으로 안전하게 보호할 수 있다.
The embodiment of the present invention can simplify the process and minimize the interference phenomenon in which the voltage of the adjacent gate line is changed by the voltage applied to the gate line, and reduce the resistance of the gate line. In addition, the gate line can be protected with a nitride film.

도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2h는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 1A to 1G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
2A to 2H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory and are intended to provide further explanation of the invention as claimed.

도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 1A to 1G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 1a를 참조하면, 최상부층이 실리콘막(109)으로 이루어진 게이트 라인들(SSL, WL0~WLn, DSL)이 반도체 기판(101) 상에 형성된다. 보다 구체적으로 설명하면 다음과 같다. Referring to FIG. 1A, gate lines SSL, WL0 to WLn, and DSL having a top layer formed of a silicon film 109 are formed on a semiconductor substrate 101. More specifically, it is as follows.

NAND 플래시 메모리의 경우, 드레인 셀렉트 라인들(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인들(SSL)을 포함하는 게이트 라인들이 형성된다. 상기의 게이트 라인들은 셀 영역에 형성되며, 주변 회로 영역에는 고전압 트랜지스터 및 저전압 트랜지스터의 게이트 라인들(미도시)이 형성될 수 있다. 게이트 라인들을 형성하기 위해 다음의 공정들이 진행될 수 있다. In the case of a NAND flash memory, gate lines including drain select lines DSL, word lines WL0 to WLn, and source select lines SSL are formed. The gate lines may be formed in a cell region, and gate lines (not shown) of a high voltage transistor and a low voltage transistor may be formed in a peripheral circuit region. The following processes may proceed to form the gate lines.

먼저, 반도체 기판(101) 내에 웰(미도시)이 형성되고, 반도체 기판(101)의 전체 표면에 터널 절연막(103)이 형성된다. 이때, 주변 회로 영역에는 고전압 트랜지스터나 저전압 트랜지스터를 위한 게이트 절연막이 형성된다. 터널 절연막(103) 상에 제1 실리콘층(105)을 형성한다. 제1 실리콘층(105)은 비정질 실리콘층, 폴리실리콘층 또는 이들의 적층 구조로 형성될 수 있다. 또한, 제1 실리콘층(105)에는 3가 불순물이나 5가 불순물이 첨가될 될 수 있다. First, a well (not shown) is formed in the semiconductor substrate 101, and a tunnel insulating film 103 is formed on the entire surface of the semiconductor substrate 101. At this time, a gate insulating film for the high voltage transistor or the low voltage transistor is formed in the peripheral circuit region. The first silicon layer 105 is formed on the tunnel insulating film 103. The first silicon layer 105 may be formed of an amorphous silicon layer, a polysilicon layer, or a stacked structure thereof. In addition, trivalent impurities or pentavalent impurities may be added to the first silicon layer 105.

이어서, 소자 분리 영역을 정의하는 소자 분리 마스크를 식각 마스크로 사용하는 식각 공정으로 제1 실리콘층(105)을 식각한다. 이로써, 제1 실리콘층(105)은 평행한 다수의 실리콘 라인들로 패터닝된다. 계속해서, 터널 절연막(103) 및 반도체 기판(101)을 식각하여 소자 분리 영역에 평행한 라인 형태의 트렌치들(미도시)을 형성한다. 트렌치들이 채워지도록 절연막이 형성되고, 절연막이 트렌치들 상에만 잔류되도록 절연막이 식각된다. 이로써, 소자 분리막(미도시)이 형성된다. Subsequently, the first silicon layer 105 is etched by an etching process using an isolation mask defining an isolation region as an etching mask. As a result, the first silicon layer 105 is patterned into a plurality of parallel silicon lines. Subsequently, the tunnel insulating layer 103 and the semiconductor substrate 101 are etched to form trenches in a line shape parallel to the device isolation region. An insulating film is formed to fill the trenches, and the insulating film is etched so that the insulating film remains only on the trenches. As a result, an isolation layer (not shown) is formed.

전체 구조 상에 유전체막(107)이 형성된다. 유전체막(107)은 산화막/질화막/산화막의 적층 구조로 형성되며, 산화막이나 질화막이 이들보다 높은 유전상수값을 갖는 절연막으로 대체될 수 있다. 셀렉트 라인들(DSL, SSL)이 형성될 영역에서 유전체막(107)의 일부가 식각된다. 이로 인해, 셀렉트 라인들(DSL, SSL)이 형성될 영역에서 제1 실리콘층(105)의 일부가 노출된다. The dielectric film 107 is formed on the entire structure. The dielectric film 107 is formed in a stacked structure of an oxide film / nitride film / oxide film, and an oxide film or a nitride film can be replaced with an insulating film having a higher dielectric constant than these. A portion of the dielectric film 107 is etched in the region where the select lines DSL and SSL are to be formed. As a result, a part of the first silicon layer 105 is exposed in the region where the select lines DSL and SSL are to be formed.

유전체막(107) 상부에 제2 실리콘층(109) 및 하드 마스크막(111)이 형성된다. 제2 실리콘층(109)은 도프트 폴리실리콘층으로 형성하는 것이 바람직하다. 이어서, 제1 실리콘층(105)이 패터닝된 일방향과 교차하는 방향으로 하드 마스크막(111), 제2 실리콘층(109) 및 유전체막(107)을 패터닝한다. 이로써, 평행한 다수의 컨트롤 게이트들이 형성된다. 계속해서, 제1 실리콘층(105)을 식각한다. The second silicon layer 109 and the hard mask layer 111 are formed on the dielectric layer 107. The second silicon layer 109 is preferably formed of a doped polysilicon layer. Subsequently, the hard mask layer 111, the second silicon layer 109, and the dielectric layer 107 are patterned in a direction crossing the one direction in which the first silicon layer 105 is patterned. As a result, a plurality of parallel control gates are formed. Subsequently, the first silicon layer 105 is etched.

그 결과, 반도체 기판(101) 상에는 다수의 게이트 라인들(SSL, WL0~WLn, DSL)이 형성된다. 하드 마스크막(111)은 후속 공정에서 제거되므로 게이트 라인들의 일부가 될 수 없다. 따라서, 게이트 라인들(SSL, WL0~WLn, DSL)의 최상부층은 제2 실리콘층(109)이 된다. As a result, a plurality of gate lines SSL, WL0 to WLn, and DSL are formed on the semiconductor substrate 101. Since the hard mask layer 111 is removed in a subsequent process, the hard mask layer 111 may not be part of the gate lines. Therefore, the uppermost layer of the gate lines SSL, WL0 to WLn, and DSL becomes the second silicon layer 109.

한편, 유전체막(107)의 일부가 식각된 상태에서 제2 실리콘층(109)이 형성되기 때문에, 셀렉트 라인들(DSL, SSL)의 제1 실리콘층(105)과 제2 실리콘층(109)은 유전체막(107)의 식각된 부분을 통해서 서로 연결된다. On the other hand, since the second silicon layer 109 is formed when a portion of the dielectric film 107 is etched, the first silicon layer 105 and the second silicon layer 109 of the select lines DSL and SSL are formed. Are connected to each other through the etched portions of the dielectric film 107.

게이트 라인들(SSL, WL0~WLn, DSL) 사이의 반도체 기판(101)에는 이온주입 공정에 의해 접합 영역(113)이 형성된다. 접합 영역(113)은 5가 불순물을 주입하여 형성할 수 있다. The junction region 113 is formed in the semiconductor substrate 101 between the gate lines SSL, WL0 to WLn, and DSL by an ion implantation process. The junction region 113 may be formed by implanting pentavalent impurities.

상기에서, 셀렉트 라인들(DSL, SSL)은 워드라인들(WL0~WLn)보다 넓은 폭으로 형성되며, 셀렉트 라인들(DSL, SSL)의 간격은 워드라인들(WL0~WLn)의 간격보다 넓다. 여기서, 간격에 따라 워드라인들(WL0~WL)은 제1 간격으로 배열된 제1 게이트 라인 그룹으로 정의되고, 셀렉트 라인들(DSL, SSL)은 제1 간격보다 넓은 제2 간격으로 배열된 제2 게이트 라인 그룹으로 정의될 수 있다. 한쌍의 제1 게이트 라인 그룹들 사이에는 한쌍의 드레인 셀렉트 라인들(DSL)이나 소스 셀렉트 라인들(SSL)을 포함하는 제2 게이트 라인 그룹이 배치된다. In the above description, the select lines DSL and SSL are formed to have a wider width than the word lines WL0 to WLn, and the intervals of the select lines DSL and SSL are wider than the intervals of the word lines WL0 to WLn. . Here, the word lines WL0 to WL are defined as first gate line groups arranged at first intervals, and the select lines DSL and SSL are arranged at second intervals wider than the first interval. It can be defined as a group of two gate lines. A second gate line group including a pair of drain select lines DSL or source select lines SSL is disposed between the pair of first gate line groups.

도 1b를 참조하면, 게이트 라인들(SSL, WL0~WLn, DSL)을 포함한 전체 구조 상에 스페이서용 절연막을 형성한 후 에치백 공정을 실시한다. 이로서, 셀렉트 라인들(DSL, SSL)의 마주보는 측벽들에는 절연막 스페이서(115a)가 형성된다. 그리고, 셀렉트 라인(SSL 또는 DSL)과 워드라인(WL0 또는 WLn)의 사이와 워드라인들(WL0~WLn) 사이는 간격이 좁기 때문에 스페이서용 절연막(115b)이 잔류된다. 이로 인해, 셀렉트 라인(SSL 또는 DSL)과 워드 라인(WL0 또는 WLn)의 사이와 워드 라인들(WL0~WLn) 사이는 스페이서용 절연막(115b)으로 채워진다. Referring to FIG. 1B, an insulating film for a spacer is formed on the entire structure including the gate lines SSL, WL0 to WLn, and DSL, and then an etch back process is performed. As a result, the insulating layer spacer 115a is formed on the opposite sidewalls of the select lines DSL and SSL. Since the gap between the select line SSL or DSL and the word line WL0 or WLn and the word lines WL0 to WLn is narrow, the spacer insulating film 115b remains. As a result, between the select line SSL or DSL and the word line WL0 or WLn and between the word lines WL0 to WLn, the spacer insulating film 115b is filled.

한편, 셀렉트 라인(SSL 또는 DSL)과 워드 라인(WL0 또는 WLn)의 사이와 워드 라인들(WL0~WLn) 사이는 간격이 좁고, 절연막을 형성하는 과정에서 게이트 라인들(DSL, SSL, WL0~WLn)의 상부 모서리에 절연막의 오버행(overhang)이 형성되기 때문에, 셀렉트 라인(SSL 또는 DSL)과 워드 라인(WL0 또는 WLn)의 사이와 워드 라인들(WL0~WLn) 사이는 스페이서용 절연막(115b)으로 완전히 채워지지 않고 에어갭과 같은 에어갭(117)이 형성된다. 에어갭(117)이 형성됨에 따라 워드 라인들(WL0~WLn) 사이의 기생 커패시턴스 값이 낮아지기 때문에 워드 라인들(WL0~WLn) 사이의 간섭 현상을 최소화할 수 있다. Meanwhile, the gap between the select line SSL or DSL and the word line WL0 or WLn and the word lines WL0 to WLn is narrow, and the gate lines DSL, SSL, and WL0 to Since an overhang of the insulating film is formed at the upper edge of the WLn, the insulating film for spacers 115b is formed between the select line SSL or DSL and the word line WL0 or WLn and between the word lines WL0 to WLn. Air gap 117, such as an air gap, is not formed completely. As the air gap 117 is formed, the parasitic capacitance value between the word lines WL0 to WLn is lowered, thereby minimizing interference between the word lines WL0 to WLn.

스페이서용 절연막(115a, 115b)이 형성됨에 따라, 셀렉트 라인들(DSL, SSL) 사이의 접합 영역(113)의 일부가 노출되고, 셀렉트 라인(SSL 또는 DSL)과 워드 라인(WL0 또는 WLn)의 사이와 워드 라인들(WL0~WLn) 사이의 접합 영역은 스페이서용 절연막(115b)에 의해 덮힌다. As the insulating films 115a and 115b for the spacer are formed, a part of the junction region 113 between the select lines DSL and SSL is exposed to expose the select line SSL or DSL and the word line WL0 or WLn. The junction region between and the word lines WL0 to WLn is covered by the insulating film 115b for spacers.

도 1c를 참조하면, 스페이서용 절연막(115a, 115b)을 포함한 전체 구조 상에 제1 식각 정지막(119) 및 제1 층간 절연막(121)을 순차적으로 형성한다. 여기서, 제1 식각 정지막(119)은 질화막으로 형성할 수 있으며, 게이트 라인들(DSL, SSL, WL0~WLn)에 의한 단차가 유지될 수 있을 정도의 두께로 전체 구조의 표면에 형성된다. Referring to FIG. 1C, the first etch stop layer 119 and the first interlayer insulating layer 121 are sequentially formed on the entire structure including the spacer insulating layers 115a and 115b. Here, the first etch stop layer 119 may be formed of a nitride layer, and is formed on the surface of the entire structure to a thickness such that the level difference due to the gate lines DSL, SSL, and WL0 to WLn can be maintained.

도 1d를 참조하면, 게이트 라인들(SSL, WL0~WLn, DSL)의 최상부층인 실리콘층(109)의 상부 전체 표면과 측벽의 일부를 노출시키기 위하여, 제1 층간 절연막(121) 및 제1 식각 정지막(119) 게이트 라인들(SSL, WL0~WLn, DSL) 사이에만 잔류되도록 식각되고 하드 마스크막(111)이 제거된다. 특히, 게이트 라인들(SSL, WL0~WLn, DSL)의 최상부 실리콘층에 해당하는 컨트롤 게이트용 실리콘층(109)의 측벽이 노출되고 유전체막(107)은 노출되지 않도록 스페이서용 절연막(115a, 115b), 제1 층간 절연막(121 및 제1 식각 정지막(119)을 식각하는 것이 바람직하다. Referring to FIG. 1D, the first interlayer insulating layer 121 and the first interlayer 121 may be exposed to expose the entire upper surface and a part of the sidewall of the silicon layer 109, which is the top layer of the gate lines SSL, WL0 to WLn, and DSL. The etch stop layer 119 is etched so as to remain only between the gate lines SSL, WL0 to WLn, and DSL, and the hard mask layer 111 is removed. In particular, the sidewalls of the control gate silicon layer 109 corresponding to the uppermost silicon layer of the gate lines SSL, WL0 to WLn, and DSL are exposed, and the dielectric layer 107 is not exposed so that the insulating layers 115a and 115b for the spacer are exposed. ), The first interlayer insulating layer 121 and the first etching stop layer 119 are preferably etched.

게이트 라인들(SSL, WL0~WLn, DSL)이 형성된 영역과 형성되지 않은 영역에서 제1 층간 절연막(121)의 표면 높이가 달라질 수 있다. 이 때문에, 제1 층간 절연막(121)을 식각한 후 게이트 라인들(SSL, WL0~WLn, DSL) 사이에서 잔류하는 제1 절연막(121)이 잔류하는 높이가 달라질 수 있다. 따라서, 화학적 기계적 연마 공정과 에치백 공정을 병행하여 제1 층간 절연막(121) 및 제1 식각 정지막(119)을 식각하는 것이 바람직하다. 먼저, 게이트 라인들(SSL, WL0~WLn, DSL)의 하드 마스크막(111)이 노출될 때까지 화학적 기계적 연마 공정을 실시하면, 게이트 라인들(SSL, WL0~WLn, DSL) 사이에 잔류하는 제1 층간 절연막(121)의 높이를 균일하게 평탄화할 수 있다. 이어서, 에치백 공정으로 스페이서용 절연막(115a, 115b), 제1 층간 절연막(121)과 제1 식각 정지막(119)을 식각하면 게이트 라인들(SSL, WL0~WLn, DSL)의 최상부 실리콘층(109)의 측벽을 균일하게 노출시킬 수 있다. In the region where the gate lines SSL, WL0 to WLn, and DSL are formed, the surface height of the first interlayer insulating layer 121 may vary. For this reason, the height of the first insulating layer 121 remaining between the gate lines SSL, WL0 to WLn, and DSL after etching the first interlayer insulating layer 121 may vary. Therefore, it is preferable to etch the first interlayer insulating layer 121 and the first etch stop layer 119 in parallel with the chemical mechanical polishing process and the etch back process. First, when the chemical mechanical polishing process is performed until the hard mask layer 111 of the gate lines SSL, WL0 to WLn, and DSL is exposed, remaining between the gate lines SSL, WL0 to WLn, and DSL is performed. The height of the first interlayer insulating layer 121 may be uniformly flattened. Subsequently, when the spacer insulating layers 115a and 115b, the first interlayer insulating layer 121, and the first etch stop layer 119 are etched by the etch back process, the uppermost silicon layers of the gate lines SSL, WL0 to WLn, and DSL are etched. The side wall of 109 can be exposed uniformly.

이로써, 게이트 라인들(SSL, WL0~WLn, DSL) 사이에 스페이서용 절연막(115a, 115b), 제1 층간 절연막(121) 및 제1 식각 정지막(119)이 게이트 라인들(SSL, WL0~WLn, DSL)보다 낮은 높이로 잔류된다. As a result, the spacer insulating films 115a and 115b, the first interlayer insulating layer 121, and the first etch stop layer 119 are disposed between the gate lines SSL, WL0 to WLn, and DSL. WLn, DSL).

한편, 워드라인들(WL0~WLn) 사이의 스페이서용 절연막(115b)이 에치백 공정에 의해 식각됨에 따라, 스페이서용 절연막(115b) 내에 형성된 에어갭(117)이 노출될 수 있다. Meanwhile, as the spacer insulating film 115b between the word lines WL0 to WLn is etched by the etch back process, the air gap 117 formed in the spacer insulating film 115b may be exposed.

도 1e를 참조하면, 실리사이드 공정을 실시하여 컨트롤 게이트용 실리콘층(109)의 노출된 부분을 실리사이드층(123)으로 형성한다. 구체적으로 예를 들어 설명하면, 컨트롤 게이트용 실리콘층(109)의 노출된 부분이 감싸지도록 전체 구조 상에 금속 물질(예, 텅스텐, 코발트 또는 니켈)을 증착하여 금속층을 형성한다. 이어서, 열처리를 실시하면, 금속층과 접촉하는 실리콘층(109)의 실리콘과 금속층의 금속이 반응하여 금속 실리사이드층(123)이 형성된다. 금속층이 텅스텐으로 형성된 경우 텅스텐 실리사이드층이 형성되고, 금속층이 코발트로 형성된 경우 코발트 실리사이드층이 형성되고, 금속층이 니켈로 형성된 경우 니켈 실리사이드층이 형성된다. 계속해서, 실리콘층(109)과 반응하지 않고 잔류하는 금속층을 제거한다. Referring to FIG. 1E, an exposed portion of the silicon layer 109 for the control gate is formed as the silicide layer 123 by performing a silicide process. Specifically, for example, a metal material (eg, tungsten, cobalt or nickel) is deposited on the entire structure so that the exposed portion of the control gate silicon layer 109 is wrapped to form a metal layer. Subsequently, when heat treatment is performed, the metal of the silicon layer 109 in contact with the metal layer and the metal of the metal layer react to form the metal silicide layer 123. A tungsten silicide layer is formed when the metal layer is formed of tungsten, a cobalt silicide layer is formed when the metal layer is formed of cobalt, and a nickel silicide layer is formed when the metal layer is formed of nickel. Subsequently, the metal layer remaining without reacting with the silicon layer 109 is removed.

스페이서용 절연막(115a, 115b), 제1 식각 정지막(119) 및 제1 층간 절연막(121)에 의해 실리콘층(109)의 상부만이 노출된 상태에서 실리사이드층(123)이 형성되기 때문에, 실리사이드층(123)은 게이트 라인들(SSL, WL0~WLn, DSL)의 상부에만 자동 정렬되어 형성된다. Since the silicide layer 123 is formed with only the upper portion of the silicon layer 109 exposed by the spacer insulating films 115a and 115b, the first etch stop film 119, and the first interlayer insulating film 121, The silicide layer 123 is formed to be automatically aligned only on the gate lines SSL, WL0 to WLn, and DSL.

도 1f를 참조하면, 실리사이드층(123)을 포함한 전체 구조 상에 제2 층간 절연막(125), 캡핑막(127) 및 제3 층간 절연막(129)을 순차적으로 형성한다. 제2 층간 절연막(125)을 형성할 때 노출된 에어갭(117)의 입구가 제2 층간 절연막(125)의 오버행에 의해 다시 막히면서 에어갭(117)이 유지된다. Referring to FIG. 1F, the second interlayer insulating layer 125, the capping layer 127, and the third interlayer insulating layer 129 are sequentially formed on the entire structure including the silicide layer 123. When forming the second interlayer insulating layer 125, the inlet of the exposed air gap 117 is again blocked by the overhang of the second interlayer insulating layer 125 to maintain the air gap 117.

상기에서, 캡핑막(127)은 후속 공정에서 발생되는 수소 이온과 같은 모바일 이온이 게이트 라인들(SSL, WL0~WLn, DSL)로 침투하는 것을 방지하기 위한 기능을 수행하기 위해 형성된다. 또한, 캡핑막(127)은 제2 식각 정지막의 기능을 수행할 수도 있다. 이러한 캡핑막(127)은 절연막들(121, 125, 129)과 다른 물질로 형성될 수 있으며, 구체적으로 질화막으로 형성될 수 있다.In the above, the capping layer 127 is formed in order to prevent mobile ions such as hydrogen ions generated in a subsequent process from penetrating into the gate lines SSL, WL0 to WLn, and DSL. In addition, the capping layer 127 may also function as a second etch stop layer. The capping layer 127 may be formed of a material different from those of the insulating layers 121, 125, and 129, and specifically, may be formed of a nitride layer.

한편, 제2 층간 절연막(125)은 금속 실리사이드층(123)이 노출된 상태에서 금속 실리사이드층(123)을 포함한 전체 구조 상부에 형성되므로, 제2 층간 절연막(125)과 금속 실리사이드층(123)이 직접 접촉한다. 즉, 금속 실리사이드층(123)과 제2 층간 절연막(125) 사이에는 하드 마스크나 다른 막이 존재하지 않는다.Meanwhile, since the second interlayer insulating layer 125 is formed on the entire structure including the metal silicide layer 123 while the metal silicide layer 123 is exposed, the second interlayer insulating layer 125 and the metal silicide layer 123 are formed. This is in direct contact. That is, no hard mask or other film exists between the metal silicide layer 123 and the second interlayer insulating layer 125.

그리고, 금속 실리사이드층(123)이 노출된 상태에서 제2 층간 절연막(125)이 형성된 후 캡핑막(127)이 형성됨에 따라, 후속 공정에서 발생되는 수소 이온과 같은 모바일 이온이 게이트 라인들(SSL, WL0~WLn, DSL)로 침투되는 것을 캡핑막(127)으로 방지할 수 있다.In addition, as the capping layer 127 is formed after the second interlayer insulating layer 125 is formed while the metal silicide layer 123 is exposed, mobile ions such as hydrogen ions generated in a subsequent process are transferred to the gate lines SSL. , WL0 to WLn, and DSL can be prevented by the capping layer 127.

도 1g를 참조하면, 셀렉트 라인들(SSL, DSL) 사이의 접합 영역(113)이 노출되도록, 제3 층간 절연막(129), 제2 식각 정지막(127), 제2 층간 절연막(125), 제1 층간 절연막(121) 및 제1 식각 정지막(119)을 순차적으로 식각하여 콘택홀을 형성한다. 이어서, 콘택홀 내부를 전도성 물질로 채워서 콘택 플러그(131)를 형성한다. Referring to FIG. 1G, the third interlayered insulating layer 129, the second etch stop layer 127, the second interlayered insulating layer 125, and the junction region 113 between the select lines SSL and DSL are exposed. The first interlayer insulating layer 121 and the first etch stop layer 119 are sequentially etched to form contact holes. Subsequently, the contact plug 131 is formed by filling the contact hole with a conductive material.

상기의 실시예에 따라 형성된 반도체 소자를 구조적 측면에서 살펴보면, 제1 게이트 라인 그룹에 포함된 제1 게이트 라인들(WL0~WLn)은 최상부층이 금속 실리사이드층(123)으로 이루어지고 반도체 기판(101) 상에 제1 간격으로 배열된다. 제2 게이트 라인 그룹에 포함된 제2 게이트 라인들(DSL 또는 SSL)은 최상부층이 금속 실리사이드층(123)으로 이루어지고 제1 간격보다 넓은 제2 간격으로 반도체 기판(101) 상에 배열된다.Looking at the structure of the semiconductor device formed according to the above embodiment, the first gate line (WL0 ~ WLn) included in the first gate line group of the uppermost layer is made of a metal silicide layer 123 and the semiconductor substrate 101 ) At a first interval. The second gate lines DSL or SSL included in the second gate line group may be arranged on the semiconductor substrate 101 at a second interval at which the uppermost layer is made of the metal silicide layer 123 and is wider than the first interval.

제1 게이트 라인들(WL0~WLn) 사이의 반도체 기판(101) 상에는 에어갭(117)을 포함하는 제1 절연막(115b)이 형성된다. 제2 게이트 라인들(DSL 또는 SSL)의 마주보는 측벽 상에는 제2 절연막(115a)이 형성되고, 제2 절연막(115a)의 측벽에는 식각 정지막(119)이 형성된다. The first insulating layer 115b including the air gap 117 is formed on the semiconductor substrate 101 between the first gate lines WL0 to WLn. The second insulating layer 115a is formed on the sidewalls facing the second gate lines DSL or SSL, and the etch stop layer 119 is formed on the sidewall of the second insulating layer 115a.

제1 게이트 라인들(WL0~WLn) 사이의 공간과 제2 게이트 라인들(DLS, SSL) 사이의 공간이 채워지도록 전체 구조 상에 제3 절연막(125)이 형성되고, 제3 절연막(125) 상부에 캡핑막(127)이 형성된다. 캡핑막(127)은 질화막으로 형성될 수 있으며, 제1 및 제2 게이트 라인들(SSL, WL0~WLn, SSL)의 전체 상부에 형성된다.The third insulating layer 125 is formed on the entire structure to fill the space between the first gate lines WL0 to WLn and the space between the second gate lines DLS and SSL, and the third insulating layer 125. The capping layer 127 is formed on the upper portion. The capping layer 127 may be formed of a nitride layer, and may be formed on the entire upper portion of the first and second gate lines SSL, WL0 to WLn, and SSL.

제2 게이트 라인들(DSL, SSL) 사이의 반도체 기판(101)에 형성된 접합 영역과 캡핑막(127) 및 제3 절연막(125)을 관통하여 연결되는 콘택 플러그(131)이 형성된다. 식각 정지막(119)과 콘택 플러그(121) 사이에는 제4 절연막(121)이 더 형성될 수 있다.A contact plug 131 is formed through the junction region formed in the semiconductor substrate 101 between the second gate lines DSL and SSL, and the capping layer 127 and the third insulating layer 125. A fourth insulating layer 121 may be further formed between the etch stop layer 119 and the contact plug 121.

제1 및 제2 게이트 라인들(SSL, WL0~WLn, SSL)의 최상부층은 금속 실리사이드층(123)으로 이루어지며, 금속 실리사이드층(123) 상에는 하드 마스크가 존재하지 않기 때문에 금속 실리사이드층(123)이 제2 절연막(125)과 접촉한다.The top layer of the first and second gate lines SSL, WL0 to WLn, SSL is formed of the metal silicide layer 123, and since the hard mask does not exist on the metal silicide layer 123, the metal silicide layer 123 is formed. ) Contacts the second insulating film 125.

상기의 제조 방법과 구조를 통해, 게이트 라인들(SSL, WL0~WLn, DSL)의 폭이 좁아지더라도 저항이 낮은 실리사이드층(123)을 형성함으로써 게이트 라인들(SSL, WL0~WLn, DSL)의 저항을 낮출 수 있다. 또한, 제2 층간 절연막(125)을 형성할 때 워드라인들(WL0~WLn) 사이에 에어갭(117)을 잔류시킬 수 있으므로, 워드라인들(WL0~WLn) 사이의 기생 커패시턴스를 낮추어 워드라인들(WL0~WLn) 사이의 간섭 현상을 최소화할 수 있다. Through the above-described manufacturing method and structure, the silicide layer 123 having a low resistance is formed even if the widths of the gate lines SSL, WL0 to WLn, and DSL become narrow, thereby forming the gate lines SSL, WL0 to WLn, and DSL. Can lower the resistance. In addition, since the air gap 117 may be left between the word lines WL0 to WLn when the second interlayer insulating layer 125 is formed, the parasitic capacitance between the word lines WL0 to WLn may be lowered to reduce the word line. Interference between the nodes WL0 to WLn can be minimized.

이와 다른 방법으로 간섭 현상을 최소화하고 게이트 라인들의 저항을 낮출 수 있는 본 발명의 다른 실시예를 설명하면 다음과 같다. Another embodiment of the present invention to minimize the interference phenomenon and lower the resistance of the gate lines is described as follows.

도 2a 내지 도 2h는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 2A to 2H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention.

도 2a를 참조하면, 최상부층이 실리콘막(209)으로 이루어진 게이트 라인들(SSL, WL0~WLn, DSL)이 반도체 기판(201) 상에 형성된다. 그리고, 게이트 라인들(SSL, WL0~WLn, DSL) 사이의 반도체 기판(201)에는 접합 영역(213)을 형성한다. Referring to FIG. 2A, gate lines SSL, WL0 to WLn, and DSL having the uppermost layer formed of the silicon film 209 are formed on the semiconductor substrate 201. The junction region 213 is formed in the semiconductor substrate 201 between the gate lines SSL, WL0 to WLn, and DSL.

NAND 플래시 메모리의 경우, 게이트 라인들(SSL, WL0~WLn, DSL)은 소스 셀렉트 라인(SSL), 워드라인들(WL0~WLn) 및 드레인 셀렉트 라인(DSL)을 포함하며, 터널 절연막(203), 플로팅 게이트용 실리콘층(205), 유전체막(207) 및 컨트롤 게이트용 실리콘층(209)의 적층 구조로 형성될 수 있다. 게이트 라인들(SSL, WL0~WLn, DSL)의 상부에는 하드 마스크막(211)이 형성되며, 하드 마스크막(211)은은 산화막으로 형성할 수 있다. 이러한 게이트 라인들(SSL, WL0~WLn, DSL) 및 접합 영역(213)은 도 1a에서 설명한 방법과 동일한 방법으로 형성될 수 있다. In the case of a NAND flash memory, the gate lines SSL, WL0 to WLn, and DSL include a source select line SSL, word lines WL0 to WLn, and a drain select line DSL, and the tunnel insulating layer 203 The silicon layer 205 for the floating gate, the dielectric film 207 and the silicon layer 209 for the control gate may be formed in a stacked structure. The hard mask layer 211 may be formed on the gate lines SSL, WL0 to WLn, and DSL, and the hard mask layer 211 may be formed of an oxide layer. The gate lines SSL, WL0 to WLn, and DSL and the junction region 213 may be formed by the same method as described with reference to FIG. 1A.

이어서, 실리사이드 공정에서 금속층이 게이트 라인들(SSL, WL0~WLn, DSL)의 최상부 실리콘층에 해당하는 컨트롤 게이트용 실리콘층(209)과 반응하고, 나머지 실리콘 구조물(예, 플로팅 게이트용 실리콘층, 반도체 기판 등등)과 반응하는 것을 방지하기 위한 반응 방지막을 게이트 라인들(SSL, WL0~WLn, DSL) 사이에 형성한다. 보다 구체적으로 예를 들어 설명하면 다음과 같다. Subsequently, in the silicide process, the metal layer reacts with the control gate silicon layer 209 corresponding to the top silicon layer of the gate lines SSL, WL0 to WLn, and DSL, and the remaining silicon structure (eg, the silicon layer for the floating gate, A reaction prevention film is formed between the gate lines SSL, WL0 to WLn, and DSL to prevent reaction with the semiconductor substrate. In more detail, an example is as follows.

도 2b를 참조하면, 게이트 라인들(SSL, WL0~WLn, DSL)을 포함한 전체 구조의 표면에 보호막(215)을 형성한다. 보호막(215)은 산화막을 CVD 방식으로 증착하여 형성할 수 있다. 이어서, 게이트 라인들(SSL, WL0~WLn, DSL)사이의 공간이 채워지도록 보호막(215)을 포함한 전체 구조 상에 반응 방지 절연막(217)을 형성한다. 반응 방지 절연막(217)은 유동성이 좋은 절연막이나 SOC(Spin On Carbon)막이나 포토레지스터로 형성할 수 있다. 반응 방지 절연막(217)은 유동성이 좋은 물질로 형성되기 때문에, 게이트 라인들(SSL, WL0~WLn, DSL) 사이는 반응 방지 절연막(217)으로 완전히 채워지며 에어갭은 형성되지 않는다. Referring to FIG. 2B, the passivation layer 215 is formed on the surface of the entire structure including the gate lines SSL, WL0 to WLn, and DSL. The protective film 215 may be formed by depositing an oxide film by CVD. Subsequently, the reaction prevention insulating film 217 is formed on the entire structure including the passivation layer 215 to fill the space between the gate lines SSL, WL0 to WLn, and DSL. The reaction prevention insulating film 217 may be formed of an insulating film having good fluidity, a spin on carbon (SOC) film, or a photoresist. Since the reaction prevention insulating film 217 is formed of a material having good fluidity, the gate lines SSL, WL0 to WLn, and DSL are completely filled with the reaction preventing insulating film 217, and no air gap is formed.

보호막(215)과 반응 방지 절연막(217)은 반응 방지막을 위해 형성된다. 여기서, 보호막(215)은 반응 방지 절연막(217)에 포함된 불순물이 게이트 라인들(SSL, WL0~WLn, DSL)의 내부로 침투하는 것을 방지하기 위하여 형성된다. 하지만, 반응 방지막(217)의 물질에 따라 보호막(215)은 생략될 수 있다. The protective film 215 and the reaction prevention insulating film 217 are formed for the reaction prevention film. Here, the passivation layer 215 is formed to prevent impurities contained in the reaction prevention insulating layer 217 from penetrating into the gate lines SSL, WL0 to WLn, and DSL. However, the protective film 215 may be omitted depending on the material of the reaction prevention film 217.

도 2c를 참조하면, 게이트 라인들(SSL, WL0~WLn, DSL) 상부의 하드 마스크막(211)이 제거되고 컨트롤 게이트용 실리콘층(209)이 노출될 때까지 화학적 기계적 연마 공정을 실시한다. 이로써, 보호막(215)과 반응 방지 절연막(217)은 게이트 라인들(SSL, WL0~WLn, DSL) 사이에만 잔류된다. 화학적 기계적 연마 공정에 의해 전체 구조의 상부 표면은 평탄해지고, 게이트 라인들(SSL, WL0~WLn, DSL) 사이에서 잔류하는 반응 방지 절연막(217)의 높이가 균일해진다. Referring to FIG. 2C, a chemical mechanical polishing process is performed until the hard mask layer 211 on the gate lines SSL, WL0 to WLn, and DSL is removed and the control gate silicon layer 209 is exposed. As a result, the passivation layer 215 and the reaction prevention insulating layer 217 remain only between the gate lines SSL, WL0 to WLn, and DSL. By the chemical mechanical polishing process, the upper surface of the entire structure becomes flat, and the height of the reaction prevention insulating film 217 remaining between the gate lines SSL, WL0 to WLn, and DSL becomes uniform.

도 2d를 참조하면, 게이트 라인들(SSL, WL0~WLn, DSL)의 최상부 실리콘층(209)의 측벽을 노출시키기 위하여 에치백 공정으로 보호막(215) 및 반응 방지 절연막(217)을 식각한다. 보호막(215) 및 반응 방지 절연막(217)은 실리콘층(209)의 측벽 전체가 노출되도록 식각되는 것이 바람직하다. 하지만, 유전체막(207)의 측벽이 노출되면서 함께 식각될 수 있으므로 실리콘층(209)의 상부 측벽만 노출되도록 보호막(215) 및 반응 방지 절연막(217)이 식각될 수도 있다. 한편, 에치백 공정은 보호막(215)과 반응 방지 절연막(217)을 동일한 비율로 식각할 수 있는 식각제를 사용하여 실시하는 것이 바람직하다. Referring to FIG. 2D, the protective layer 215 and the reaction prevention insulating layer 217 are etched by an etch back process to expose sidewalls of the uppermost silicon layer 209 of the gate lines SSL, WL0 to WLn, and DSL. The passivation layer 215 and the reaction prevention insulating layer 217 may be etched to expose the entire sidewall of the silicon layer 209. However, since the sidewalls of the dielectric layer 207 may be exposed and etched together, the passivation layer 215 and the reaction prevention insulating layer 217 may be etched to expose only the upper sidewalls of the silicon layer 209. On the other hand, the etch back process is preferably performed using an etchant that can etch the protective film 215 and the reaction prevention insulating film 217 in the same ratio.

반응 방지 절연막(217)이 균일한 높이를 유지하고 있는 상태에서 에치백 공정이 실시되기 때문에 반응 방지 절연막(217)의 식각 두께도 균일해진다. 이로 인해, 게이트 라인들(SSL, WL0~WLn, DSL)의 최상부 실리콘층(209)의 측벽도 균일하게 노출된다. Since the etch back process is performed while the reaction prevention insulating film 217 maintains the uniform height, the etching thickness of the reaction prevention insulating film 217 also becomes uniform. As a result, sidewalls of the uppermost silicon layer 209 of the gate lines SSL, WL0 to WLn, and DSL are also uniformly exposed.

상기의 방법에 의해 보호막(215) 및 반응 방지 절연막(217)을 포함하는 반응 방지막이 게이트 라인들(SSL, WL0~WLn, DSL) 사이에서 게이트 라인들(SSL, WL0~WLn, DSL)보다 낮은 높이로 형성된다. By the above method, the reaction prevention film including the passivation film 215 and the reaction prevention insulating film 217 is lower than the gate lines SSL, WL0 to WLn, DSL between the gate lines SSL, WL0 to WLn, DSL. It is formed to a height.

에치백 공정이 실시된 후에는 세정 공정이 실시되는데, 에어갭이 없는 상태에서 세정 공정이 실시되므로 식각 부산물을 완전하게 제거할 수 있으며, 식각 부산물이 에어갭 내에 잔류되는 문제점을 해결 할 수 있다. After the etch back process is performed, the cleaning process is performed. Since the cleaning process is performed in the absence of an air gap, the etching by-products can be completely removed, and the problem of etching by-products remaining in the air gap can be solved.

도 2e를 참조하면, 실리사이드 공정을 실시하여 컨트롤 게이트용 실리콘층(209)의 노출된 부분을 실리사이드층(219)으로 형성한다. 실리사이드층(219)은 텅스텐 실리사이드층, 코발트 실리사이드층 및 니켈 실리사이드층 중 어느 하나로 형성하는 것이 바람직하며, 도 1e에서 설명한 방법과 동일한 방법으로 형성될 수 있다. Referring to FIG. 2E, an exposed portion of the silicon layer 209 for the control gate is formed as the silicide layer 219 by performing a silicide process. The silicide layer 219 may be formed of any one of a tungsten silicide layer, a cobalt silicide layer, and a nickel silicide layer, and may be formed by the same method as described with reference to FIG. 1E.

반응 방지막(215, 217)에 의해 실리콘층(209)의 상부만 노출된 상태에서 실리사이드층(219)이 형성되기 때문에, 실리사이드층(219)은 게이트 라인들(SSL, WL0~WLn, DSL)의 상부에만 자동 정렬되어 형성된다. Since the silicide layer 219 is formed in the state where only the upper portion of the silicon layer 209 is exposed by the reaction preventing films 215 and 217, the silicide layer 219 is formed of the gate lines SSL, WL0 to WLn, and DSL. It is automatically aligned and formed only at the top.

게이트 라인들(SSL, WL0~WLn, DSL) 사이의 반응 방지막(215, 217)에 에어갭이 형성되지 않은 상태에서 실리사이드층(219)이 형성되기 때문에, 실리사이드층(219) 형성 후 금속층 제거 시 금속층의 일부가 에어갭 내에 잔류되는 문제를 해결할 수 있다. Since the silicide layer 219 is formed without the air gap formed in the reaction prevention layers 215 and 217 between the gate lines SSL, WL0 to WLn, and DSL, the metal layer is removed after the silicide layer 219 is formed. It is possible to solve the problem that a part of the metal layer remains in the air gap.

도 2f를 참조하면, 반응 방지 절연막(217)을 제거한다. 한편, 도 2e에서 반응 방지막(215, 217) 중 반응 방지 절연막(217)을 먼저 제거하고 보호막(215)만을 잔류시킨 상태에서 실리사이드 공정을 실시하여 실리사이드층(219)을 형성할 수도 있다. Referring to FIG. 2F, the reaction prevention insulating film 217 is removed. Meanwhile, in FIG. 2E, the silicide layer 219 may be formed by performing a silicide process in a state in which the reaction prevention insulating film 217 is first removed from the reaction prevention films 215 and 217 and only the protective film 215 remains.

보호막(215)은 반응 방지 절연막(217)이 제거될 때 게이트 라인들(SSL, WL0~WLn, DSL)의 측벽을 보호한다. 또한, 보호막(215)은 후속 공정에서 형성되는 층간 절연막에 포함된 불순물이 게이트 라인들(SSL, WL0~WLn, DSL)에 침투하는 것을 방지하기 위하여 잔류될 수 있다. The passivation layer 215 protects sidewalls of the gate lines SSL, WL0 to WLn, and DSL when the reaction prevention insulating layer 217 is removed. In addition, the passivation layer 215 may be left to prevent impurities contained in the interlayer insulating layer formed in a subsequent process from penetrating into the gate lines SSL, WL0 to WLn, and DSL.

이어서, 스페이서용 절연막(221)을 형성한 후 에치백 공정을 실시한다. 이로써, 셀렉트 라인들(DSL, SSL)의 마주보는 측벽들에는 절연막 스페이서가 형성된다. 그리고, 셀렉트 라인(SSL 또는 DSL)과 워드라인(WL0 또는 WLn)의 사이와 워드라인들(WL0~WLn) 사이는 간격이 좁기 때문에 셀렉트 라인(SSL 또는 DSL)과 워드 라인(WL0 또는 WLn)의 사이와 워드 라인들(WL0~WLn) 사이는 스페이서용 절연막(221)으로 채워진다. 따라서, 셀렉트 라인들(DSL, SSL) 사이의 접합 영역(213)은 일부가 노출되고, 워드라인들(WL0~WLn) 사이의 접합 영역은 스페이서용 절연막(221)에 의해 완전히 덮힌다. Next, after forming the spacer insulating film 221, an etch back process is performed. As a result, insulating film spacers are formed on opposite sidewalls of the select lines DSL and SSL. Since the gap between the select line SSL or DSL and the word line WL0 or WLn and the word lines WL0 to WLn is narrow, the select line SSL or DSL and the word line WL0 or WLn And the word lines WL0 to WLn are filled with an insulating film 221 for the spacer. Therefore, a portion of the junction region 213 between the select lines DSL and SSL is exposed, and the junction region between the word lines WL0 to WLn is completely covered by the insulating film 221 for the spacer.

스페이서용 절연막(221)은 PE-CVD법을 이용하여 USG(Undoped Silicate Glass)막으로 형성하는 것이 바람직하다. USG막은 SiH4 가스를 소스 가스로 사용하고 N2O 가스를 반응 가스로 사용하고 질소 가스를 운송 가스로 사용하여 형성할 수 있다. USG막은 350℃ 내지 450℃의 온도에서 800W 내지 1200W의 RF 파워를 인가하여 형성할 수 있다. 특히, USG막은 SiH4 가스의 유량에 따라 게이트 라인들(SSL, WL0~WLn, DSL)의 평면에 증착되는 양과 측벽에 증착되는 양이 달라진다. 예로써, 350sccm의 SiH4 가스를 기준으로 더 많은 양(예, 350sccm 내지 550sccm)의 SiH4 가스가 공급되면 수직면보다 수평면에서 USG막이 더 두껍게 증착되기 때문에 게이트 라인들(SSL, WL0~WLn, DSL)의 상부 모서리에서 오버행이 발생되는 정도가 증가한다. 따라서, SiH4 가스의 공급량을 증가시키면 워드라인들(WL0~WLn) 사이의 공간이 완전히 채워지지 않고 에어갭이 발생되도록 스페이서용 절연막(221)을 형성할 수 있다. The spacer insulating film 221 is preferably formed of a USG (Undoped Silicate Glass) film using PE-CVD. The USG film can be formed using SiH 4 gas as the source gas, N 2 O gas as the reaction gas, and nitrogen gas as the transport gas. The USG film may be formed by applying an RF power of 800W to 1200W at a temperature of 350 ° C to 450 ° C. In particular, the amount of USG film deposited on the plane of the gate lines SSL, WL0 to WLn, and DSL varies according to the flow rate of SiH 4 gas. For example, if a larger amount of SiH 4 gas (eg, 350 sccm to 550 sccm) is supplied based on 350 sccm of SiH 4 gas, the USG film is deposited thicker in the horizontal plane than in the vertical plane, so that the gate lines SSL, WL0 to WLn, DSL The degree of overhang in the upper corners of the c) increases. Therefore, when the supply amount of SiH 4 gas is increased, the spacer insulating layer 221 may be formed such that the air gap is generated without filling the space between the word lines WL0 to WLn completely.

이렇게, 절연막(221)을 형성하기 위한 소오스 가스의 유량을 조절하면 게이트 라인들(SSL, WL0~WLn, DSL)의 상부 모서리에서 증착되는 절연막의 양을 조절할 수 있으며, 상부 모서리에서 오버행의 두께가 달라진다. 절연막(221)의 오버행을 증가시키면 워드라인들(WL0~WLn) 사이가 절연막(221)으로 채워지기 전에 서로 인접한 워드라인들의 모서리에서 절연막(221)이 맞닿으면서 워드라인들(WL0~WLn) 사이가 절연막(219)에 의해 완전히 채워지지 않고 에어갭(221A)이 균일하게 형성된다. In this way, by adjusting the flow rate of the source gas for forming the insulating film 221, it is possible to adjust the amount of the insulating film deposited at the upper edge of the gate lines (SSL, WL0 ~ WLn, DSL), the thickness of the overhang at the upper edge Different. Increasing the overhang of the insulating film 221 causes the insulating film 221 to contact the corners of the word lines adjacent to each other before the word lines WL0 to WLn are filled with the insulating film 221. The air gap 221A is formed uniformly without being completely filled by the insulating film 219.

도 2g를 참조하면, 스페이서용 절연막(221)을 포함한 전체 구조 상에 식각 정지막(223)을 형성한다. 식각 정지막(223)은 질화막으로 형성할 수 있다. 식각 정지막(223) 상에는 층간 절연막(225)이 형성된다. Referring to FIG. 2G, the etch stop layer 223 is formed on the entire structure including the spacer insulating layer 221. The etch stop layer 223 may be formed of a nitride layer. An interlayer insulating layer 225 is formed on the etch stop layer 223.

도 2h를 참조하면, 셀렉트 라인들(SSL, DSL) 사이의 접합 영역(213)이 노출되도록, 층간 절연막(225) 및 식각 정지막(223)을 순차적으로 식각하여 콘택홀을 형성한다. 이어서, 콘택홀 내부를 전도성 물질로 채워서 콘택 프러그(227)를 형성한다. Referring to FIG. 2H, the interlayer insulating layer 225 and the etch stop layer 223 are sequentially etched to form contact holes so that the junction regions 213 between the select lines SSL and DSL are exposed. Next, the contact plug 227 is formed by filling the contact hole with a conductive material.

상기의 실시예를 살펴보면, 게이트 라인들(SSL, WL0~WLn, DSL)의 폭이 좁아지더라도 저항이 낮은 실리사이드층(219)을 형성함으로써 게이트 라인들(SSL, WL0~WLn, DSL)의 저항을 낮출 수 있다. 또한, 워드라인들(WL0~WLn) 사이에 에어갭(117)을 형성함으로써, 워드라인들(WL0~WLn) 사이의 기생 커패시턴스를 낮추어 워드라인들(WL0~WLn) 사이의 간섭 현상을 최소화할 수 있다. Referring to the above embodiment, even when the widths of the gate lines SSL, WL0 to WLn, and DSL become narrow, the resistance of the gate lines SSL, WL0 to WLn, and DSL is formed by forming the silicide layer 219 having low resistance. Can be lowered. In addition, by forming the air gap 117 between the word lines WL0 to WLn, the parasitic capacitance between the word lines WL0 to WLn is lowered to minimize interference between the word lines WL0 to WLn. Can be.

앞선 실시예와 비교해보면, 에어갭(221A)이 형성된 후 에어갭(221A)이 노출되지 않기 때문에 에어갭(221A) 내에 식각 부산물이 잔류될 가능성이 없으며, 실리사이드 공정 후에도 금속물질이 잔류될 가능성이 없다. Compared with the previous embodiment, since the air gap 221A is not exposed after the air gap 221A is formed, there is no possibility that the etching by-products remain in the air gap 221A, and there is a possibility that the metal material remains after the silicide process. none.

또한, 에어갭(221A)이 후속 공정에서 손상되는 것을 방지할 수 있다. 따라서, 워드라인들(WL0~WLn) 사이에 에어갭(221A)을 균일하게 형성될 수 있으며, 워드라인들(WL0~WLn) 사이의 기생 커패시턴스를 균일하게 제어 및 감소시킬 수 있다. In addition, it is possible to prevent the air gap 221A from being damaged in a subsequent process. Accordingly, the air gap 221A may be uniformly formed between the word lines WL0 to WLn, and the parasitic capacitance between the word lines WL0 to WLn may be uniformly controlled and reduced.

특히, 하나의 식각 정지막만을 사용하더라도 콘택홀 형성 시 게이트 라인들(SSL, WL0~WLn, DSL)의 전체를 보호함으로써 게이트 라인들(SSL, WL0~WLn, DSL)이 노출되어 콘택 플러그(227)와 연결되는 것을 방지할 수 있다. In particular, even when only one etch stop layer is used, the gate lines SSL, WL0 to WLn, and DSL are exposed by protecting the entire gate lines SSL, WL0 to WLn, and DSL when the contact hole is formed, so that the contact plug 227 is exposed. ) Can be prevented.

뿐만 아니라, 하나의 식각 방지막을 사용하고 층간 절연막의 형성 횟수가 줄어들어 전체적인 공정 단계의 수를 감소시킬 수 있다. In addition, the number of process steps can be reduced by using a single etch stop layer and reducing the number of formation of the interlayer insulating layer.

상기에서 설명한 실시예들을 살펴보면, 게이트 라인들(SSL, WL0~WLn, DSL)의 최상부층에 해당하는 실리콘층(109, 209)을 노출시킨 상태에서 실리콘층을 금속 실리사이드층으로 형성함으로써, 금속 실리사이드층(123, 219)이 실리콘층(109, 209) 상에만 자기 정렬되어 형성되고 금속 실리사이드층(123, 219)을 게이트 라인별로 구분하기 위한 식각 공정이 불필요하다는 단일성을 갖는다.
Referring to the above-described embodiments, the metal silicide is formed by forming the silicon layer as the metal silicide layer while exposing the silicon layers 109 and 209 corresponding to the top layers of the gate lines SSL, WL0 to WLn, and DSL. The layers 123 and 219 are formed to be self-aligned only on the silicon layers 109 and 209 and have a unity that an etching process for dividing the metal silicide layers 123 and 219 by gate lines is unnecessary.

101, 201 : 반도체 기판 103, 203 : 터널 절연막
105, 205 : 플로팅 게이트 107, 207 : 유전체막
109, 209 : 실리콘층 111, 211 : 하드 마스크
113, 213 : 접합 영역 115a, 115b : 절연막, 스페이서
121, 125, 129, 225 : 절연막 117, 221A : 에어갭
119, 223 : 식각 정지막 123, 219 : 실리사이드층
131, 227 : 콘택 플러그 215 : 보호막
217 : 반응 방지 절연막 127 : 캡핑막101, 201: semiconductor substrate 103, 203: tunnel insulating film
105, 205: floating gates 107, 207: dielectric film
109 and 209 silicon layers 111 and 211 hard masks
113 and 213: junction regions 115a and 115b: insulating film and spacer
121, 125, 129, 225: insulating film 117, 221A: air gap
119, 223: etch stop film 123, 219: silicide layer
131, 227: contact plug 215: protective film
217: reaction prevention insulating film 127: capping film

Claims (19)

최상부층이 금속 실리사이드층으로 이루어지고 제1 간격으로 반도체 기판 상에 배열되는 제1 게이트 라인들;
최상부층이 금속 실리사이드층으로 이루어지고 상기 제1 간격보다 넓은 제2 간격으로 상기 반도체 기판 상에 배열되는 제2 게이트 라인들;
상기 제1 게이트 라인들 사이의 상기 반도체 기판 상에 형성되고 에어갭을 포함하는 제1 절연막;
상기 제2 게이트 라인들의 마주보는 측벽 상에 형성된 제2 절연막;
상기 제2 절연막의 측벽에 형성된 식각 정지막;
상기 제1 게이트 라인들 사이의 공간과 상기 제2 게이트 라인들 사이의 공간이 채워지도록 전체 구조 상에 형성된 제3 절연막;
상기 제3 절연막 상부에 형성된 캡핑막; 및
상기 캡핑막 및 상기 제3 절연막을 관통하여 상기 제2 게이트 라인들 사이의 상기 반도체 기판에 형성된 접합 영역과 연결되는 콘택 플러그를 포함하는 반도체 소자.
First gate lines of which a top layer is made of a metal silicide layer and arranged on a semiconductor substrate at a first interval;
Second gate lines of an uppermost layer formed of a metal silicide layer and arranged on the semiconductor substrate at a second interval wider than the first interval;
A first insulating film formed on the semiconductor substrate between the first gate lines and including an air gap;
A second insulating film formed on opposite sidewalls of the second gate lines;
An etch stop layer formed on sidewalls of the second insulating layer;
A third insulating film formed on the entire structure to fill the space between the first gate lines and the space between the second gate lines;
A capping film formed on the third insulating film; And
And a contact plug penetrating the capping layer and the third insulating layer to be connected to a junction region formed in the semiconductor substrate between the second gate lines.
제 1 항에 있어서,
상기 금속 실리사이드층은 텅스텐 실리사이드층, 코발트 실리사이드층 및 니켈 실리사이드층 중 어느 하나로 이루어지는 반도체 소자.
The method of claim 1,
The metal silicide layer is a semiconductor device comprising any one of a tungsten silicide layer, a cobalt silicide layer, and a nickel silicide layer.
제 1 항에 있어서,
상기 식각 정지막과 상기 콘택 플러그 사이에 형성되는 제4 절연막을 더 포함하는 반도체 소자.
The method of claim 1,
And a fourth insulating layer formed between the etch stop layer and the contact plug.
제 1 항에 있어서,
상기 캡핑막이 질화막으로 이루어지는 반도체 소자.
The method of claim 1,
A semiconductor device in which the capping film is made of a nitride film.
제 1 항에 있어서,
상기 제1 절연막이 상기 제1 게이트 라인들보다 낮은 높이로 형성되는 반도체 소자.
The method of claim 1,
And the first insulating layer is formed at a lower height than the first gate lines.
제 1 항에 있어서,
상기 제3 절연막이 상기 제1 및 제2 게이트 라인들의 금속 실리사이드층과 접촉하는 반도체 소자.
The method of claim 1,
And the third insulating layer contacts the metal silicide layer of the first and second gate lines.
최상부층이 실리콘막으로 이루어진 게이트 라인들을 반도체 기판 상에 형성하는 단계;
상기 실리콘막이 노출되도록 상기 게이트 라인들 사이에 반응 방지막을 형성하는 단계;
상기 실리콘막의 노출된 부분을 실리사이드층으로 형성하는 단계;
상기 반응 방지막을 제거하는 단계; 및
상기 실리사이드층을 포함하는 상기 게이트 라이들 사이에 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
Forming gate lines on the semiconductor substrate, wherein the top layer is made of a silicon film;
Forming a reaction prevention film between the gate lines to expose the silicon film;
Forming an exposed portion of the silicon film as a silicide layer;
Removing the reaction prevention film; And
Forming an insulating film between the gate lines including the silicide layer.
제 7 항에 있어서,
상기 반응 방지막은 상기 게이트 라인들 사이에서 상기 게이트 라인들의 높이보다 낮은 높이로 형성되는 반도체 소자의 제조 방법.
The method of claim 7, wherein
And the reaction prevention layer is formed at a height lower than the height of the gate lines between the gate lines.
제 7 항에 있어서,
상기 반응 방지막은 보호막 및 반응 방지 절연막의 적층 구조로 형성되고, 상기 실리사이드층을 형성하기 전에 상기 반응 방지 절연막이 제거되는 반도체 소자의 제조 방법.
The method of claim 7, wherein
And the reaction prevention film is formed of a laminated structure of a protective film and a reaction prevention insulating film, and the reaction prevention insulating film is removed before the silicide layer is formed.
제 7 항에 있어서, 상기 반응 방지막을 형성하는 단계는,
상기 게이트 라인들의 표면 및 상기 반도체 기판의 표면에 보호막을 형성하는 단계;
상기 게이트 라인들 사이의 공간이 채워지도록 상기 보호막을 포함하는 전체 구조 상에 반응 방지 절연막을 형성하는 단계; 및
상기 보호막 및 상기 반응 방지 절연막이 상기 게이트 라인들 사이에만 잔류하도록 상기 보호막 및 상기 반응 방지 절연막을 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
The method of claim 7, wherein forming the reaction prevention film,
Forming a protective film on the surfaces of the gate lines and the surface of the semiconductor substrate;
Forming a reaction prevention insulating film on the entire structure including the protective film to fill the space between the gate lines; And
Etching the passivation layer and the reaction prevention insulating layer so that the passivation layer and the reaction prevention insulating layer remain only between the gate lines.
제 9 항 또는 제 10 항에 있어서,
상기 보호막은 산화막으로 형성하는 반도체 소자의 제조 방법.
11. The method according to claim 9 or 10,
The protective film is a semiconductor device manufacturing method of forming an oxide film.
제 9 항 또는 제 10 항에 있어서,
상기 반응 방지 절연막은 SOC막 또는 포토레지스트로 형성하는 반도체 소자의 제조 방법.
11. The method according to claim 9 or 10,
And the reaction prevention insulating film is formed of an SOC film or a photoresist.
제 10 항에 있어서, 상기 보호막 및 상기 반응 방지 절연막을 식각하는 단계는,
상기 보호막 및 상기 반응 방지 절연막이 상기 게이트 라인들 사이에만 잔류하도록 화학적 기계적 연마 공정을 실시하는 단계; 및
상기 보호막 및 상기 반응 방지막이 상기 게이트 라인들 사이에서 상기 게이트 라인들의 높이보다 낮은 높이로 잔류되도록 에치백 공정으로 상기 보호막 및 상기 반응 방지막을 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
The method of claim 10, wherein etching the passivation layer and the reaction prevention insulating layer comprises:
Performing a chemical mechanical polishing process such that the protective film and the reaction prevention insulating film remain only between the gate lines; And
Etching the passivation layer and the reaction prevention layer by an etch back process such that the passivation layer and the reaction prevention layer remain at a height lower than the height of the gate lines between the gate lines.
제 7 항에 있어서,
상기 실리사이드층은 텅스텐 실리사이드층, 코발트 실리사이드층 및 니켈 실리사이드층 중 어느 하나로 형성되는 반도체 소자의 제조 방법.
The method of claim 7, wherein
The silicide layer is formed of any one of a tungsten silicide layer, cobalt silicide layer and nickel silicide layer.
제 7 항에 있어서,
상기 게이트 라인들은 소스 셀렉트 라인들, 워드라인들 및 드레인 셀렉트 라인들을 포함하고,
상기 워드라인들의 사이, 상기 소스 셀렉트 라인 및 이에 인접한 워드라인의 사이, 상기 드레인 셀렉트 라인 및 이에 인접한 워드라인 사이의 상기 절연막 내에 에어갭이 형성되고,
상기 소스 셀렉트 라인들의 마주보는 측벽과 상기 드레인 셀렉트 라인들의 마주보는 측벽에는 상기 절연막이 스페이서의 형태로 형성되는 반도체 소자의 제조 방법.
The method of claim 7, wherein
The gate lines include source select lines, word lines and drain select lines,
An air gap is formed in the insulating film between the word lines, between the source select line and a word line adjacent thereto, and between the drain select line and a word line adjacent thereto;
And an insulating layer formed in the form of a spacer on opposite sidewalls of the source select lines and opposite sidewalls of the drain select lines.
제 7 항에 있어서,
상기 절연막을 형성한 후 상기 절연막 상에 식각 정지막을 형성하는 단계;
상기 식각 정지막 상에 층간 절연막을 형성하는 단계;
상기 층간 절연막 및 상기 식각 정지막을 식각하여 콘택홀을 형성하는 단계; 및
상기 콘택홀 내에 콘택 플러그를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
The method of claim 7, wherein
Forming an etch stop film on the insulating film after forming the insulating film;
Forming an interlayer insulating layer on the etch stop layer;
Etching the interlayer insulating layer and the etch stop layer to form a contact hole; And
And forming a contact plug in the contact hole.
제 7 항에 있어서,
상기 절연막은 PE-CVD법을 이용하여 USG막으로 형성하는 반도체 소자의 제조 방법.
The method of claim 7, wherein
The insulating film is a semiconductor device manufacturing method using a PE-CVD method to form a USG film.
제 17 항에 있어서,
상기 USG막은 소스 가스로 SiH4 가스를 사용하고, 반응 가스로 N2O 가스를 사용하여 형성하는 반도체 소자의 제조 방법.
The method of claim 17,
The USG film is formed using a SiH 4 gas as a source gas and a N 2 O gas as a reaction gas.
제 18 항에 있어서,
상기 SiH4 가스의 공급 유량을 350sccm 내지 550sccm으로 설정하는 반도체 소자의 제조 방법.The method of claim 18,
A method for manufacturing a semiconductor device, wherein the supply flow rate of the SiH 4 gas is set to 350 sccm to 550 sccm.
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