KR20080004799A - Metal wiring structure of thin film transistor and fabrication method thereof - Google Patents

Metal wiring structure of thin film transistor and fabrication method thereof

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KR20080004799A
KR20080004799A KR1020060063554A KR20060063554A KR20080004799A KR 20080004799 A KR20080004799 A KR 20080004799A KR 1020060063554 A KR1020060063554 A KR 1020060063554A KR 20060063554 A KR20060063554 A KR 20060063554A KR 20080004799 A KR20080004799 A KR 20080004799A
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윤현식
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삼성전자주식회사
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Abstract

A metal wire structure of a poly silicon thin film transistor and a manufacturing method thereof are provided to restrain reaction of source and drain electrodes by forming an electrode protective layer on an active layer and a pixel electrode contacting unit of the source and drain electrodes. A contact hole(220) passes through an interlayer dielectric(210) formed between an active layer(130) and source and drain electrodes(232,233). An electrode protective layer(261) is formed on a contacting unit of the active layer of the contact hole and the source and drain electrodes. The source and drain electrodes are formed on an upper portion of the electrode protective layer. The electrode protective layer is formed on a contacting unit of the drain electrode of a via hole(250) and a pixel electrode(262). The pixel electrode is formed on an upper portion of the electrode protective layer. The source and drain electrodes are made of aluminium or an aluminium alloy.

Description

폴리실리콘 박막트랜지스터의 금속 배선 구조 및 그 제조 방법. {Metal Wiring Structure Of Thin Film Transistor And Fabrication Method Thereof}Metallic wiring structure of polysilicon thin film transistor and its manufacturing method. {Metal Wiring Structure Of Thin Film Transistor And Fabrication Method Thereof}

도 1은 본 발명의 바람직한 실시예에 따른 폴리실리콘 박막트랜지스터의 단면을 개략적으로 도시한 단면도이다.1 is a cross-sectional view schematically showing a cross-section of a polysilicon thin film transistor according to a preferred embodiment of the present invention.

도 2a 내지 도 2f는 도 1의 폴리실리콘 박막트랜지스터 A부분에 대한 제조 방법을 개략적으로 도시한 공정도이다.2A to 2F are process diagrams schematically illustrating a manufacturing method for the polysilicon thin film transistor A portion of FIG. 1.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

110 : 절연기판 120 : 버퍼절연막110: insulating substrate 120: buffer insulating film

130 : 액티브층 131 : 채널영역130: active layer 131: channel region

132 : 엘디디영역 133 : 소스접촉영역132: LED area 133: source contact area

134 : 드레인접촉영역 140 : 게이트절연막134: drain contact region 140: gate insulating film

150 : 게이트전극 210 : 층간절연막150: gate electrode 210: interlayer insulating film

220 : 컨택홀 231 : 전극보호막220: contact hole 231: electrode protective film

232 : 소스전극 233 : 드레인전극232: source electrode 233: drain electrode

240 : 보호막 250 : 비아홀240: protective film 250: via hole

261 : 전극보호막 262 : 화소전극261: electrode protective film 262: pixel electrode

본 발명은 폴리실리콘 박막트랜지스터의 금속 배선 구조 및 그 제조 방법에 관한 것이며, 더욱 상세하게는 폴리실리콘 박막트랜지스터의 금속 배선층으로 형성되는 배선 구조의 컨택홀(Contact Hole) 또는 비아홀(Via Hole)에서 액티브층과 소스 및 드레인전극의 접촉부 또는 소스 및 드레인전극과 화소전극의 접촉부에 보호막을 형성하는 폴리실리콘 박막트랜지스터의 금속 배선 구조 및 그 제조 방법에 관한 것이다.The present invention relates to a metal wiring structure of a polysilicon thin film transistor and a method of manufacturing the same, and more particularly, to active in a contact hole or via hole of a wiring structure formed of a metal wiring layer of a polysilicon thin film transistor. The present invention relates to a metal wiring structure of a polysilicon thin film transistor which forms a protective film on a contact portion of a layer and a source and drain electrode or a contact portion of a source and drain electrode and a pixel electrode, and a method of manufacturing the same.

일반적으로, 폴리실리콘 박막트랜지스터는 액정 표시 장치(Liquid Crystal Display panel, LCD)나 유기발광다이오드(Organic Light Eimmting Display, OLED)에서 각 화소를 독립적으로 구동하기 위해 사용된다.In general, polysilicon thin film transistors are used to independently drive each pixel in a liquid crystal display panel (LCD) or an organic light emitting diode (OLED).

여기서, 액티브층(130)과 접촉하는 소스 및 드레인전극은 일반적으로 저 저항을 가진 알루미늄(Al)이 사용되므로 액티브층과 직접 접촉시 액티브층과 반응을 일으키는 문제가 있었다. 상기와 같은 문제를 해결하기 위해 종래의 배선구조는 소스 및 드레인 전극 상하에 보호막(예를 들어, Ti)을 형성하는 Ti-Al-Ti 구조가 사용되고 있다.Here, since the source and drain electrodes in contact with the active layer 130 are generally used aluminum (Al) having low resistance, there is a problem in that the active layer 130 reacts with the active layer. In order to solve the above problems, the conventional wiring structure uses a Ti-Al-Ti structure for forming a protective film (for example, Ti) above and below the source and drain electrodes.

그러나, 상기와 같은 구조로 형성하는 경우, 건식(Dry) 또는 습식(Wet) 에칭을 이용한 에칭 공정시 보호막(Ti)과 Al을 일괄적으로 에칭처리 하여야 하므로 에 칭공정이 매우 번거로울 뿐만 아니라 에칭 성능이 떨어지는 문제가 있었다.However, in the case of forming the structure as described above, since the protective film (Ti) and Al must be etched in a batch during the etching process using dry or wet etching, the etching process is very troublesome and the etching performance There was a problem falling.

또한, 에칭 공정의 증가로 제작비용이 상승하고 공정의 효율성이 매우 떨어지는 문제가 있었다.In addition, the production cost increases due to the increase in the etching process, there is a problem that the efficiency of the process is very low.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로써, 본 발명이 이루고자 하는 기술적 과제는 드레인 및 소스 전극과 액티브층 또는 드레인 전극과 화소전극의 접촉에 의한 반응을 억제하고, 에칭공정을 간소화하여 에칭성능 및 공정의 효율성을 높일 수 있는 폴리실리콘 박막트랜지스터의 금속 배선 구조 및 그 제조 방법을 제공하는 데 있다.The present invention has been made to solve the above problems, the technical problem to be achieved by the present invention is to suppress the reaction by the contact between the drain and source electrode and the active layer or the drain electrode and the pixel electrode, simplifying the etching process The present invention provides a metallization structure of a polysilicon thin film transistor capable of increasing etching performance and process efficiency and a method of manufacturing the same.

상기와 같은 기술적 과제를 달성하기 위해 본 발명의 제 1실시예에 따른 폴리실리콘 박막트랜지스터의 금속 배선 구조는 액티브층과 소스 및 드레인전극 사이에 형성되는 층간 절연막을 관통하는 컨택홀이 형성된 폴리실리콘 박막트랜지스터의 금속 배선 구조에 있어서, 상기 컨택홀의 액티브층과 소스 및 드레인전극이 접촉하는 접촉부에 형성된 전극보호막을 포함하고 상기 소스 및 드레인 전극은 상기 전극보호막 상부에 형성된 것을 특징으로 한다.In order to achieve the above technical problem, the metallization structure of the polysilicon thin film transistor according to the first embodiment of the present invention is a polysilicon thin film having contact holes penetrating through an interlayer insulating layer formed between the active layer and the source and drain electrodes. The metal wiring structure of the transistor may include an electrode protective film formed on a contact portion where the active layer of the contact hole is in contact with the source and drain electrodes, and the source and drain electrodes may be formed on the electrode protective film.

또한, 비아홀의 드레인전극과 화소전극이 접촉하는 접촉부에 형성된 전극보호막을 더 포함하고 상기 전극보호막 상부에 화소전극이 형성된 것을 특징으로 한 다.The semiconductor device may further include an electrode passivation layer formed on a contact portion where the drain electrode of the via hole and the pixel electrode contact each other, and the pixel electrode is formed on the electrode passivation layer.

한편, 본 발명의 제 2실시예에 따른 폴리실리콘 박막트랜지스터의 금속 배선 구조는 드레인전극과 화소전극 사이에 형성되는 보호막을 관통하는 비아홀이 형성된 폴리실리콘 박막트랜지스터의 금속 배선 구조에 있어서, 상기 비아홀의 드레인전극과 화소전극이 접촉하는 접촉부에 형성된 전극보호막을 포함하고 상기 화소전극은 상기 전극보호막 상부에 형성된 것을 특징으로 한다.On the other hand, the metal wiring structure of the polysilicon thin film transistor according to the second embodiment of the present invention in the metal wiring structure of the polysilicon thin film transistor having a via hole penetrating the protective film formed between the drain electrode and the pixel electrode, And an electrode passivation layer formed on a contact portion between the drain electrode and the pixel electrode, wherein the pixel electrode is formed on the electrode passivation layer.

그리고, 상기 소스 및 드레인전극은 알루미늄(Al) 또는 알루미늄 합금으로 형성된 것을 특징으로 한다.The source and drain electrodes may be formed of aluminum (Al) or aluminum alloy.

또한, 상기 전극보호막은 티타늄(Ti)으로 형성된 것을 특징으로 한다.In addition, the electrode protective film is characterized in that formed of titanium (Ti).

한편, 본 발명의 제 1실시예에 따른 폴리실리콘 박막트랜지스터 금속 배선 제조방법은 티브층과 소스 및 드레인전극 사이 층간절연막(ILD)를 관통하는 컨택홀을 형성하는 단계와 상기 컨택홀 형성을 위해 도포된 포토레지스트(PR)를 제거하지 않은 상태에서 전극보호막을 증착하는 단계와 상기 포토레지스트의 리프트-오프(Lift-off) 방법에 의해 컨택홀에 형성된 전극보호막을 제외한 상기 포토레지스트 상부의 전극보호막만 식각하는 단계와 상기 층간절연막 및 컨택홀의 접촉보호막 상부에 소스 및 드레인전극을 형성하는 단계를 포함하는 것을 특징으로 한다.On the other hand, the polysilicon thin film transistor metal wiring manufacturing method according to the first embodiment of the present invention is to form a contact hole penetrating through the interlayer insulating film (ILD) between the TV layer and the source and drain electrodes and applied to form the contact hole Depositing an electrode protective layer without removing the photoresist PR and only an electrode protective layer on the photoresist except for an electrode protective layer formed in a contact hole by a lift-off method of the photoresist. Etching and forming source and drain electrodes on the contact protection layer of the interlayer insulating layer and the contact hole.

그리고, 소스 및 드레인전극과 화소전극 사이에 보호막을 관통하는 비아홀을 형성하는 단계와 상기 비아홀 형성을 위해 도포된 포토레지스트(PR)를 제거하지 않은 상태에서 전극보호막을 증착하는 단계와 상기 포토레지스트의 리프트-오프(Lift-off) 방법에 의해 비아홀에 형성된 전극보호막을 제외한 상기 포토레지스트 상부의 전극보호막만 식각하는 단계와 상기 보호막 및 컨택홀의 전극보호막 상부에 화소전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.And forming a via hole penetrating a protective film between the source and drain electrodes and the pixel electrode, and depositing an electrode protective film without removing the photoresist PR applied to form the via hole. Etching only the electrode protection layer on the photoresist except the electrode protection layer formed on the via hole by a lift-off method, and forming a pixel electrode on the electrode protection layer of the protection layer and the contact hole. It features.

또한, 본 발며의 제 2실시예에 따른 폴리실리콘 박막트랜지스터 금속 배선 제조방법은 드레인전극과 화소전극 사이에 보호막을 관통하는 비아홀을 형성하는 단계와 상기 비아홀 형성을 위해 도포된 포토레지스트(PR)를 제거하지 않은 상태에서 전극보호막을 증착하는 단계와 상기 포토레지스트의 리프트-오프(Lift-off) 방법에 의해 비아홀에 형성된 전극보호막을 제외한 상기 포토레지스트 상부의 전극보호막만 식각하는 단계와 상기 보호막 및 컨택홀의 전극보호막 상부에 화소전극을 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the method for manufacturing a polysilicon thin film transistor metal wiring according to the second embodiment of the present invention comprises forming a via hole penetrating a protective film between a drain electrode and a pixel electrode and using a photoresist PR coated to form the via hole. Etching only the electrode protective layer on the photoresist except for the electrode protective layer formed in the via hole by the step of depositing an electrode protective layer without removing and the lift-off method of the photoresist and the protective layer and contact And forming a pixel electrode on the electrode protection layer of the hole.

그리고, 상기 전극보호막은 티타늄(Ti)을 사용하는 것을 특징으로 한다.And, the electrode protective film is characterized in that using titanium (Ti).

또한, 상기 소스 및 드레인전극은 알루미늄(Al) 또는 알루미늄 합금을 사용하는 것을 특징으로 한다.In addition, the source and drain electrodes are characterized by using aluminum (Al) or aluminum alloy.

이하, 본 발명의 구체적인 구성 및 실시예에 대하여 도면 및 실시예를 참조하여 상세하게 설명하기로 한다.Hereinafter, specific configurations and embodiments of the present invention will be described in detail with reference to the accompanying drawings and embodiments.

도 1은 본 발명의 바람직한 실시예에 따른 폴리실리콘 박막트랜지스터의 단면을 개략적으로 도시한 단면도이다.1 is a cross-sectional view schematically showing a cross-section of a polysilicon thin film transistor according to a preferred embodiment of the present invention.

본 발명에 따른 폴리실리콘 박막트랜지스터의 배선 구조는 컨택홀(220)에만 적용(제 1실시예)될 수 있으며, 비아홀(250)에만 적용(제 2실시예)될 수 있을 뿐만 아니라 컨택홀(220)과 비아홀(250)에 모두 적용(제 3실시예)될 수 있다. The wiring structure of the polysilicon thin film transistor according to the present invention may be applied only to the contact hole 220 (first embodiment), and may not only be applied to the via hole 250 (second embodiment) but also to the contact hole 220. ) And the via hole 250 may be applied (third embodiment).

상기 도 1은 본 발명의 제 3실시예에 따른 폴리실리콘 박막트랜지스터의 배 선 구조를 도시한 것이다. 1 illustrates a wiring structure of a polysilicon thin film transistor according to a third embodiment of the present invention.

도 1을 참조하면, 폴리실리콘 박막트랜지스터는 게이트 라인(미도시)의 게이트 신호에 응답하여 데이터 라인(미도시)부터의 데이터 신호를 액정셀(LC)의 화소전극(262)에 충전한다. 이를 위해, 폴리실리콘 박막트랜지스터는 게이트 라인과 접속된 게이트전극(150), 데이터 라인과 접속된 소스전극, 화소전극(262)과 접속된 드레인전극(233), 소스전극(232) 및 드레인전극(233) 사이에 채널을 형성하는 액티브층(130)을 포함한다.Referring to FIG. 1, a polysilicon thin film transistor charges a data signal from a data line (not shown) to a pixel electrode 262 of a liquid crystal cell LC in response to a gate signal of a gate line (not shown). To this end, the polysilicon thin film transistor includes a gate electrode 150 connected to a gate line, a source electrode connected to a data line, a drain electrode 233 connected to a pixel electrode 262, a source electrode 232 and a drain electrode ( 233 includes an active layer 130 forming a channel therebetween.

상기 액티브층(130)은 버퍼절연막(120)을 사이에 두고 절연기판(110) 상에 형성된다. 액티브층(130)은 게이트절연막(140)을 사이에 두고 게이트전극(150)과 중첩된 채널영역(131), 채널영역(131)을 사이에 두고 마주보는 소스접촉영역(133) 및 드레인접촉영역(134), 소스접촉영역(133) 및 드레인접촉영역(134)과 채널영역(131) 존재하는 엘디디영역(132)을 포함한다.The active layer 130 is formed on the insulating substrate 110 with the buffer insulating layer 120 interposed therebetween. The active layer 130 includes the channel region 131 overlapping the gate electrode 150 with the gate insulating layer 140 interposed therebetween, and the source contact region 133 and the drain contact region facing each other with the channel region 131 interposed therebetween. 134, the source contact region 133, the LED region 132 including the drain contact region 134 and the channel region 131.

그리고, 액티브층(130)의 소스접촉영역(133) 및 드레인접촉영역(134)은 층간절연막(ILD)(210) 및 게이트절연막(140)을 관통하는 컨택홀(220)을 통해 소스전극 및 드레인전극과 각각 접속된다.The source contact region 133 and the drain contact region 134 of the active layer 130 are connected to the source electrode and the drain through the contact hole 220 passing through the interlayer insulating layer (ILD) 210 and the gate insulating layer 140. It is connected with an electrode, respectively.

상기 컨택홀(220)의 액티브층(130)과 소스 및 드레인전극(232, 233)이 접촉하는 접촉부에 전극보호막(231)이 형성된다. 일반적으로, 소스 및 드레인전극(232, 233)은 알루미늄(Al) 또는 알루미늄 합금이 사용되므로 액티브층(130)과 접촉할 경우 디퓨젼(diffusiion)에 의한 반응이 발생한다. 따라서, 반응을 억제하기 위해 액티브층(130)과 소스 및 드레인전극(232, 233)의 접촉부에 전극보호막(231)을 형성 한다.An electrode passivation layer 231 is formed at a contact portion between the active layer 130 of the contact hole 220 and the source and drain electrodes 232 and 233. In general, since the source and drain electrodes 232 and 233 are made of aluminum (Al) or an aluminum alloy, a reaction due to diffusion occurs when contacted with the active layer 130. Therefore, in order to suppress the reaction, the electrode protection layer 231 is formed at the contact portion between the active layer 130 and the source and drain electrodes 232 and 233.

전극보호막(231)은 액티브층(130)과 소스 및 드레인전극 사이의 직접적인 접촉을 방지하여 반응을 억제시킬 수 있는 것은 무엇이나 사용 가능하고, 티타늄(Ti)이나 티타늄 합금이 사용될 수 있다. The electrode protective layer 231 may be used to prevent any direct contact between the active layer 130 and the source and drain electrodes to suppress the reaction, and titanium (Ti) or a titanium alloy may be used.

한편, 화소전극(262)은 보호막(240) 상에 형성되고, 화소전극(262)은 보호막(240)을 관통하는 비아홀(250)을 통해 드레인전극(233)과 접속되어 화소전압을 인가 받는다. 화소전극(262)은 빛의 투과를 위해 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와같은 투명한 도전성 금속으로 형성된다The pixel electrode 262 is formed on the passivation layer 240, and the pixel electrode 262 is connected to the drain electrode 233 through the via hole 250 passing through the passivation layer 240 to receive the pixel voltage. The pixel electrode 262 is formed of a transparent conductive metal such as indium tin oxide (ITO) or indium zinc oxide (IZO) to transmit light.

여기서, 비아홀(250)의 드레인전극(233)과 화소전극(262)이 접촉되는 접촉부에 전극보호막(261)이 형성될 수 있다. 상기의 컨택홀(220)에서와 마찬가지로 드레인전극(233)은 알루미늄(Al) 또는 알루미늄 합금이 사용되므로 화소전극(262)과 접촉할 경우 디퓨젼(diffusiion)에 의한 반응이 발생한다. 따라서, 반응을 억제하기 위해 드레인전극(233)과 화소전극(262)의 접촉부에 전극보호막(261)을 형성한다.The electrode protection layer 261 may be formed at a contact portion between the drain electrode 233 and the pixel electrode 262 of the via hole 250. As in the contact hole 220, since the drain electrode 233 is made of aluminum (Al) or an aluminum alloy, a reaction caused by diffusion occurs when it contacts the pixel electrode 262. Accordingly, the electrode protective film 261 is formed at the contact portion between the drain electrode 233 and the pixel electrode 262 to suppress the reaction.

도 2a 내지 도 2f는 도 1의 폴리실리콘 박막트랜지스터 A부분에 대한 제조 방법을 개략적으로 도시한 공정도이다.2A to 2F are process diagrams schematically illustrating a manufacturing method for the polysilicon thin film transistor A portion of FIG. 1.

여기서, 폴리실리콘 박막트랜지스터 제조에 관련된 설명은 발명의 핵심이 아니며, 디스플레이 분야의 통상의 지식을 가진자에게 자명한 사항이므로 생략하기로 한다. Here, the description related to the polysilicon thin film transistor manufacturing is not the core of the invention, it will be omitted since it is obvious to those skilled in the art.

또한, 본 발명에 따른 폴리실리콘 박막트랜지스터의 금속 배선 제조 방법의 전극보호막은 제 1실시예에 따라 컨택홀(220)의 액티브층(130)과 소스 및 드레인전 극 접촉부에만 형성될 수 있으며, 제 2실시예에 따라 비아홀(250)의 드레인전극과 화소전극(262) 접촉부에만 형성될 수 있다. 이와 함께, 제 3실시예에 따라 컨택홀(220)의 액티브층(130)과 소스 및 드레인전극 접촉부 및 비아홀(250)의 드레인전극과 화소전극(262) 접촉부 모두에 형성될 수도 있다. 여기서, 도 2의 실시예는 제 3실시예에 따라 컨택홀(220)의 액티브층(130)과 소스 및 드레인전극 접촉부 및 비아홀(250)의 드레인전극과 화소전극(262) 접촉부 모두에 전극보호막이 형성되는 방법에 관한 것이다. In addition, the electrode protective film of the method for manufacturing the metal wiring of the polysilicon thin film transistor according to the present invention may be formed only on the active layer 130 of the contact hole 220 and the source and drain electrode contacts according to the first embodiment. According to an exemplary embodiment, only the drain electrode of the via hole 250 and the contact portion of the pixel electrode 262 may be formed. In addition, according to the third exemplary embodiment, the active layer 130 and the source and drain electrode contacts of the contact hole 220 and the drain and pixel electrode 262 contacts of the via hole 250 may be formed. 2 illustrates an electrode passivation layer on both the active layer 130 and the source and drain electrode contacts of the contact hole 220 and the drain and pixel electrode 262 contacts of the via hole 250 according to the third embodiment. This relates to how it is formed.

도 2a 내지 도 2f를 참조하면, 먼저 포토레지스트(PR)을 도포하고 사진식각공정에 의해 액티브층(130)과 게이트절연막(140) 및 층간절연막(210)을 관통하는 컨택홀(220)을 형성하여 액티브층(130)의 소스접촉영역(133)과 드레인접촉영역(134)을 노출시킨다.Referring to FIGS. 2A to 2F, first, a photoresist (PR) is coated and a contact hole 220 is formed through the active layer 130, the gate insulating layer 140, and the interlayer insulating layer 210 by a photolithography process. The source contact region 133 and the drain contact region 134 of the active layer 130 are exposed.

그 후, 포토레지스트(PR)를 제거하지 않은 상태에서 전극보호막(231)을 스퍼터링(Sputtering) 방식에 의해 증착한다. Thereafter, the electrode protective film 231 is deposited by a sputtering method without removing the photoresist PR.

다음으로, 포토레지스트(PR) 리프트-오프(Lift-off) 방법에 의해 포토레지스트(PR)와 상기 포토레지스트(PR) 상부의 전극보호막(231)을 함께 식각한다. 이로 인해, 컨택홀(220)에 형성된 전극보호막(231)을 제외한 전극보호막(231)이 식각된다. Next, the photoresist PR and the electrode protective layer 231 on the photoresist PR are etched together by the photoresist PR lift-off method. As a result, the electrode protective layer 231 except for the electrode protective layer 231 formed in the contact hole 220 is etched.

이어서, 소스전극(232) 및 드레인전극(233)을 형성한다.Subsequently, a source electrode 232 and a drain electrode 233 are formed.

보다 구체적으로 소스 및 드레인전극(232, 233)을 전극보호막(231) 및 층간절연막(ILD)(210) 상부에 스퍼터링 방식에 증착한 후 사진식각공정에 의해 소스 및 드레인전극(232, 233)을 패터닝한다.More specifically, the source and drain electrodes 232 and 233 are deposited on the electrode protection layer 231 and the interlayer insulating layer (ILD) 210 by sputtering, and then the source and drain electrodes 232 and 233 are formed by a photolithography process. Pattern.

그 후, 소스 및 데이터 전극(232, 233)과 층간절연막(ILD)(210)상에 보호막(240)을 형성한다. 여기서, 보호막(240)은 유기막 또는 무기막이 사용될 수 있다.Thereafter, a passivation layer 240 is formed on the source and data electrodes 232 and 233 and the interlayer insulating layer (ILD) 210. Here, the protective film 240 may be an organic film or an inorganic film.

보호막(240)을 증착한 후,포토레지스트(PR)를 도포하고 사진식각공정을 통해 비아홀(250)과 보호막(240)을 형성하게 된다. 이어서, 포토레지스트(PR)을 제거하지 않은 상태에서 전극보호막(261)을 증착한다. After the deposition of the passivation layer 240, the photoresist (PR) is applied and the via hole 250 and the passivation layer 240 are formed through a photolithography process. Next, the electrode protective film 261 is deposited without removing the photoresist PR.

다음으로, 포토레지스트(PR)의 리프트-오프(Lift-off) 방식에 의해 포토레지스트(PR)를 제거함과 동시에 상기 포토레지스트 상부의 전극보호막(261)을 식각한다.Next, the photoresist PR is removed by the lift-off method of the photoresist PR and the electrode protective layer 261 on the photoresist is etched.

상기와 같은 리프트-오프(Lift-off) 방식의 결과로 비아홀(250)에 형성된 전극보호막을 제외한 전극보호막(261)이 전부 식각된다.As a result of the above lift-off method, all of the electrode protective layers 261 except the electrode protective layer formed on the via hole 250 are etched.

마지막으로 화소전극(262)을 증착하고 사진식각공정에 의해 패터닝하여 화소전극(262)을 형성한다.Finally, the pixel electrode 262 is deposited and patterned by a photolithography process to form the pixel electrode 262.

상기와 같은 방법에 의해 컨택홀(220) 및 비아홀(250)의 접촉부에 전극보호막(231, 261)을 형성하여 소스 및 드레인전극(232, 233)과 액티브층(130) 또는 드레인전극(233)과 화소전극(262)이 직접 접촉함으로써 발생할 수 있는 반응을 억제할 수 있다. The electrode protection layers 231 and 261 are formed at the contact portions of the contact hole 220 and the via hole 250 by the above method, so that the source and drain electrodes 232 and 233 and the active layer 130 or the drain electrode 233 are formed. The reaction that may occur due to direct contact between the pixel electrode 262 and the pixel electrode 262 may be suppressed.

상기에서 살펴본 바와 같이, 본 발명에 따른 폴리실리콘 박막트랜지스터의 금속 배선 구조 및 그 제조방법은 소스 및 레인 전극의 액티브층 및 화소전극 접촉부에 보호막을 형성함으로써 소스 및 드레인전극의 반응을 억제하고, 에칭 공정을 성능을 향상시키고, 에칭공정을 간소화하여 공정의 효율성을 높일 수 있는 탁월한 효과가 발생한다. As described above, the metallization structure of the polysilicon thin film transistor and the method of manufacturing the same according to the present invention suppress the reaction of the source and drain electrodes by forming a protective film on the active layer and the pixel electrode contact of the source and lane electrodes. The effect is to increase the performance of the process and to simplify the etch process to increase the efficiency of the process.

이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 본 발명의 보호범위는 상기 실시예에 한정되는 것이 아니며, 해당 기술분야의 통상의 지식을 갖는 자라면 본 발명의 사상 및 기술영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the detailed description of the present invention described above has been described with reference to the preferred embodiment of the present invention, the protection scope of the present invention is not limited to the above embodiment, and those skilled in the art will appreciate It will be understood that various modifications and changes can be made in the present invention without departing from the spirit and scope of the invention.

따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (10)

액티브층과 소스 및 드레인전극 사이에 형성되는 층간 절연막을 관통하는 컨택홀이 형성된 폴리실리콘 박막트랜지스터의 금속 배선 구조에 있어서, In the metal wiring structure of the polysilicon thin film transistor having a contact hole penetrating through the interlayer insulating film formed between the active layer and the source and drain electrodes, 상기 컨택홀의 액티브층과 소스 및 드레인전극이 접촉하는 접촉부에 형성된 전극보호막을 포함하고;An electrode protective film formed on a contact portion where the active layer of the contact hole and the source and drain electrodes contact each other; 상기 소스 및 드레인 전극은 상기 전극보호막 상부에 형성된 것을 특징으로 하는 폴리실리콘 박막트랜지스터의 금속 배선 구조.The source and drain electrodes of the polysilicon thin film transistor, characterized in that formed on the electrode protective layer. 드레인전극과 화소전극 사이에 형성되는 보호막을 관통하는 비아홀이 형성된 폴리실리콘 박막트랜지스터의 금속 배선 구조에 있어서, In the metal wiring structure of the polysilicon thin film transistor having a via hole penetrating the protective film formed between the drain electrode and the pixel electrode, 상기 비아홀의 드레인전극과 화소전극이 접촉하는 접촉부에 형성된 전극보호막을 포함하고;An electrode passivation layer formed on a contact portion between the drain electrode of the via hole and the pixel electrode; 상기 화소전극은 상기 전극보호막 상부에 형성된 것을 특징으로 하는 폴리실리콘 박막트랜지스터의 금속 배선 구조.The pixel electrode is formed on top of the electrode protective layer, the metal wiring structure of a polysilicon thin film transistor. 제 1항에 있어서,The method of claim 1, 비아홀의 드레인전극과 화소전극이 접촉하는 접촉부에 형성된 전극보호막을 더 포함하고;An electrode protective film formed on a contact portion where the drain electrode of the via hole and the pixel electrode contact each other; 상기 전극보호막 상부에 화소전극이 형성된 것을 특징으로 하는 폴리실리콘 박막트랜지스터의 금속 배선 구조.And a pixel electrode formed on the electrode protection layer. 제 1항 내지 제 3항 중 선택된 어느 하나의 항에 있어서,The method according to any one of claims 1 to 3, 상기 소스 및 드레인전극은 알루미늄(Al) 또는 알루미늄 합금으로 형성된 것을 특징으로 하는 폴리실리콘 박막트랜지스터의 금속 배선 구조.And the source and drain electrodes are made of aluminum (Al) or an aluminum alloy. 제 1항 내지 제 3항 중 선택된 어느 하나의 항에 있어서,The method according to any one of claims 1 to 3, 상기 전극보호막은 티타늄(Ti)으로 형성된 것을 특징으로 하는 폴리실리콘 박막트랜지스터의 금속 배선 구조.The electrode protective film is a metal wiring structure of a polysilicon thin film transistor, characterized in that formed of titanium (Ti). 액티브층과 소스 및 드레인전극 사이 층간절연막(ILD)를 관통하는 컨택홀을 형성하는 단계와;Forming a contact hole penetrating the interlayer insulating film (ILD) between the active layer and the source and drain electrodes; 상기 컨택홀 형성을 위해 도포된 포토레지스트(PR)를 제거하지 않은 상태에서 전극보호막을 증착하는 단계와;Depositing an electrode protective film without removing the photoresist PR applied for forming the contact hole; 상기 포토레지스트의 리프트-오프(Lift-off) 방법에 의해 컨택홀에 형성된 전극보호막을 제외한 상기 포토레지스트 상부의 전극보호막만 식각하는 단계와;Etching only the electrode protective layer on the photoresist except for the electrode protective layer formed on the contact hole by a lift-off method of the photoresist; 상기 층간절연막 및 컨택홀의 접촉보호막 상부에 소스 및 드레인전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 폴리실리콘 박막트랜지스터 금속 배선 제조방법.And forming a source and a drain electrode over the interlayer insulating layer and the contact protection layer of the contact hole. 드레인전극과 화소전극 사이에 보호막을 관통하는 비아홀을 형성하는 단계와;Forming a via hole penetrating the passivation layer between the drain electrode and the pixel electrode; 상기 비아홀 형성을 위해 도포된 포토레지스트(PR)를 제거하지 않은 상태에서 전극보호막을 증착하는 단계와;Depositing an electrode protective film without removing the photoresist (PR) applied to form the via holes; 상기 포토레지스트의 리프트-오프(Lift-off) 방법에 의해 비아홀에 형성된 전극보호막을 제외한 상기 포토레지스트 상부의 전극보호막만 식각하는 단계와;Etching only the electrode passivation layer on the photoresist except for the electrode passivation layer formed in the via hole by a lift-off method of the photoresist; 상기 보호막 및 컨택홀의 전극보호막 상부에 화소전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 폴리실리콘 박막트랜지스터 금속 배선 제조방법.And forming a pixel electrode on the passivation layer and the electrode passivation layer of the contact hole. 제 6항에 있어서,The method of claim 6, 소스 및 드레인전극과 화소전극 사이에 보호막을 관통하는 비아홀을 형성하는 단계와;Forming a via hole penetrating the passivation layer between the source and drain electrodes and the pixel electrode; 상기 비아홀 형성을 위해 도포된 포토레지스트(PR)를 제거하지 않은 상태에서 전극보호막을 증착하는 단계와;Depositing an electrode protective film without removing the photoresist (PR) applied to form the via holes; 상기 포토레지스트의 리프트-오프(Lift-off) 방법에 의해 비아홀에 형성된 전극보호막을 제외한 상기 포토레지스트 상부의 전극보호막만 식각하는 단계와;Etching only the electrode passivation layer on the photoresist except for the electrode passivation layer formed in the via hole by a lift-off method of the photoresist; 상기 보호막 및 컨택홀의 전극보호막 상부에 화소전극을 형성하는 단계를 더 포함하여 구성되는 것을 특징으로 하는 폴리실리콘 박막트랜지스터 금속 배선 제조 방법.And forming a pixel electrode on the passivation layer and the electrode passivation layer of the contact hole. 제 6항 내지 8항 중 선택된 어느 하나의 항에 있어서,The method according to any one of claims 6 to 8, 상기 전극보호막은 티타늄(Ti)을 사용하는 것을 특징으로 하는 폴리실리콘 박막트랜지스터 금속 배선 제조 방법.The electrode protective film is a polysilicon thin film transistor metal wiring manufacturing method, characterized in that using titanium (Ti). 제 6항 내지 제 8항 중 선택된 어느 하나의 항에 있어서,The method according to any one of claims 6 to 8, 상기 소스 및 드레인전극은 알루미늄(Al) 또는 알루미늄 합금을 사용하는 것을 특징으로 하는 폴리실리콘 박막트랜지스터 금속 배선 제조 방법.The source and drain electrode is a polysilicon thin film transistor metal wiring manufacturing method, characterized in that using aluminum (Al) or aluminum alloy.
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US9105729B2 (en) 2013-04-02 2015-08-11 Samsung Display Co., Ltd. Display substrate

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