KR101947007B1 - Display device and method for manufacturing the same - Google Patents

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Abstract

본 발명은 개구 영역의 감소 없이 커패시터의 용량을 증가시킬 수 있는 디스플레이 장치 및 그 제조 방법에 관한 것으로, 본 발명에 따른 디스플레이 장치는 박막 트랜지스터 영역과 개구 영역을 가지는 기판; 상기 기판의 박막 트랜지스터 영역에 형성되어 박막 트랜지스터; 상기 기판의 개구 영역에 형성되어 상기 박막 트랜지스터에 접속된 화소 전극; 및 상기 화소 전극에 중첩되도록 상기 기판의 개구 영역에 형성된 커패시터 전극을 포함하여 구성될 수 있다.The present invention relates to a display device capable of increasing the capacity of a capacitor without reducing the opening area and a method of manufacturing the same, and a display device according to the present invention includes a substrate having a thin film transistor region and an opening region; A thin film transistor formed in the thin film transistor region of the substrate; A pixel electrode formed in an opening region of the substrate and connected to the thin film transistor; And a capacitor electrode formed in the opening region of the substrate so as to overlap the pixel electrode.

Description

디스플레이 장치 및 그 제조 방법{DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE SAME}[0001] DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE SAME [0002]

본 발명은 디스플레이 장치 및 그 제조 방법에 관한 것으로서, 보다 구체적으로는 디스플레이 장치의 커패시터(Capacitor) 구조 및 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device and a method of manufacturing the same, and more particularly, to a capacitor structure and a manufacturing method of a display device.

최근, 디스플레이 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 디스플레이 장치, 플라즈마 디스플레이 장치, 유기 발광 디스플레이 장치 등의 평판 디스플레이 장치가 상용화되고 있다. 이러한, 평판 디스플레이 장치 중에서 액정 디스플레이 장치와 유기 발광 디스플레이 장치는 박형화, 경량화, 저 소비전력화 등의 우수한 특성으로 인하여 노트북 컴퓨터, 텔레비전, 테블릿 컴퓨터, 모니터, 스마트 폰, 휴대용 디스플레이 기기, 휴대용 정보 기기 등의 디스플레이 장치로 널리 사용되고 있다.In recent years, the importance of display devices has been increasing with the development of multimedia. In response to this, flat panel display devices such as a liquid crystal display device, a plasma display device, and an organic light emitting display device have been commercialized. Among such flat panel display devices, liquid crystal display devices and organic light emitting display devices are widely used in various fields such as notebook computers, televisions, tablet computers, monitors, smart phones, portable display devices, portable information devices, and the like due to their excellent characteristics such as thinness, light weight, And is widely used as a display device of the display device.

상기 액정 디스플레이 장치와 유기 발광 디스플레이 장치는 박막 트랜지스터 및 커패시터를 필수 구성 요소로 포함하고 있다.The liquid crystal display device and the organic light emitting display device include a thin film transistor and a capacitor as essential components.

이하 도면을 참조로 종래의 디스플레이 장치에 대해서 설명하기로 한다. Hereinafter, a conventional display device will be described with reference to the drawings.

도 1은 종래의 디스플레이 장치의 개략적인 단면도이다. 1 is a schematic cross-sectional view of a conventional display device.

도 1에 도시된 바와 같이, 종래의 디스플레이 장치는 기판(10) 상에 형성된 버퍼층(11), 버퍼층(11) 상의 박막 트랜지스터 영역(TA)에 형성된 박막 트랜지스터, 박막 트랜지스터의 게이트 전극과 소스 전극 사이에 형성된 커패시터(Cst), 및 버퍼층(11) 상의 개구 영역(OA)에 형성되어 박막 트랜지스터에 접속된 화소 전극(PE)을 포함한다.1, a conventional display device includes a buffer layer 11 formed on a substrate 10, a thin film transistor formed in a thin film transistor region TA on a buffer layer 11, a thin film transistor formed between a gate electrode and a source electrode of the thin film transistor And a pixel electrode PE formed in the opening region OA on the buffer layer 11 and connected to the thin film transistor.

상기 버퍼층(11)은 상기 기판(10)의 전체 면 상에 형성되어 박막 트랜지스터의 제조 공정에 의해 상기 기판(10) 상에 함유된 물질이 박막 트랜지스터로 확산되는 것을 차단하는 역할을 한다.The buffer layer 11 is formed on the entire surface of the substrate 10 and functions to prevent diffusion of substances contained in the substrate 10 into the thin film transistor by a manufacturing process of the thin film transistor.

상기 박막 트랜지스터는 버퍼층(11) 상에 정의된 박막 트랜지스터 영역(TA)에 형성되어 화소 전극(PE)에 접속된다. 이러한, 박막 트랜지스터는 채널 영역(12c)과 드레인 영역(12d) 및 소스 영역(12s)을 가지도록 상기 버퍼층(11) 상에 형성된 액티브층(12), 상기 액티브층(12)의 채널 영역(12c)을 덮는 게이트 절연막(13), 상기 액티브층(12)의 채널 영역(12c)에 중첩되도록 게이트 절연막(13) 상에 형성된 게이트 전극(14), 상기 액티브층(12)과 게이트 전극(14)을 덮는 층간 절연막(15), 상기 층간 절연막(15)에 형성된 제 1 및 제 2 콘택홀(CH1, CH2)을 통해 상기 액티브층(12)의 드레인 영역(120d)과 소스 영역(12c)에 각각 연결되는 드레인 전극(16)과 소스 전극(17), 상기 드레인 전극(16)과 소스 전극(17) 및 층간 절연막(15)을 덮는 보호막(18)을 포함한다.The thin film transistor is formed in the thin film transistor region TA defined on the buffer layer 11 and is connected to the pixel electrode PE. The thin film transistor includes an active layer 12 formed on the buffer layer 11 so as to have a channel region 12c and a drain region 12d and a source region 12s and a channel region 12c of the active layer 12 A gate electrode 14 formed on the gate insulating film 13 so as to overlap the channel region 12c of the active layer 12; a gate electrode 14 formed on the active layer 12 and the gate electrode 14, And the source region 12c of the active layer 12 through the first and second contact holes CH1 and CH2 formed in the interlayer insulating film 15 And a protective film 18 covering the drain electrode 16 and the source electrode 17 to be connected, the drain electrode 16 and the source electrode 17, and the interlayer insulating film 15.

상기 커패시터(Cst)는 버퍼층(11) 상에 정의된 박막 트랜지스터 영역(TA)에 형성되는 것으로, 상기 박막 트랜지스터의 소스 전극(17), 상기 소스 전극(17)에 중첩되도록 버퍼층(11) 상에 형성된 커패시터 전극(CE), 및 상기 커패시터 전극(CE)과 상기 소스 전극(17) 사이의 층간 절연막(15)에 의해 형성된다.The capacitor Cst is formed in the thin film transistor region TA defined on the buffer layer 11. The capacitor Cst is formed on the buffer layer 11 so as to overlap the source electrode 17 and the source electrode 17 of the thin film transistor. And a capacitor electrode CE formed thereon and an interlayer insulating film 15 between the capacitor electrode CE and the source electrode 17. [

상기 화소 전극(PE)은 버퍼층(11) 상에 정의된 개구 영역(OA)에 형성되어 박막 트랜지스터의 소스 전극(17)에 연결된다. 이때, 상기 화소 전극(PE)은 보호막(18)에 형성된 비아홀(VH)을 통해 상기 소스 전극(17)에 연결된다.The pixel electrode PE is formed in the opening area OA defined on the buffer layer 11 and is connected to the source electrode 17 of the thin film transistor. At this time, the pixel electrode PE is connected to the source electrode 17 through a via hole VH formed in the passivation layer 18.

이와 같은 종래의 디스플레이 장치는 상기 박막 트랜지스터의 소스 전극(17)과 커패시터 전극(CE) 및 층간 절연막(15)의 중첩 면적에 대응되는 용량을 가지는 커패시터(Cst)를 포함하고 있다.Such a conventional display device includes a capacitor Cst having a capacitance corresponding to the overlapping area of the source electrode 17 of the thin film transistor and the capacitor electrode CE and the interlayer insulating film 15.

그러나, 최근 기술발전에 따라 보다 큰 용량을 가지는 커패시터(Cst)가 요구되고 있고, 이러한 요구에 따라 커패시터(Cst)의 면적을 증가시킬 경우 증가되는 커패시터(Cst)의 면적만큼 상기 개구 영역(OA)이 감소하게 된다.However, according to recent technological developments, a capacitor Cst having a larger capacity is required, and when the area of the capacitor Cst is increased according to the demand, the area of the opening area OA is increased by the area of the capacitor Cst, .

따라서, 개구 영역의 감소 없이 커패시터(Cst)의 용량을 증가시킬 수 있는 방안이 요구된다.Therefore, there is a demand for a method of increasing the capacity of the capacitor Cst without decreasing the aperture region.

본 발명은 전술한 종래의 요구에 부응하기 위해 안출된 것으로서, 개구 영역의 감소 없이 커패시터의 용량을 증가시킬 수 있는 디스플레이 장치 및 그 제조 방법을 제공하는 것을 기술적 과제로 한다.SUMMARY OF THE INVENTION It is a general object of the present invention to provide a display device capable of increasing the capacity of a capacitor without reducing the aperture area, and a manufacturing method thereof.

전술한 기술적 과제를 달성하기 위한 본 발명에 따른 디스플레이 장치는 박막 트랜지스터 영역과 개구 영역을 가지는 기판; 상기 기판의 박막 트랜지스터 영역에 형성되어 박막 트랜지스터; 상기 기판의 개구 영역에 형성되어 상기 박막 트랜지스터에 접속된 화소 전극; 및 상기 화소 전극에 중첩되도록 상기 기판의 개구 영역에 형성된 커패시터 전극을 포함하여 구성될 수 있다.According to an aspect of the present invention, there is provided a display device including: a substrate having a thin film transistor region and an opening region; A thin film transistor formed in the thin film transistor region of the substrate; A pixel electrode formed in an opening region of the substrate and connected to the thin film transistor; And a capacitor electrode formed in the opening region of the substrate so as to overlap the pixel electrode.

상기 디스플레이 장치는 상기 화소 전극 상에 형성된 유기 발광 소자; 및 상기 유기 발광 소자에 접속되는 캐소드 전극층을 더 포함하여 구성될 수 있다.The display device may further include: an organic light emitting diode formed on the pixel electrode; And a cathode electrode layer connected to the organic light emitting device.

전술한 기술적 과제를 달성하기 위한 본 발명에 따른 디스플레이 장치의 제조 방법은 기판 상에 정의된 박막 트랜지스터 영역 및 개구 영역을 포함하는 디스플레이 장치의 제조 방법으로서, 상기 기판의 박막 트랜지스터 영역에 박막 트랜지스터와 상기 기판의 개구 영역에 커패시터 전극을 형성하는 공정; 및 상기 기판의 개구 영역에 상기 박막 트랜지스터에 연결됨과 아울러 상기 커패시터 전극에 중첩되는 화소 전극을 형성하는 공정을 포함하여 이루어질 수 있다.According to another aspect of the present invention, there is provided a method of manufacturing a display device including a thin film transistor region and an opening region defined on a substrate, the thin film transistor region including a thin film transistor Forming a capacitor electrode in an opening region of the substrate; And forming a pixel electrode connected to the thin film transistor in the opening region of the substrate and overlapping the capacitor electrode.

상기 기판의 박막 트랜지스터 영역에 박막 트랜지스터와 상기 기판의 개구 영역에 커패시터 전극을 형성하는 공정은 상기 박막 트랜지스터 영역과 개구 영역 각각에 액티브 패턴을 형성하는 공정; 상기 박막 트랜지스터 영역에 형성된 상기 액티브 패턴의 채널 영역에만 마스크 패턴을 형성하는 공정; 상기 마스크 패턴을 마스크로 한 건식 에칭 공정을 통해 상기 액티브 패턴과 에칭 가스의 반응을 통해 상기 마스크 패턴에 의해 가려지지 않는 상기 액티브 패턴을 도체화시켜, 상기 박막 트랜지스터 영역 상에 도체화되지 않은 상기 채널 영역과 도체화된 드레인 영역 및 소스 영역을 가지는 액티브층과 상기 개구 영역 상에 도체화된 커패시터 전극을 형성하는 공정; 상기 액티브층의 채널 영역 상에만 게이트 절연막을 형성하는 공정; 상기 게이트 절연막 상에만 게이트 전극을 형성하는 공정; 상기 액티브층과 상기 게이트 전극 및 상기 커패시터 전극 상에 층간 절연막을 형성하는 공정; 상기 층간 절연막 상에 상기 드레인 영역과 연결되는 드레인 전극, 및 상기 소스 영역과 연결되는 소스 전극을 형성하는 공정; 및 상기 드레인 전극과 상기 소스 전극 상에 보호막을 형성하는 공정을 포함하여 이루어질 수 있다.Wherein the step of forming the thin film transistor in the thin film transistor region of the substrate and the capacitor electrode in the opening region of the substrate includes the steps of: forming an active pattern in each of the thin film transistor region and the opening region; Forming a mask pattern only in a channel region of the active pattern formed in the thin film transistor region; The active pattern is shielded by the mask pattern through a reaction of the active pattern with an etching gas through a dry etching process using the mask pattern as a mask to conduct the active pattern on the thin film transistor region, Forming an active layer having a region, a conductive drain region, and a source region and a conductive electrode formed on the opening region; Forming a gate insulating film only on a channel region of the active layer; Forming a gate electrode only on the gate insulating film; Forming an interlayer insulating film on the active layer, the gate electrode, and the capacitor electrode; Forming a drain electrode connected to the drain region on the interlayer insulating film, and a source electrode connected to the source region; And forming a protective layer on the drain electrode and the source electrode.

상기 기판의 박막 트랜지스터 영역에 박막 트랜지스터와 상기 기판의 개구 영역에 커패시터 전극을 형성하는 공정은 상기 박막 트랜지스터 영역과 개구 영역 각각에 액티브 패턴을 형성하는 공정; 상기 액티브 패턴을 덮는 게이트 절연막을 형성하는 공정; 상기 박막 트랜지스터 영역에 형성된 상기 액티브 패턴의 채널 영역에 중첩되는 상기 게이트 절연막 상에만 게이트 전극을 형성하는 공정; 상기 게이트 전극을 마스크로 한 건식 에칭 공정을 통해 상기 게이트 절연막을 제거함과 동시에 상기 액티브 패턴과 에칭 가스의 반응을 통해 상기 게이트 전극에 의해 가려지지 않는 상기 액티브 패턴을 도체화시켜, 상기 박막 트랜지스터 영역 상에 도체화되지 않은 채널 영역과 도체화된 드레인 영역 및 소스 영역을 가지는 액티브층과 상기 개구 영역 상에 도체화된 커패시터 전극을 형성하는 공정; 상기 액티브층과 상기 게이트 전극 및 상기 커패시터 전극 상에 층간 절연막을 형성하는 공정; 상기 층간 절연막 상에 상기 드레인 영역과 연결되는 드레인 전극, 및 상기 소스 영역과 연결되는 소스 전극을 형성하는 공정; 및 상기 드레인 전극과 상기 소스 전극 상에 보호막을 형성하는 공정을 포함하여 이루어질 수 있다.Wherein the step of forming the thin film transistor in the thin film transistor region of the substrate and the capacitor electrode in the opening region of the substrate includes the steps of: forming an active pattern in each of the thin film transistor region and the opening region; Forming a gate insulating film covering the active pattern; Forming a gate electrode on only the gate insulating film which overlaps the channel region of the active pattern formed in the thin film transistor region; The gate insulating film is removed through a dry etching process using the gate electrode as a mask, and the active pattern, which is not covered by the gate electrode through the reaction of the etching gas with the active pattern, is made conductive, Forming an active layer having an undecorated channel region, a conductorized drain region, and a source region in the substrate, and a capacitor electrode formed on the opening region; Forming an interlayer insulating film on the active layer, the gate electrode, and the capacitor electrode; Forming a drain electrode connected to the drain region on the interlayer insulating film, and a source electrode connected to the source region; And forming a protective layer on the drain electrode and the source electrode.

상기 기판의 박막 트랜지스터 영역에 박막 트랜지스터와 상기 기판의 개구 영역에 커패시터 전극을 형성하는 공정은 상기 박막 트랜지스터 영역에 게이트 전극을 형성하는 공정; 상기 게이트 전극 상에 게이트 절연막을 형성하는 공정; 상기 개구 영역, 및 상기 게이트 전극과 중첩되는 상기 박막 트랜지스터 영역 각각에 액티브 패턴을 형성하는 공정; 상기 액티브 패턴을 포함하는 상기 게이트 절연막 상에 에치 스토퍼층을 형성하는 공정; 상기 박막 트랜지스터 영역에 형성된 상기 액티브 패턴의 채널 영역에 중첩되는 상기 에치 스토퍼층 상에만 마스크 패턴을 형성하는 공정; 상기 마스크 패턴을 마스크로 한 건식 에칭 공정을 통해 상기 에치 스토퍼층을 제거함과 동시에 상기 액티브 패턴과 에칭 가스의 반응을 통해 상기 마스크 패턴에 의해 가려지지 않는 상기 액티브 패턴을 도체화시켜, 상기 박막 트랜지스터 영역 상에 도체화되지 않은 채널 영역과 도체화된 드레인 영역 및 소스 영역을 가지는 액티브층과 상기 개구 영역 상에 도체화된 커패시터 전극을 형성하는 공정; 상기 게이트 절연막 상에 상기 드레인 영역과 연결되는 드레인 전극, 및 상기 소스 영역과 연결되는 소스 전극을 형성하는 공정; 및 상기 드레인 전극과 상기 소스 전극 및 상기 커패시터 전극 상에 보호막을 형성하는 공정을 포함하여 이루어질 수 있다.Forming a thin film transistor in the thin film transistor region of the substrate and a capacitor electrode in an opening region of the substrate, the process comprising: forming a gate electrode in the thin film transistor region; Forming a gate insulating film on the gate electrode; Forming an active region in each of the opening region and the thin film transistor region overlapping with the gate electrode; Forming an etch stopper layer on the gate insulating film including the active pattern; Forming a mask pattern only on the etch stopper layer overlapping with the channel region of the active pattern formed in the thin film transistor region; The etching stopper layer is removed through a dry etching process using the mask pattern as a mask, and the active pattern, which is not covered by the mask pattern through the reaction of the etching gas with the active pattern, is made conductive, Forming an active layer having a non-conductive channel region, a conductive drain region, and a source region on the gate electrode and a conductive electrode formed on the opening region; Forming a drain electrode connected to the drain region on the gate insulating film, and a source electrode connected to the source region; And forming a protective layer on the drain electrode, the source electrode, and the capacitor electrode.

상기 과제의 해결 수단에 의하면, 본 발명에 따른 디스플레이 장치 및 그 제조 방법은 투명 재질인 산화물 반도체로부터 도체화된 커패시터 전극을 화소 전극 중첩되는 개구 영역에 형성함으로써 개구 영역의 감소 없이 커패시터의 용량을 증가시킬 수 있다.According to an aspect of the present invention, there is provided a display device and a method of manufacturing the same, wherein a capacitor electrode made from a transparent oxide semiconductor is formed in an opening region overlapping a pixel electrode, thereby increasing the capacitance of the capacitor without reducing the aperture region .

도 1은 종래의 디스플레이 장치의 개략적인 단면도이다.
도 2는 본 발명의 제 1 실시 예에 따른 디스플레이 장치의 개략적인 단면도이다.
도 3은 본 발명의 제 2 실시 예에 따른 디스플레이 장치의 개략적인 단면도이다.
도 4a 내지 도 4e는 본 발명의 제 1 실시 예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 5a 내지 도 5e는 본 발명의 제 2 실시 예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 6a 내지 도 6e는 본 발명의 제 3 실시 예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 7은 유기 발광 디스플레이 장치의 한 화소에 있어서, 종래와 본 발명 각각의 커패시터 구조에 따른 개구율을 비교하여 나타내는 도면이다.1 is a schematic cross-sectional view of a conventional display device.
2 is a schematic cross-sectional view of a display device according to a first embodiment of the present invention.
3 is a schematic cross-sectional view of a display device according to a second embodiment of the present invention.
4A to 4E are cross-sectional views illustrating a method of manufacturing a display device according to a first embodiment of the present invention.
5A to 5E are process cross-sectional views illustrating a method of manufacturing a display device according to a second embodiment of the present invention.
6A to 6E are cross-sectional views illustrating a method of manufacturing a display device according to a third embodiment of the present invention.
7 is a view showing a comparison of aperture ratios according to the capacitor structures of the conventional and the present invention in one pixel of the organic light emitting display device.

한편, 본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다. Meanwhile, the meaning of the terms described in the present specification should be understood as follows.

"상에"라는 용어는 어떤 구성이 다른 구성의 바로 상면에 형성되는 경우뿐만 아니라 이들 구성들 사이에 제3의 구성이 개재되는 경우까지 포함하는 것을 의미한다.The term "on" means not only when a configuration is formed directly on top of another configuration, but also when a third configuration is interposed between these configurations.

"포함하다" 또는 "가지다" 등의 용어는 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.It should be understood that the terms "comprises" or "having" does not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, or combinations thereof.

이하에서는 본 발명에 따른 디스플레이 장치 및 그 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
Hereinafter, preferred embodiments of a display device and a manufacturing method thereof according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 제 1 실시 예에 따른 디스플레이 장치의 개략적인 단면도이다.2 is a schematic cross-sectional view of a display device according to a first embodiment of the present invention.

도 2를 참조하면, 본 발명의 제 1 실시 예에 따른 디스플레이 장치는 기판(100) 상의 박막 트랜지스터 영역(TA)에 형성된 박막 트랜지스터, 기판(100) 상의 개구 영역(OA)에 형성되어 박막 트랜지스터에 접속된 화소 전극(PE), 및 상기 화소 전극(PE)에 중첩되도록 상기 개구 영역(OA)에 형성되어 상기 화소 전극(PE)과 함께 커패시터를 형성하는 커패시터 전극(CE)을 포함하여 구성된다.2, a display device according to a first embodiment of the present invention includes a thin film transistor formed in a thin film transistor region TA on a substrate 100, a thin film transistor formed in an opening region OA on the substrate 100, And a capacitor electrode CE formed in the opening region OA to overlap the pixel electrode PE and forming a capacitor together with the pixel electrode PE.

먼저, 상기 기판(100)은 주로 유리로 이루어지지만, 구부리거나 휠 수 있는 투명한 플라스틱, 예로서, 폴리이미드로 이루어질 수 있다. 상기 폴리이미드를 상기 기판(100)의 재료로 이용할 경우에는, 상기 기판(100) 상에서 고온의 증착 공정이 이루어짐을 감안할 때, 고온에서 견딜 수 있는 내열성이 우수한 폴리이미드가 이용될 수 있다. 이러한 상기 기판(100)의 상면 전체에는 버퍼층(110)이 형성되어 있다.First, the substrate 100 is mainly made of glass, but may be made of a transparent plastic, such as polyimide, which can be bent or twisted. When the polyimide is used as the material of the substrate 100, a polyimide excellent in heat resistance that can withstand high temperatures can be used, considering that a high temperature deposition process is performed on the substrate 100. A buffer layer 110 is formed on the entire upper surface of the substrate 100.

상기 버퍼층(110)은 상기 박막 트랜지스터의 제조 공정 중 고온 공정시 상기 기판(100) 상에 함유된 물질이 박막 트랜지스터로 확산되는 것을 차단하는 역할을 한다. 또한, 상기 버퍼층(110)은 본 발명에 따른 디스플레이 장치가 유기 발광 디스플레이 장치인 경우 외부의 수분이나 습기가 유기 발광 디스플레이 장치의 내부로 침투하는 것을 방지하는 역할도 수행할 수 있다. 이와 같은, 상기 버퍼층(110)은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다. 상기 버퍼층(110)은 경우에 따라서 생략될 수도 있다.The buffer layer 110 functions to prevent diffusion of substances contained in the substrate 100 into the thin film transistor during a high temperature process during the manufacturing process of the thin film transistor. In addition, the buffer layer 110 may prevent external moisture or moisture from penetrating into the organic light emitting display device when the display device according to the present invention is an organic light emitting display device. The buffer layer 110 may be formed of silicon oxide or silicon nitride. The buffer layer 110 may be omitted in some cases.

상기 박막 트랜지스터는 버퍼층(110) 상에 정의된 박막 트랜지스터 영역(TA)에 형성되어 화소 전극(PE)에 접속된다. 이러한, 박막 트랜지스터는 액티브층(120), 게이트 전극(140), 드레인 전극(160), 및 소스 전극(170)을 포함한다.The thin film transistor is formed in the thin film transistor region TA defined on the buffer layer 110 and is connected to the pixel electrode PE. The thin film transistor includes an active layer 120, a gate electrode 140, a drain electrode 160, and a source electrode 170.

상기 액티브층(120)은 버퍼층(110) 상에 정의된 박막 트랜지스터 영역(TA)에 형성된 채널 영역(120c)과 드레인 영역(120d) 및 소스 영역(120s)을 포함한다. 상기 Zinc Oxide, Tin Oxide, Ga-In-Zn Oxide, In-Zn Oxide, 또는 In-Sn Oxide 등의 산화물로 이루어지거나, 상기 산화물에 Al, Ni, Cu, Ta, Mo, Zr, V, Hf 또는 Ti 물질의 이온이 도핑된 산화물로 이루어질 수 있다. 이러한 상기 액티브층(120)은 후술될 게이트 절연막(130)의 건식 에칭 공정시 건식 에칭 가스에 의해 도체화되는 드레인 영역(120d)과 소스 영역(120s), 및 도체화되지 않은 채널 영역(120c)을 포함한다. 이때, 상기 드레인 영역(120d)과 소스 영역(120s)은 상기 채널 영역(120c)을 사이에 두고 서로 이격되도록 나란하게 형성된다.The active layer 120 includes a channel region 120c and a drain region 120d and a source region 120s formed in the thin film transistor region TA defined on the buffer layer 110. [ Or a metal oxide such as Al, Ni, Cu, Ta, Mo, Zr, V, Hf, or the like, or an oxide such as zirconium oxide, tin oxide, gallium oxide, gallium oxide, Ions of a Ti material may be doped with an oxide. The active layer 120 includes a drain region 120d and a source region 120s and a nonconducting channel region 120c that are formed by a dry etching process in a dry etching process of a gate insulating layer 130, . At this time, the drain region 120d and the source region 120s are formed to be spaced apart from each other with the channel region 120c therebetween.

상기 액티브층(120)의 채널 영역(120c) 상에는 게이트 절연막(130)이 형성되어 있다. 상기 게이트 절연막(130)은 상기 액티브층(120)을 포함하는 기판(100)의 상면 전체에 형성되지 않고 상기 액티브층(120)의 채널 영역(120c) 상에만 형성된다.A gate insulating layer 130 is formed on the channel region 120c of the active layer 120. [ The gate insulating layer 130 is not formed on the entire upper surface of the substrate 100 including the active layer 120 but is formed only on the channel region 120c of the active layer 120. [

상기 게이트 전극(140)은 상기 액티브층(120)의 채널 영역(120c)에 중첩되도록 게이트 절연막(130) 상에 형성된다. 상기 게이트 전극(140)은 건식 에칭 공정을 이용한 게이트 절연막(130)의 패터닝 공정시 건식 에칭 가스에 의해 상기 액티브층(120)의 채널 영역(120c)이 도체화되지 않도록 하는 마스크 역할을 한다. 이러한 상기 게이트 전극(140)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다. The gate electrode 140 is formed on the gate insulating layer 130 so as to overlap the channel region 120c of the active layer 120. [ The gate electrode 140 serves as a mask to prevent the channel region 120c of the active layer 120 from becoming conductive by the dry etching gas during the patterning process of the gate insulating layer 130 using the dry etching process. The gate electrode 140 may be formed of one selected from the group consisting of Mo, Al, Cr, Au, Ti, Ni, They may be composed of a single layer of the metal or alloy or multiple layers of two or more layers.

상기 게이트 전극(130)과 상기 액티브층(120)의 드레인 영역(120d) 및 소스 영역(120s) 상에는 층간 절연막(150)이 형성되어 있다. 이러한 상기 층간 절연막(150)에는 상기 액티브층(120)의 드레인 영역(120d) 및 소스 영역(120s) 각각의 일부 영역을 노출시키는 제 1 및 제 2 콘택홀(CH1, CH2) 각각이 형성되어 있다.An interlayer insulating layer 150 is formed on the gate electrode 130 and the drain region 120d and the source region 120s of the active layer 120. [ The first and second contact holes CH1 and CH2 are formed in the interlayer insulating layer 150 to expose a portion of each of the drain region 120d and the source region 120s of the active layer 120 .

상기 층간 절연막(150)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질로 이루어질 수 있다.The interlayer insulating layer 150 may be formed of an insulating material such as silicon oxide or silicon nitride.

상기 드레인 전극(160)은 상기 제 1 콘택홀(CH1)을 통해 상기 액티브층(120)의 드레인 영역(120d)에 연결되도록 상기 층간 절연막(150) 상에 형성된다.The drain electrode 160 is formed on the interlayer insulating layer 150 to be connected to the drain region 120d of the active layer 120 through the first contact hole CH1.

상기 소스 전극(170)은 상기 제 2 콘택홀(CH2)을 통해 상기 액티브층(120)의 소스 영역(120s)에 연결되도록 상기 층간 절연막(150) 상에 형성된다.The source electrode 170 is formed on the interlayer insulating film 150 to be connected to the source region 120s of the active layer 120 through the second contact hole CH2.

상기 드레인 전극(160)과 상기 소스 전극(170)은 동일한 금속 재질로 이루어지는 것으로, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.The drain electrode 160 and the source electrode 170 are made of the same metal material and may be formed of a metal such as molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti) , Neodymium (Nd), copper (Cu), or an alloy thereof, and may be a single layer of the metal or alloy, or a multilayer of two or more layers.

상기 드레인 전극(160)과 상기 소스 전극(170) 상에는 보호막(180)이 형성되어 있다. 이때, 상기 보호막(800)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질로 이루어질 수 있지만, 이에 한정되지 않고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 절연 물질로 이루어질 수도 있다.A protective layer 180 is formed on the drain electrode 160 and the source electrode 170. At this time, the passivation layer 800 may be made of an insulating material such as silicon oxide or silicon nitride. However, the passivation layer 800 may be formed of an insulating material such as photo acryl or benzocyclobutene (BCB).

상기 화소 전극(PE)은 상기 기판(100) 상에 정의된 상기 개구 영역(OA) 상의 보호막(180) 상에 형성되어 상기 박막 트랜지스터의 소스 전극(170)에 접속된다. 이를 위해, 상기 보호막(180)에는 상기 소스 전극(170)의 일부 영역을 노출시키는 비아홀(VH)이 형성되어 있다. 이에 따라, 상기 화소 전극(PE)은 상기 비아홀(VH)을 통해 상기 박막 트랜지스터의 소스 전극(170)에 연결된다.The pixel electrode PE is formed on the protective layer 180 on the opening area OA defined on the substrate 100 and is connected to the source electrode 170 of the thin film transistor. For this, a via hole VH is formed in the passivation layer 180 to expose a part of the source electrode 170. Accordingly, the pixel electrode PE is connected to the source electrode 170 of the thin film transistor through the via hole VH.

상기 화소 전극(PE)은 ITO와 같은 투명한 금속 산화물로 이루어질 수 있지만, 이에 한정되지 않고, 본 발명에 따른 디스플레이 장치가 전면 발광 방식의 유기 발광 표시 장치일 경우에는 반사율이 높은 불투명한 금속으로 이루어질 수도 있다.The pixel electrode PE may be made of a transparent metal oxide such as ITO. However, the present invention is not limited thereto. When the display device according to the present invention is an organic light emitting display device of a top emission type, the pixel electrode PE may be made of an opaque metal have.

상기 커패시터 전극(CE)은 상기 화소 전극(PE)에 중첩되도록 상기 개구 영역(OA)의 상기 버퍼층(110) 상에 형성된다. 이에 따라, 상기 개구 영역(OA)에는 상기 커패시터 전극(CE), 상기 층간 절연막(150), 상기 보호막(180), 및 상기 화소 전극(PE)에 의해 커패시터(Cst)가 형성된다. 즉, 상기 커패시터(Cst)는 상기 개구 영역(OA)에서 서로 중첩되는 상기 화소 전극(PE)과 커패시터 전극(CE) 사이에 형성된 층간 절연막(150)과 보호막(180)에 의해 형성된다. 이러한 상기 커패시터(Cst)는 화소 전극(PE)과 중첩되는 면적을 가지기 때문에 종래보다 상대적으로 큰 정전 용량을 가지게 된다. 한편, 상기 커패시터(Cst)는 상기 화소 전극(PE)과 커패시터 전극(CE) 사이에 층간 절연막(150)과 보호막(180)으로 이루어지는 것으로 설명하였지만, 보호막(180) 상에 형성되는 평탄화층(미도시)을 더 포함할 수 있으나, 이 경우 상기 화소 전극(PE)과 커패시터 전극(CE) 사이의 두께 증가로 인해 커패시터(Cst)가 형성될 수 없기 때문에, 상기 평탄화층은 생략되는 것이 바람직하며, 나아가 상기 보호막(180) 역시 생략될 수도 있다.The capacitor electrode CE is formed on the buffer layer 110 of the opening region OA so as to overlap the pixel electrode PE. Accordingly, the capacitor Cst is formed in the opening area OA by the capacitor electrode CE, the interlayer insulating layer 150, the passivation layer 180, and the pixel electrode PE. That is, the capacitor Cst is formed by the interlayer insulating layer 150 and the passivation layer 180 formed between the pixel electrode PE and the capacitor electrode CE overlapping each other in the opening region OA. Since the capacitor Cst has an area overlapping the pixel electrode PE, the capacitor Cst has a relatively larger electrostatic capacity than the conventional one. The capacitor Cst includes the interlayer insulating layer 150 and the passivation layer 180 between the pixel electrode PE and the capacitor electrode CE. The passivation layer 180 may have a planarization layer The capacitor Cst can not be formed due to an increase in thickness between the pixel electrode PE and the capacitor electrode CE and thus the planarization layer is preferably omitted, Further, the protective film 180 may be omitted.

상기 커패시터 전극(CE)은 상기 박막 트랜지스터의 액티브층(120)을 구성하는 산화물 반도체로 이루어지되, 전술한 바와 같이, 게이트 절연막(130)의 패터닝 공정시 사용되는 건식 에칭 가스에 의해 도체화되어 형성된다. 이에 따라, 상기 박막 트랜지스터의 액티브층(120)과 상기 커패시터 전극(CE) 모두는 동일한 층, 즉 버퍼층(110) 위에 형성된다.The capacitor electrode CE is formed of an oxide semiconductor constituting the active layer 120 of the thin film transistor and is formed into a conductor by the dry etching gas used in the patterning process of the gate insulating layer 130 do. Accordingly, both the active layer 120 and the capacitor electrode CE of the thin film transistor are formed on the same layer, that is, on the buffer layer 110.

전술한 상기 커패시터 전극(CE)은 산화물 반도체의 특성에 의해 도체화된 투명 재질로서 상기 화소 전극(PE)과 중첩되어 화소 전극(PE)과 동일한 면적을 가지도록 개구 영역(OA)에 형성되기 때문에 수직 전계 방식의 액정 디스플레이 장치 또는 배면 발광 방식의 유기 발광 디스플레이 장치와 같은 디스플레이 장치에 적용될 수 있다.The capacitor electrode CE described above is formed in the opening region OA so as to be overlapped with the pixel electrode PE and having the same area as the pixel electrode PE as a transparent material made conductive by the characteristics of the oxide semiconductor The present invention can be applied to a display device such as a vertical electric field type liquid crystal display device or a bottom emission type organic light emitting display device.

본 발명에 따른 디스플레이 장치가 수직 전계 방식의 액정 디스플레이 장치일 경우, 상기 커패시터 전극(CE)의 일측은 상기 화소 전극(PE)에 대향되도록 형성되는 공통 전극(미도시)에 공급되는 별도의 공통 배선에 연결될 수 있다.When the display device according to the present invention is a liquid crystal display device of a vertical electric field type, one side of the capacitor electrode CE is connected to a common electrode (not shown) supplied to a common electrode Lt; / RTI >

또한, 본 발명에 따른 디스플레이 장치가 배면 발광 방식의 유기 발광 디스플레이 장치일 경우, 상기 커패시터 전극(CE)의 일측은 상기 박막 트랜지스터 영역(TA)에 형성된 트랜지스터(TFT)의 게이트 전극(140)에 연결된다.When the display device according to the present invention is an organic light emitting display device of a bottom emission type, one side of the capacitor electrode CE is connected to a gate electrode 140 of a transistor (TFT) formed in the thin film transistor region TA do.

한편, 본 발명에 따른 디스플레이 장치가 전면 발광 방식의 유기 발광 디스플레이 장치일 경우, 본 발명에 따른 디스플레이 장치는 상기 개구 영역(OA)의 화소 전극(PE) 상에 형성된 유기 발광 소자(미도시), 및 상기 유기 발광 소자에 접속되는 캐소드 전극층(미도시)을 더 포함하여 구성될 수 있다.In the case where the display device according to the present invention is a top emission type organic light emitting display device, the display device according to the present invention may include an organic light emitting device (not shown) formed on the pixel electrode PE of the opening area OA, And a cathode electrode layer (not shown) connected to the organic light emitting device.

다른 한편, 본 발명에 따른 디스플레이 장치가 배면 발광 방식의 유기 발광 디스플레이 장치일 경우, 본 발명에 따른 디스플레이 장치는 상기 개구 영역(OA)의 화소 전극(PE) 상에 형성된 유기 발광 소자(미도시), 상기 유기 발광 소자에 중첩되도록 상기 개구 영역(OA)의 상기 층간 절연막(150)과 상기 보호막(180) 사이에 형성된 컬러 필터층(미도시), 및 상기 유기 발광 소자에 접속되는 캐소드 전극층(미도시)을 더 포함하여 구성될 수 있다.In the case where the display device according to the present invention is an organic light emitting display device of a bottom emission type, the display device according to the present invention may include an organic light emitting device (not shown) formed on the pixel electrode PE of the opening area OA, A color filter layer (not shown) formed between the interlayer insulating layer 150 of the opening region OA and the passivation layer 180 so as to overlap the organic light emitting element, and a cathode electrode layer (not shown) connected to the organic light emitting element ). ≪ / RTI >

상기 유기 발광 디스플레이 장치 각각에서, 상기 유기 발광 소자는 상기 화소 전극(PE)의 가장자리 부분을 덮는 뱅크층(미도시)에 의해 노출되는 상기 화소 전극(PE) 상에 형성된 유기층(미도시)을 포함한다. 상기 유기층은 정공 수송층/유기 발광층/전자 수송층의 구조 또는 정공 주입층/정공 수송층/유기 발광층/전자 수송층/전자 주입층의 구조를 가지도록 형성될 수 있다. 나아가, 상기 유기층은 상기 유기 발광층의 발광 효율 및/또는 수명 등을 향상시키기 위한 기능층을 더 포함하여 이루어질 수 있다.In each of the organic light emitting display devices, the organic light emitting device includes an organic layer (not shown) formed on the pixel electrode PE exposed by a bank layer (not shown) covering an edge portion of the pixel electrode PE do. The organic layer may have a structure of a hole transporting layer / an organic light emitting layer / an electron transporting layer or a structure of a hole injecting layer / a hole transporting layer / an organic light emitting layer / an electron transporting layer / an electron injecting layer. Further, the organic layer may further include a functional layer for improving the luminous efficiency and / or lifetime of the organic light emitting layer.

상기 캐소드 전극층은 상기 유기층에 접속됨과 아울러 상기 뱅크층을 덮도록 형성된다.The cathode electrode layer is connected to the organic layer and is formed to cover the bank layer.

상기 컬러 필터층은 상기 유기 발광 소자의 발광에 의해 상기 기판(110)의 배면 방향으로 방출되는 백색 광을 원하는 컬러 광으로 필터링한다.The color filter layer filters the white light emitted in the direction of the back surface of the substrate 110 with the desired color light by the emission of the organic light emitting device.

이상과 같은, 본 발명의 제 1 실시 예에 따른 디스플레이 장치는 투명 재질인 산화물 반도체로부터 도체화된 커패시터 전극(CE)을 화소 전극(PE) 중첩되는 개구 영역(OA)에 형성함으로써 개구 영역(OA)의 감소 없이 커패시터(Cst)의 용량을 증가시킬 수 있다.
In the display device according to the first embodiment of the present invention as described above, the capacitor electrode CE made of a transparent oxide semiconductor is formed in the opening region OA in which the pixel electrode PE overlaps the opening region OA The capacitance of the capacitor Cst can be increased without decreasing the capacitance of the capacitor Cst.

도 3은 본 발명의 제 2 실시 예에 따른 디스플레이 장치의 개략적인 단면도로서, 이는, 게이트 전극이 액티브층의 하부에 위치하는 버텀 게이트(Bottom Gate) 구조에 관한 것이다. 비록 형성 위치가 상이하다 하더라도 전술한 실시 예와 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 재료 및 구조 등에서 동일한 사항에 대한 반복 설명은 생략하기로 한다.3 is a schematic cross-sectional view of a display device according to a second embodiment of the present invention, which relates to a bottom gate structure in which a gate electrode is located below an active layer. The same reference numerals are given to the same components as those of the above-described embodiment, and repetitive description of the same items in the materials, structures and the like will be omitted.

도 3을 참조하면, 본 발명의 제 2 실시 예에 따른 디스플레이 장치는 기판(100) 상의 박막 트랜지스터 영역(TA)에 형성된 박막 트랜지스터, 기판(100) 상의 개구 영역(OA)에 형성되어 박막 트랜지스터에 접속된 화소 전극(PE), 및 상기 화소 전극(PE)에 중첩되도록 상기 개구 영역(OA)에 형성되어 상기 화소 전극(PE)과 함께 커패시터를 형성하는 커패시터 전극(CE)을 포함하여 구성된다.3, a display device according to a second embodiment of the present invention includes a thin film transistor formed in a thin film transistor region TA on a substrate 100, a thin film transistor formed in an opening region OA on the substrate 100, And a capacitor electrode CE formed in the opening region OA to overlap the pixel electrode PE and forming a capacitor together with the pixel electrode PE.

상기 박막 트랜지스터는 기판(100) 상에 정의된 박막 트랜지스터 영역(TA)에 형성되어 화소 전극(PE)에 접속된다. 이러한, 박막 트랜지스터는 게이트 전극(140), 액티브층(120), 에치 스토퍼층(Etch Stopper; 190), 드레인 전극(160), 및 소스 전극(170)을 포함한다.The thin film transistor is formed in the thin film transistor region TA defined on the substrate 100 and is connected to the pixel electrode PE. The thin film transistor includes a gate electrode 140, an active layer 120, an etch stopper layer 190, a drain electrode 160, and a source electrode 170.

상기 게이트 전극(140)은 상기 박막 트랜지스터 영역(TA)에 형성된다. 이러한 상기 게이트 전극(140) 상에는 게이트 절연막(130)이 형성되어 있다.The gate electrode 140 is formed in the thin film transistor region TA. A gate insulating layer 130 is formed on the gate electrode 140.

상기 액티브층(120)은 상기 게이트 전극(140)에 중첩되도록 상기 게이트 절연막(130) 상에 형성된 채널 영역(120c)과 드레인 영역(120d) 및 소스 영역(120s)을 포함한다. 이러한 상기 액티브층(120)은 상기 에치 스토퍼층(190)의 건식 에칭 공정시 에칭 가스에 의해 도체화되는 드레인 영역(120d)과 소스 영역(120s), 및 도체화되지 않는 채널 영역(120c)을 포함한다. 이때, 상기 드레인 영역(120d)과 소스 영역(120s)은 상기 채널 영역(120c)을 사이에 두고 서로 이격되도록 나란하게 형성된다.The active layer 120 includes a channel region 120c and a drain region 120d and a source region 120s formed on the gate insulating layer 130 so as to overlap the gate electrode 140. [ The active layer 120 includes a drain region 120d and a source region 120s which are made conductive by an etching gas during a dry etching process of the etch stopper layer 190 and a channel region 120c . At this time, the drain region 120d and the source region 120s are formed to be spaced apart from each other with the channel region 120c therebetween.

상기 에치 스토퍼층(190)은 액티브층(120)의 채널 영역(120c) 상에만 형성되어 상기 액티브층(120)의 채널 영역(120c)의 보호 및 상기 도체화를 방지하는 마스크 역할을 한다. 이러한 상기 에치 스토퍼층(190)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 절연 물질로 이루어질 수도 있다.The etch stopper layer 190 is formed only on the channel region 120c of the active layer 120 and functions as a mask for protecting the channel region 120c of the active layer 120 and preventing the conduction. The etch stopper layer 190 may be formed of an insulating material such as silicon oxide or silicon nitride, but may be formed of an insulating material such as photo acryl or benzocyclobutene (BCB) have.

상기 드레인 전극(160)은 상기 액티브층(120)의 드레인 영역(120d)에 연결되도록 상기 게이트 절연막(130)과 상기 액티브층(120)의 드레인 영역(120d) 및 상기 에치 스토퍼층(190)의 일측 상에 형성된다.The drain electrode 160 is formed on the drain region 120d of the active layer 120 and the drain stopper layer 190 of the active layer 120 to be connected to the drain region 120d of the active layer 120. [ Is formed on one side.

상기 소스 전극(170)은 상기 액티브층(120)의 소스 영역(120s)에 연결되도록 상기 게이트 절연막(130)과 상기 액티브층(120)의 소스 영역(120d) 및 상기 에치 스토퍼층(190)의 타측 상에 형성된다. 상기 드레인 전극(160)과 상기 소스 전극(170) 각각은 상기 에치 스토퍼층(190) 상에서 서로 분리된다.The source electrode 170 is formed on the source region 120d of the active layer 120 and the source stopper layer 190 of the etch stopper layer 190 so as to be connected to the source region 120s of the active layer 120. [ Is formed on the other side. The drain electrode 160 and the source electrode 170 are separated from each other on the etch stopper layer 190.

상기 드레인 전극(160)과 상기 소스 전극(170)을 포함하는 기판(100) 상에는 보호막(180)이 형성되어 있다.A protective layer 180 is formed on the substrate 100 including the drain electrode 160 and the source electrode 170.

상기 화소 전극(PE)은 상기 기판(100) 상에 정의된 상기 개구 영역(OA) 상의 보호막(180) 상에 형성되어 상기 박막 트랜지스터의 소스 전극(170)에 접속된다. 이를 위해, 상기 보호막(180)에는 상기 소스 전극(170)의 일부 영역을 노출시키는 비아홀(VH)이 형성되어 있다. 이에 따라, 상기 화소 전극(PE)은 상기 비아홀(VH)을 통해 상기 박막 트랜지스터의 소스 전극(170)에 연결된다.The pixel electrode PE is formed on the protective layer 180 on the opening area OA defined on the substrate 100 and is connected to the source electrode 170 of the thin film transistor. For this, a via hole VH is formed in the passivation layer 180 to expose a part of the source electrode 170. Accordingly, the pixel electrode PE is connected to the source electrode 170 of the thin film transistor through the via hole VH.

상기 화소 전극(PE)은 ITO와 같은 투명한 금속 산화물로 이루어질 수 있지만, 이에 한정되지 않고, 본 발명에 따른 디스플레이 장치가 전면 발광 방식의 유기 발광 표시 장치일 경우에는 반사율이 높은 불투명한 금속으로 이루어질 수도 있다.The pixel electrode PE may be made of a transparent metal oxide such as ITO. However, the present invention is not limited thereto. When the display device according to the present invention is an organic light emitting display device of a top emission type, the pixel electrode PE may be made of an opaque metal have.

상기 커패시터 전극(CE)은 상기 화소 전극(PE)에 중첩되도록 상기 개구 영역(OA)의 상기 게이트 절연막(130) 상에 형성된다. 이에 따라, 상기 개구 영역(OA)에는 상기 커패시터 전극(CE), 상기 보호막(180), 및 상기 화소 전극(PE)에 의해 커패시터(Cst)가 형성된다. 즉, 상기 커패시터(Cst)는 상기 개구 영역(OA)에서 서로 중첩되는 상기 화소 전극(PE)과 커패시터 전극(CE) 사이에 형성된 보호막(180)에 의해 형성된다. 이러한 상기 커패시터(Cst)는 화소 전극(PE)과 중첩되는 면적을 가지기 때문에 종래보다 상대적으로 큰 정전 용량을 가지게 된다.The capacitor electrode CE is formed on the gate insulating film 130 of the opening region OA so as to overlap the pixel electrode PE. Accordingly, a capacitor Cst is formed in the opening area OA by the capacitor electrode CE, the protective layer 180, and the pixel electrode PE. That is, the capacitor Cst is formed by the protective film 180 formed between the pixel electrode PE and the capacitor electrode CE overlapping each other in the opening region OA. Since the capacitor Cst has an area overlapping the pixel electrode PE, the capacitor Cst has a relatively larger electrostatic capacity than the conventional one.

상기 커패시터 전극(CE)은 상기 박막 트랜지스터의 액티브층(120)을 구성하는 산화물 반도체로 이루어지되, 전술한 바와 같이, 상기 에치 스토퍼층(190)의 패터닝 공정시 사용되는 건식 에칭 가스에 의해 도체화되어 형성된다.The capacitor electrode CE is made of an oxide semiconductor that constitutes the active layer 120 of the thin film transistor. As described above, the capacitor electrode CE is electrically conductive by the dry etching gas used in the patterning process of the etch stopper layer 190 Respectively.

전술한 상기 커패시터 전극(CE)은 산화물 반도체의 특성에 의해 도체화된 투명 재질로서 상기 화소 전극(PE)과 중첩되어 화소 전극(PE)과 동일한 면적을 가지도록 개구 영역(OA)에 형성되기 때문에 수직 전계 방식의 액정 디스플레이 장치 또는 배면 발광 방식의 유기 발광 디스플레이 장치와 같은 디스플레이 장치에 적용될 수 있다.The capacitor electrode CE described above is formed in the opening region OA so as to be overlapped with the pixel electrode PE and having the same area as the pixel electrode PE as a transparent material made conductive by the characteristics of the oxide semiconductor The present invention can be applied to a display device such as a vertical electric field type liquid crystal display device or a bottom emission type organic light emitting display device.

본 발명에 따른 디스플레이 장치가 수직 전계 방식의 액정 디스플레이 장치일 경우, 상기 커패시터 전극(CE)의 일측은 상기 화소 전극(PE)에 대향되도록 형성되는 공통 전극(미도시)에 공급되는 별도의 공통 배선에 연결될 수 있다.When the display device according to the present invention is a liquid crystal display device of a vertical electric field type, one side of the capacitor electrode CE is connected to a common electrode (not shown) supplied to a common electrode Lt; / RTI >

또한, 본 발명에 따른 디스플레이 장치가 배면 발광 방식의 유기 발광 디스플레이 장치일 경우, 상기 커패시터 전극(CE)의 일측은 상기 박막 트랜지스터 영역(TA)에 형성된 트랜지스터(TFT)의 게이트 전극(140)에 연결된다.When the display device according to the present invention is an organic light emitting display device of a bottom emission type, one side of the capacitor electrode CE is connected to a gate electrode 140 of a transistor (TFT) formed in the thin film transistor region TA do.

한편, 본 발명에 따른 디스플레이 장치가 유기 발광 디스플레이 장치일 경우, 본 발명에 따른 디스플레이 장치는 전술한 바와 같이 개구 영역(OA)에 형성된 유기 발광 소자(미도시), 캐소드 전극층(미도시), 및 상기 컬러 필터층을 더 포함하여 구성될 수 있다.In the case where the display device according to the present invention is an organic light emitting display device, the display device according to the present invention includes an organic light emitting device (not shown) formed in the opening area OA, a cathode electrode layer (not shown) And may further comprise the color filter layer.

이상과 같은, 본 발명의 제 2 실시 예에 따른 디스플레이 장치는 투명 재질인 산화물 반도체로부터 도체화된 커패시터 전극(CE)을 화소 전극(PE) 중첩되는 개구 영역(OA)에 형성함으로써 개구 영역(OA)의 감소 없이 커패시터(Cst)의 용량을 증가시킬 수 있다.
In the display device according to the second embodiment of the present invention, the capacitor electrode CE made of a transparent oxide semiconductor is formed in the opening area OA in which the pixel electrode PE overlaps the opening area OA The capacitance of the capacitor Cst can be increased without decreasing the capacitance of the capacitor Cst.

도 4a 내지 도 4e는 본 발명의 제 1 실시 예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 공정 단면도로서, 이는 전술한 도 2에 따른 디스플레이 장치의 제조 방법에 관한 것이다. 이하에서는, 각각의 구성의 재료 및 구조 등에 있어서 반복되는 부분에 대한 중복 설명은 생략하기로 한다. 4A to 4E are cross-sectional views illustrating a method of manufacturing a display device according to a first embodiment of the present invention, which relates to a method of manufacturing the display device according to the aforementioned FIG. Hereinafter, repetitive description of the repetitive portions in the materials, structures and the like of each constitution will be omitted.

우선, 도 4a에 도시된 바와 같이, 기판(100) 상에 버퍼층(110)을 형성하고, 상기 버퍼층(110) 상의 박막 트랜지스터 영역(TA) 및 개구 영역(OA) 각각에 액티브 패턴(115a, 115b)을 형성한다.4A, a buffer layer 110 is formed on a substrate 100 and active patterns 115a and 115b (not shown) are formed in the thin film transistor region TA and the opening region OA on the buffer layer 110, ).

상기 버퍼층(110)은 PECVD법에 의해 상기 기판(100)의 전체 면에 형성될 수 있다.The buffer layer 110 may be formed on the entire surface of the substrate 100 by PECVD.

상기 액티브 패턴(115a, 115b)은 스퍼터링법(Sputtering) 또는 MOCVD(Metal Organic Chemical Vapor Deposition)을 이용하여 상기 버퍼층(110) 상에 비정질 산화물 반도체를 형성하는 증착 공정, 퍼니스(furnace) 또는 급속 열처리(Rapid Thermal Process; RTP)를 이용한 약 650℃ 이상의 고온 열처리 공정에 의해 상기 비정질 산화물 반도체를 결정화하는 결정화 공정, 및 박막 트랜지스터 영역(TA)과 개구 영역(OA)을 제외한 나머지 영역에 형성된 산화물 반도체를 제거하는 패터닝 공정을 통해 형성될 수 있다.The active patterns 115a and 115b may be formed by a deposition process for forming an amorphous oxide semiconductor on the buffer layer 110 using a sputtering method or a metal organic chemical vapor deposition (MOCVD) method, a furnace or a rapid thermal process A crystallization process of crystallizing the amorphous oxide semiconductor by a high temperature heat treatment process at a temperature of about 650 ° C or more using a rapid thermal process (RTP), and a process of removing the oxide semiconductor formed in the remaining region except for the thin film transistor region TA and the opening region OA The patterning process may be performed through a patterning process.

다음, 도 4b에 도시된 바와 같이, 상기 박막 트랜지스터 영역(TA)의 액티브 패턴(115a) 상에 마스크 패턴(예를 들어, 포토 레지스트 패턴)(MP)을 형성하고, 상기 마스크 패턴(MP)을 마스크로 하여 액티브 패턴(115a, 115b)에 대한 도체화 공정을 수행한다.Next, as shown in FIG. 4B, a mask pattern (for example, photoresist pattern) MP is formed on the active pattern 115a of the thin film transistor region TA, As a mask, a conducting process for the active patterns 115a and 115b is performed.

상기 마스크 패턴(MP)은 상기 박막 트랜지스터 영역(TA)에 형성된 액티브 패턴(115a)의 중앙 영역에만 형성되고, 개구 영역(OA)에 형성된 액티브 패턴(115b) 상에는 형성되지 않는다.The mask pattern MP is formed only in the central region of the active pattern 115a formed in the thin film transistor region TA and not on the active pattern 115b formed in the opening region OA.

상기 도체화 공정은 상기 액티브 패턴(115a, 115b)에 플라즈마 처리를 수행하는 공정으로 이루어질 수 있다. 즉, Ga-In-Zn Oxide와 같은 산화물 반도체에 플라즈마 처리를 수행하게 되면 상기 산화물 반도체의 특성이 변화되어 도체화된다. The conducting process may include a process of performing a plasma process on the active patterns 115a and 115b. That is, when a plasma process is performed on an oxide semiconductor such as Ga-In-Zn oxide, the characteristics of the oxide semiconductor are changed to be a conductor.

상기 산화물 반도체에 대한 플라즈마 처리는 플라즈마 에칭(Plasma Etching) 또는 강화된 용량 결합형 플라즈마(Enhanced Capacitively Coupled Plasma) 처리 공정으로 이루어질 수 있다. 이와 같은, 플라즈마 에칭(Plasma Etching) 또는 강화된 용량 결합형 플라즈마(Enhanced Capacitively Coupled Plasma) 처리 공정은 기존의 건식 에칭(Dry Etching) 장비를 이용할 수 있어 장비 개발 비용을 절감하는 효과가 있다. 구체적인 예로서, 상기 플라즈마 에칭(Plasma Etching)은 5K∼25K의 파워, 200∼350mTorr의 압력 및 O2 분위기에서 5∼180초 동안 수행할 수 있으나 그에 한정되는 것은 아니다. 상기 강화된 용량 결합형 플라즈마(Enhanced Capacitively Coupled Plasma)는 2K∼13K(Source) 및 0K~13K(Bias)의 파워, 20∼150mTorr의 압력 및 O2 분위기에서 5∼150초 동안 수행할 수 있으나 그에 한정되는 것은 아니다.The plasma treatment for the oxide semiconductor may be performed by plasma etching or enhanced capacitively coupled plasma (enhanced capacitively coupled plasma) treatment. Such a plasma etching process or an enhanced capacitively coupled plasma (enhanced capacitively coupled plasma) process can use a conventional dry etching equipment, thereby reducing the cost of equipment development. As a specific example, the plasma etching may be performed for 5 to 180 seconds at a power of 5 K to 25 K, a pressure of 200 to 350 mTorr and an O 2 atmosphere, but is not limited thereto. The Enhanced Capacitively Coupled Plasma can be performed at a power of 2K to 13K (source) and 0K to 13K (Bias), at a pressure of 20 to 150 mTorr and in an O 2 atmosphere for 5 to 150 seconds, But is not limited thereto.

상기 도체화 공정을 수행하면, 상기 박막 트랜지스터 영역(TA)에는 액티브층(120)이 형성되고, 상기 개구 영역(OA)에는 커패시터 전극(CE)이 형성된다. 즉, 상기 커패시터 전극(CE)은 상기 마스크 패턴(MP)에 의해 가려지지 않아 도체화된 액티브 패턴(115b)의 물질로 이루어진다. 그리고, 상기 액티브층(120)은 상기 마스크 패턴(MP)에 의해 가려져 도체화되지 않은 액티브 패턴(115a)으로 이루어진 채널 영역(120c), 상기 마스크 패턴(MP)에 의해 가려지지 않아 도체화된 액티브 패턴(115a)의 물질로 이루어진 드레인 영역(120d) 및 소스 영역(120s)을 갖는다. 이때, 상기 액티브층(120)의 채널 영역(120c)은 상기 마스크 패턴(MP)과 동일하게 형성되며, 상기 액티브층(120)의 드레인 영역(120d) 및 소스 영역(120s)은 상기 채널 영역(120c)을 사이에 두고 나란하게 이격된다.When the conducting process is performed, an active layer 120 is formed in the thin film transistor region TA and a capacitor electrode CE is formed in the opening region OA. That is, the capacitor electrode CE is made of the material of the active pattern 115b that is not covered by the mask pattern MP but is made conductive. The active layer 120 includes a channel region 120c made of an active pattern 115a that is masked by the mask pattern MP and is not made conductive, And a drain region 120d and a source region 120s made of the material of the pattern 115a. In this case, the channel region 120c of the active layer 120 is formed in the same manner as the mask pattern MP, and the drain region 120d and the source region 120s of the active layer 120 are formed in the channel region 120c.

다음, 도 4c에 도시된 바와 같이, 상기 마스크 패턴(MP)을 제거하고, 상기 액티브층(120)의 채널 영역(120c) 상에만 게이트 절연막(130)과 게이트 전극(140)을 형성한다. 즉, 상기 액티브층(120)과 상기 커패시터 전극(CE)을 포함하는 기판(100)의 상면 전체에 상기 게이트 절연막(130)을 형성한 후, 게이트 절연막(130) 상에 게이트 전극층을 형성한 다음, 패터닝 공정을 통해 상기 액티브층(120)의 채널 영역(120c) 상의 게이트 절연막(130)과 게이트 전극(140)을 제외한 나머지 영역의 게이트 절연막(130)과 게이트 전극층(140)을 제거한다. 이에 따라, 상기 게이트 전극(140)은 게이트 절연막(130)을 사이에 두고 액티브층(120)의 채널 영역(120c)에 중첩된다.4C, the mask pattern MP is removed and a gate insulating layer 130 and a gate electrode 140 are formed only on the channel region 120c of the active layer 120. Next, as shown in FIG. That is, after the gate insulating layer 130 is formed on the entire upper surface of the substrate 100 including the active layer 120 and the capacitor electrode CE, a gate electrode layer is formed on the gate insulating layer 130 The gate insulating layer 130 and the gate electrode layer 140 are removed through the patterning process except for the gate insulating layer 130 and the gate electrode 140 on the channel region 120c of the active layer 120. [ Accordingly, the gate electrode 140 overlaps the channel region 120c of the active layer 120 with the gate insulating film 130 interposed therebetween.

다음, 도 4d에 도시된 바와 같이, 상기 게이트 전극(140) 및 상기 커패시터 전극(CE) 상에 층간 절연막(150)을 형성하고, 상기 층간 절연막(150)을 부분적으로 제거하여 상기 액티브층(120)의 드레인 영역(120d)과 소스 영역(120s) 각각의 일부를 노출시키는 제 1 및 제 2 콘택홀(CH1, CH2) 각각을 형성한다. 이어서, 상기 제 1 및 제 2 콘택홀(CH1, CH2)과 제 4 콘택홀을 포함하는 층간 절연막(150) 상에 소스/드레인 전극층을 형성한 후, 패터닝 공정을 통해 서로 분리되어 상기 액티브층(120)의 드레인 영역(120d) 및 소스 영역(120s) 각각에 연결되는 드레인 전극(160)과 소스 전극(170)을 형성한다.4D, an interlayer insulating layer 150 is formed on the gate electrode 140 and the capacitor electrode CE, and the interlayer insulating layer 150 is partially removed to form the active layer 120 The first and second contact holes CH1 and CH2 are formed to expose a part of the drain region 120d and the source region 120s, respectively. Then, a source / drain electrode layer is formed on the interlayer insulating layer 150 including the first and second contact holes CH1 and CH2 and the fourth contact hole, and then separated from each other through the patterning process, The drain electrode 160 and the source electrode 170 are formed to be connected to the drain region 120d and the source region 120s, respectively.

상기 드레인 전극(160)은 제 1 콘택홀(CH1)을 통해 상기 액티브층(120)의 드레인 영역(120d)에 연결되고, 상기 소스 전극(170)은 제 2 콘택홀(CH2)을 통해 상기 액티브층(120)의 소스 영역(120s)에 연결된다.The drain electrode 160 is connected to a drain region 120d of the active layer 120 through a first contact hole CH1 and the source electrode 170 is connected to the active region 120a through a second contact hole CH2. Layer 120 < / RTI >

다음, 도 4e에 도시된 바와 같이, 상기 드레인 전극(160) 및 소스 전극(170) 상에 보호막(180)을 형성하고, 상기 드레인 전극(160) 상에 형성된 상기 보호막(180)의 일부를 제거하여 상기 드레인 전극(160)의 일부 영역을 노출시키는 비아홀(VH)을 형성한다. 이어서, 상기 비아홀(VH)을 포함하는 보호막(180) 상에 화소 전극층을 형성한 후, 패터닝하여 상기 개구 영역(OA) 상의 보호막(180) 상에 형성되고 상기 비아홀(VH)을 통해 상기 소스 전극(170)에 연결되는 화소 전극(PE)을 형성한다. 이에 따라, 상기 개구 영역(OA)에는 상기 커패시터 전극(CE), 상기 층간 절연막(150), 상기 보호막(180), 및 상기 화소 전극(PE)에 의해 커패시터(Cst)가 형성된다. 즉, 상기 커패시터(Cst)는 상기 개구 영역(OA)에서 서로 중첩되는 상기 화소 전극(PE)과 커패시터 전극(CE) 사이에 형성된 층간 절연막(150)과 보호막(180)에 의해 형성된다. 이러한 상기 커패시터(Cst)는 화소 전극(PE)과 중첩되는 면적을 가지기 때문에 종래보다 상대적으로 큰 정전 용량을 가지게 된다. 한편, 상기 커패시터(Cst)는 상기 화소 전극(PE)과 커패시터 전극(CE) 사이에 층간 절연막(150)과 보호막(180)으로 이루어지는 것으로 설명하였지만, 보호막(180) 상에 형성되는 평탄화층(미도시)을 더 포함할 수 있으나, 이 경우 상기 화소 전극(PE)과 커패시터 전극(CE) 사이의 두께 증가로 인해 커패시터(Cst)가 형성될 수 없기 때문에, 상기 평탄화층은 생략되는 것이 바람직하며, 나아가 상기 보호막(180) 역시 생략될 수도 있다.4E, a protective film 180 is formed on the drain electrode 160 and the source electrode 170 and a part of the protective film 180 formed on the drain electrode 160 is removed A via hole VH exposing a part of the drain electrode 160 is formed. A pixel electrode layer is formed on the passivation layer 180 including the via hole VH and then patterned to form a passivation layer 180 on the passivation layer 180 on the opening region OA, A pixel electrode PE connected to the pixel electrode 170 is formed. Accordingly, the capacitor Cst is formed in the opening area OA by the capacitor electrode CE, the interlayer insulating layer 150, the passivation layer 180, and the pixel electrode PE. That is, the capacitor Cst is formed by the interlayer insulating layer 150 and the passivation layer 180 formed between the pixel electrode PE and the capacitor electrode CE overlapping each other in the opening region OA. Since the capacitor Cst has an area overlapping the pixel electrode PE, the capacitor Cst has a relatively larger electrostatic capacity than the conventional one. The capacitor Cst includes the interlayer insulating layer 150 and the passivation layer 180 between the pixel electrode PE and the capacitor electrode CE. The passivation layer 180 may have a planarization layer The capacitor Cst can not be formed due to an increase in thickness between the pixel electrode PE and the capacitor electrode CE and thus the planarization layer is preferably omitted, Further, the protective film 180 may be omitted.

한편, 본 발명에 따른 디스플레이 장치가 전면 발광 방식의 유기 발광 디스플레이 장치일 경우, 전술한 본 발명의 제 1 실시 예에 따른 디스플레이 장치의 제조 방법은, 전술한 바와 같이, 상기 개구 영역(OA)의 화소 전극(PE) 상에 유기 발광 소자(미도시)를 형성하는 공정, 및 상기 유기 발광 소자에 접속되는 캐소드 전극층(미도시)을 형성하는 공정을 더 포함하여 이루어질 수 있다.Meanwhile, in the case where the display device according to the present invention is an organic light emitting display device of a front emission type, the manufacturing method of the display device according to the first embodiment of the present invention, as described above, A step of forming an organic light emitting element (not shown) on the pixel electrode PE, and a step of forming a cathode electrode layer (not shown) connected to the organic light emitting element.

다른 한편, 본 발명에 따른 디스플레이 장치가 배면 발광 방식의 유기 발광 디스플레이 장치일 경우, 본 발명의 제 1 실시 예에 따른 디스플레이 장치는 상기 층간 절연막(150)을 형성한 후, 상기 개구 영역(OA)의 상기 층간 절연막(150) 상에 컬러 필터층을 형성하는 공정을 더 포함하여 이루어질 수 있다.
On the other hand, in the case where the display device according to the present invention is an organic light emitting display device of a back light emission type, the display device according to the first embodiment of the present invention includes the interlayer insulating layer 150, A step of forming a color filter layer on the interlayer insulating layer 150 of the TFT array panel 150.

도 5a 내지 도 5e는 본 발명의 제 2 실시 예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 공정 단면도로서, 이는 전술한 도 2에 따른 디스플레이 장치의 다른 제조 방법에 관한 것이다. 이하에서는, 각각의 구성의 재료 및 구조 등에 있어서 반복되는 부분에 대한 중복 설명은 생략하기로 한다. 5A to 5E are process cross-sectional views for explaining a method of manufacturing a display device according to a second embodiment of the present invention, which relates to another manufacturing method of the display device according to the aforementioned FIG. Hereinafter, repetitive description of the repetitive portions in the materials, structures and the like of each constitution will be omitted.

우선, 도 5a에 도시된 바와 같이, 기판(100) 상에 버퍼층(110)을 형성하고, 상기 버퍼층(110) 상의 박막 트랜지스터 영역(TA) 및 개구 영역(OA) 각각에 액티브 패턴(115a, 115b)을 형성한다.5A, a buffer layer 110 is formed on a substrate 100 and active patterns 115a and 115b (not shown) are formed in a thin film transistor region TA and an opening region OA, respectively, on the buffer layer 110. [ ).

상기 버퍼층(110)은 상기 기판(100)의 전체 면에 PECVD법을 이용하여 형성될 수 있다.The buffer layer 110 may be formed on the entire surface of the substrate 100 by PECVD.

상기 액티브 패턴(115a, 115b)은 스퍼터링법(Sputtering) 또는 MOCVD(Metal Organic Chemical Vapor Deposition)을 이용하여 상기 버퍼층(110) 상에 비정질 산화물 반도체를 형성하는 증착 공정, 퍼니스(furnace) 또는 급속 열처리(Rapid Thermal Process)를 이용한 약 650℃ 이상의 고온 열처리 공정에 의해 상기 비정질 산화물 반도체를 결정화하는 결정화 공정, 박막 트랜지스터 영역(TA) 및 개구 영역(OA)을 제외한 나머지 영역에 형성된 산화물 반도체를 제거하는 패터닝 공정을 통해 형성될 수 있다.The active patterns 115a and 115b may be formed by a deposition process for forming an amorphous oxide semiconductor on the buffer layer 110 using a sputtering method or a metal organic chemical vapor deposition (MOCVD) method, a furnace or a rapid thermal process A crystallization process for crystallizing the amorphous oxide semiconductor by a high-temperature heat treatment process at a temperature of about 650 ° C or higher using a rapid thermal process, a patterning process for removing an oxide semiconductor formed in a remaining region except for the thin film transistor region TA and the opening region OA As shown in FIG.

다음, 도 5b에 도시된 바와 같이, 상기 액티브 패턴(115a, 115b)을 포함하는 상기 버퍼층(110) 상에 게이트 절연막(130)을 형성한 후, 상기 게이트 절연막(130) 상에 게이트 전극층(140a)을 형성한 다음, 상기 게이트 전극층(140a)을 선택적으로 제거하는 에칭 공정을 통해 상기 박막 트랜지스터 영역(TA)에 형성된 액티브 패턴(115a)의 중앙 영역에만 게이트 전극(140)을 형성한다.5B, a gate insulating layer 130 is formed on the buffer layer 110 including the active patterns 115a and 115b and a gate electrode layer 140a is formed on the gate insulating layer 130. [ The gate electrode 140 is formed only in a central region of the active pattern 115a formed in the thin film transistor region TA through an etching process for selectively removing the gate electrode layer 140a.

다음, 도 5c에 도시된 바와 같이, 상기 게이트 전극(140)을 마스크로 사용한 건식 에칭 공정을 통해 상기 게이트 절연막(130)을 제거함과 동시에 상기 액티브 패턴(115a, 115b) 각각을 도체화한다.Next, as shown in FIG. 5C, the gate insulating layer 130 is removed through a dry etching process using the gate electrode 140 as a mask, and the active patterns 115a and 115b are each made conductive.

상기 액티브 패턴(115a, 115b) 각각은 게이트 절연막(130)을 식각하는 에칭 가스와 반응하여 도체화되는데, 상기 에칭 가스는 SF6+He, CF4+He, 또는 이들과 O2 및 H2 중 적어도 한 종류의 가스가 혼합된 혼합 가스일 수 있다.Each of the active patterns 115a and 115b reacts with an etching gas to etch the gate insulating layer 130 to be conductive. The etching gas includes SF6 + He, CF4 + He, or at least one of O2 and H2 Gas mixture may be mixed gas.

상기 게이트 전극(140)을 마스크로 한 게이트 절연막(130)의 건식 에칭 공정을 수행하면, 상기 박막 트랜지스터 영역(TA)에는 액티브층(120)이 형성되고, 상기 개구 영역(OA)에는 커패시터 전극(CE)이 형성된다. 즉, 상기 커패시터 전극(CE)은 상기 에칭 가스와 반응하여 도체화된 액티브 패턴(115b)의 물질로 이루어진다. 그리고, 상기 액티브층(120)은 상기 게이트 전극(140)에 의해 가려져 상기 에칭 가스와 반응하지 못하여 도체화되지 않은 액티브 패턴(115a)로 이루어진 채널 영역(120c), 상기 게이트 전극(140)에 의해 가려지지 않아 상기 에칭 가스와 반응하여 도체화된 액티브 패턴(115a)의 물질로 이루어진 드레인 영역(120d) 및 소스 영역(120s)을 갖는다. 이때, 상기 액티브층(120)의 채널 영역(120c)은 상기 게이트 전극(140)과 동일하게 형성되며, 상기 액티브층(120)의 드레인 영역(120d) 및 소스 영역(120s)은 상기 채널 영역(120c)을 사이에 두고 나란하게 이격된다.An active layer 120 is formed in the thin film transistor region TA and a capacitor electrode 130 is formed in the opening region OA by performing a dry etching process of the gate insulating layer 130 using the gate electrode 140 as a mask. CE) is formed. That is, the capacitor electrode CE is made of the material of the active pattern 115b reacted with the etching gas. The active layer 120 includes a channel region 120c made of an active pattern 115a that is not electrically conductive because of being shielded by the gate electrode 140 and not reacting with the etching gas, And has a drain region 120d and a source region 120s made of a material of the active pattern 115a which is not shielded and reacted with the etching gas to become a conductor. The channel region 120c of the active layer 120 is formed in the same manner as the gate electrode 140 and the drain region 120d and the source region 120s of the active layer 120 are formed in the channel region 120c.

다음, 도 5d에 도시된 바와 같이, 상기 액티브층(120)과 상기 게이트 전극(140) 및 상기 커패시터 전극(CE) 상에 층간 절연막(150)을 형성하고, 상기 층간 절연막(150)을 부분적으로 제거하여 상기 액티브층(120)의 드레인 영역(120d)과 소스 영역(120s) 각각의 일부를 노출시키는 제 1 및 제 2 콘택홀(CH1, CH2) 각각을 형성한다. 이어서, 상기 제 1 및 제 2 콘택홀(CH1, CH2)을 포함하는 층간 절연막(150) 상에 소스/드레인 전극층을 형성한 후, 패터닝 공정을 통해 서로 분리되어 상기 액티브층(120)의 드레인 영역(120d) 및 소스 영역(120s) 각각에 연결되는 드레인 전극(160)과 소스 전극(170)을 형성한다. 이때, 상기 드레인 전극(160)은 제 1 콘택홀(CH1)을 통해 상기 액티브층(120)의 드레인 영역(120d)에 연결되고, 상기 소스 전극(170)은 제 2 콘택홀(CH2)을 통해 상기 액티브층(120)의 소스 영역(120s)에 연결된다.5D, an interlayer insulating layer 150 is formed on the active layer 120, the gate electrode 140, and the capacitor electrode CE, and the interlayer insulating layer 150 is partially The first and second contact holes CH1 and CH2 are formed to expose portions of the drain region 120d and the source region 120s of the active layer 120, respectively. A source / drain electrode layer is formed on the interlayer insulating layer 150 including the first and second contact holes CH1 and CH2. Then, the source / drain electrode layers are separated from each other through a patterning process, A source electrode 170 and a drain electrode 160 connected to the source region 120d and the source region 120s, respectively. At this time, the drain electrode 160 is connected to the drain region 120d of the active layer 120 through the first contact hole CH1, and the source electrode 170 is connected to the second contact hole CH2 via the first contact hole CH1. And is connected to the source region 120s of the active layer 120.

다음, 도 5e에 도시된 바와 같이, 상기 드레인 전극(160) 및 소스 전극(170) 상에 보호막(180)을 형성하고, 상기 드레인 전극(160) 상에 형성된 상기 보호막(180)의 일부를 제거하여 상기 드레인 전극(160)의 일부 영역을 노출시키는 비아홀(VH)을 형성한다. 이어서, 상기 비아홀(VH)을 포함하는 보호막(180) 상에 화소 전극층을 형성한 후, 패터닝하여 상기 개구 영역(OA) 상의 보호막(180) 상에 형성되고 상기 비아홀(VH)을 통해 상기 소스 전극(170)에 연결되는 화소 전극(PE)을 형성한다. 이에 따라, 상기 개구 영역(OA)에는, 전술한 바와 같이, 상기 커패시터 전극(CE), 상기 층간 절연막(150), 상기 보호막(180), 및 상기 화소 전극(PE)에 의해 커패시터(Cst)가 형성된다.
5E, a protective film 180 is formed on the drain electrode 160 and the source electrode 170, and a part of the protective film 180 formed on the drain electrode 160 is removed A via hole VH exposing a part of the drain electrode 160 is formed. A pixel electrode layer is formed on the passivation layer 180 including the via hole VH and then patterned to form a passivation layer 180 on the passivation layer 180 on the opening region OA, A pixel electrode PE connected to the pixel electrode 170 is formed. The capacitor Cst is formed in the opening area OA by the capacitor electrode CE, the interlayer insulating film 150, the protective film 180, and the pixel electrode PE, as described above, .

도 6a 내지 도 6e는 본 발명의 제 3 실시 예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 공정 단면도로서, 이는 전술한 도 3에 따른 디스플레이 장치의 제조 방법에 관한 것이다. 이하에서는, 각각의 구성의 재료 및 구조 등에 있어서 반복되는 부분에 대한 중복 설명은 생략하기로 한다. 6A to 6E are process cross-sectional views illustrating a method of manufacturing a display device according to a third embodiment of the present invention, which relates to the manufacturing method of the display device according to the aforementioned FIG. Hereinafter, repetitive description of the repetitive portions in the materials, structures and the like of each constitution will be omitted.

우선, 도 6a에 도시된 바와 같이, 기판(100)의 박막 트랜지스터 영역(TA)에 게이트 전극(140)을 형성하고, 상기 게이트 전극(140)을 포함하는 기판(100) 상에 게이트 절연막(130)을 형성한다.6A, a gate electrode 140 is formed in a thin film transistor region TA of a substrate 100, and a gate insulating film 130 (not shown) is formed on a substrate 100 including the gate electrode 140, ).

상기 게이트 전극(140)은 스퍼터링법(Sputtering)을 통해 상기 기판(100) 상에 게이트 전극층을 증착하는 증착 공정, 상기 게이트 전극층 상에 포토 레지스트 패턴을 형성한 후, 노광, 현상 및 에칭 공정을 차례로 수행하는 패터닝 공정에 의해 기판(100)의 박막 트랜지스터 영역(TA)에 소정의 패턴으로 형성될 수 있다.The gate electrode 140 is formed by depositing a gate electrode layer on the substrate 100 by sputtering, forming a photoresist pattern on the gate electrode layer, exposing, developing, And may be formed in a predetermined pattern in the thin film transistor area TA of the substrate 100 by a patterning process to be performed.

상기 게이트 절연막(300)은 PECVD법을 통해 상기 게이트 전극(140)을 포함한 기판의 전체 면에 형성될 수 있다.The gate insulating layer 300 may be formed on the entire surface of the substrate including the gate electrode 140 by PECVD.

다음, 도 6b에 도시된 바와 같이, 상기 기판(100)의 박막 트랜지스터 영역(TA) 및 개구 영역(OA) 각각의 상기 게이트 절연막(130) 상에 액티브 패턴(115a, 115b)을 형성한다.6B, active patterns 115a and 115b are formed on the gate insulating film 130 of the thin film transistor region TA and the opening region OA of the substrate 100, respectively.

상기 액티브 패턴(115a, 115b)은 스퍼터링법(Sputtering) 또는 MOCVD(Metal Organic Chemical Vapor Deposition)을 이용하여 상기 게이트 절연막(130) 상에 비정질 산화물 반도체를 형성하는 증착 공정, 퍼니스(furnace) 또는 급속 열처리(Rapid Thermal Process:RTP)를 이용한 약 650℃ 이상의 고온 열처리 공정에 의해 상기 비정질 산화물 반도체를 결정화하는 결정화 공정, 및 박막 트랜지스터 영역(TA)과 개구 영역(OA)을 제외한 나머지 영역에 형성된 산화물 반도체를 제거하는 패터닝 공정을 통해 형성될 수 있다.The active patterns 115a and 115b may be formed by a deposition process for forming an amorphous oxide semiconductor on the gate insulating layer 130 using a sputtering method or a metal organic chemical vapor deposition (MOCVD) method, a furnace or a rapid thermal process A crystallization process of crystallizing the amorphous oxide semiconductor by a high temperature heat treatment process at a temperature of about 650 ° C or higher using a rapid thermal process (RTP), and a process of crystallizing the oxide semiconductor formed in the remaining region except for the thin film transistor region TA and the opening region OA The patterning may be performed through a patterning process.

다음, 도 6c에 도시된 바와 같이, 상기 액티브 패턴(115a, 115b)을 포함하는 기판(100)의 상면 전체에 에치 스토퍼층(190)을 형성한 후, 상기 박막 트랜지스터 영역(TA)의 상기 액티브 패턴(115a)의 중앙 영역에 중첩되는 에치 스토퍼층(190) 상에 마스크 패턴(MP)을 형성한다.6C, an etch stopper layer 190 is formed on the entire upper surface of the substrate 100 including the active patterns 115a and 115b, A mask pattern MP is formed on the etch stopper layer 190 overlapping the central region of the pattern 115a.

다음, 도 6d에 도시된 바와 같이, 상기 마스크 패턴(MP)을 마스크로 사용한 건식 에칭 공정을 통해 에치 스토퍼층(190)을 제거함과 동시에 상기 액티브 패턴(115a, 115b)을 도체화한다.6D, the etch stopper layer 190 is removed and the active patterns 115a and 115b are made conductive by a dry etching process using the mask pattern MP as a mask.

상기 액티브 패턴(115a, 115b) 각각은 에치 스토퍼층(190)을 식각하는 에칭 가스와 반응하여 도체화되는데, 상기 에칭 가스는 SF6+He, CF4+He, 또는 이들과 O2 및 H2 중 적어도 한 종류의 가스가 혼합된 혼합 가스일 수 있다.Each of the active patterns 115a and 115b reacts with an etching gas for etching the etch stopper layer 190 and is converted into a conductive material. The etching gas includes SF6 + He, CF4 + He, or at least one of O2 and H2 Gas mixture may be mixed.

상기 마스크 패턴(MP)을 마스크로 한 에치 스토퍼층(190)의 건식 에칭 공정을 수행하면, 상기 박막 트랜지스터 영역(TA)에는 액티브층(120)이 형성되고, 상기 개구 영역(OA)에는 커패시터 전극(CE)이 형성된다. 즉, 상기 커패시터 전극(CE)은 상기 마스크 패턴(MP)에 의해 가려지지 않아 도체화된 액티브 패턴(115b)으로 이루어진다. 그리고, 상기 액티브층(120)은 상기 마스크 패턴(MP)에 의해 가려져 도체화되지 않은 액티브 패턴(115a)으로 이루어진 채널 영역(120c), 상기 마스크 패턴(MP)에 의해 가려지지 않아 도체화된 액티브 패턴(115a)의 물질로 이루어진 드레인 영역(120d) 및 소스 영역(120s)을 갖는다. 이때, 상기 액티브층(120)의 채널 영역(120c)은 상기 마스크 패턴(MP)과 동일하게 형성되며, 상기 액티브층(120)의 드레인 영역(120d) 및 소스 영역(120s)은 상기 채널 영역(120c)을 사이에 두고 나란하게 이격된다.The active layer 120 is formed in the thin film transistor region TA and the capacitor electrode 190 is formed in the opening region OA by performing a dry etching process of the etch stopper layer 190 using the mask pattern MP as a mask. (CE) is formed. That is, the capacitor electrode CE is not covered by the mask pattern MP but is made of a conductive active pattern 115b. The active layer 120 includes a channel region 120c made of an active pattern 115a that is masked by the mask pattern MP and is not made conductive, And a drain region 120d and a source region 120s made of the material of the pattern 115a. In this case, the channel region 120c of the active layer 120 is formed in the same manner as the mask pattern MP, and the drain region 120d and the source region 120s of the active layer 120 are formed in the channel region 120c.

다음, 도 6e에 도시된 바와 같이, 상기 포트 레지스트 패턴(PR)을 제거하고, 상기 액티브층(120)의 드레인 영역(120d)과 소스 영역(126s) 각각에 연결되는 드레이 전극(160)과 소스 전극(170) 각각을 형성한다. 즉, 상기 게이트 절연막(130)과 상기 액티브층(120)의 드레인 영역(120d)과 소스 영역(126s) 및 상기 에치 스토퍼층(190)을 포함하는 기판(100) 상에 소스/드레인 전극층을 형성한 후, 상기 박막 트랜지스터 영역(TA)을 제외한 나머지 영역의 소스/드레인 전극층을 선택적으로 제거하는 에칭 공정을 통해 상기 에치 스토퍼층(190) 상에서 서로 분리되어 상기 액티브층(120)의 드레인 영역(120d) 및 소스 영역(120s) 각각에 연결되는 드레인 전극(160)과 소스 전극(170)을 형성한다.6E, the photoresist pattern PR is removed, and the drain electrode 160 connected to the drain region 120d and the source region 126s of the active layer 120, Electrodes 170 are formed. That is, a source / drain electrode layer is formed on the substrate 100 including the gate insulating layer 130, the drain region 120d, the source region 126s, and the etch stopper layer 190 of the active layer 120 The source and drain electrode layers of the remaining regions except for the thin film transistor region TA are separated from each other on the etch stopper layer 190 by an etching process to selectively remove the source / And a source electrode 170 connected to the source region 120s and the source region 120s, respectively.

다음, 도 6f에 도시된 바와 같이, 상기 드레인 전극(160)과 상기 소스 전극(170) 및 상기 에치 스토퍼층(190)을 포함하는 기판(100)의 전체 면에 보호막(180)을 형성하고, 상기 소스 전극(170)의 일부 영역을 노출시키는 비아홀(VH)을 형성한다. 이어서, 상기 비아홀(VH)을 포함하는 보호막(180) 상에 화소 전극층을 형성한 후, 패터닝하여 상기 개구 영역(OA) 상의 보호막(180) 상에 형성되고 상기 비아홀(VH)을 통해 상기 소스 전극(170)에 연결되는 화소 전극(PE)을 형성한다. 이에 따라, 상기 개구 영역(OA)에는, 전술한 바와 같이, 상기 커패시터 전극(CE), 상기 보호막(180), 및 상기 화소 전극(PE)에 의해 커패시터(Cst)가 형성된다.
6F, a passivation layer 180 may be formed on the entire surface of the substrate 100 including the drain electrode 160, the source electrode 170, and the etch stopper layer 190, A via hole VH exposing a part of the source electrode 170 is formed. A pixel electrode layer is formed on the passivation layer 180 including the via hole VH and then patterned to form a passivation layer 180 on the passivation layer 180 on the opening region OA, A pixel electrode PE connected to the pixel electrode 170 is formed. Accordingly, the capacitor Cst is formed in the opening area OA by the capacitor electrode CE, the protection film 180, and the pixel electrode PE, as described above.

도 7은 유기 발광 디스플레이 장치의 한 화소에 있어서, 종래와 본 발명 각각의 커패시터 구조에 따른 개구율을 비교하여 나타내는 도면이다.7 is a view showing a comparison of aperture ratios according to the capacitor structures of the conventional and the present invention in one pixel of the organic light emitting display device.

도 7의 (a)에서 알 수 있듯이, 종래의 경우, 커패시터(Cst)가 박막 트랜지스터 영역(TA)에 형성되므로 커패시터(Cst)의 면적만큼 화소의 개구율이 감소된다.As shown in FIG. 7A, in the conventional case, since the capacitor Cst is formed in the thin film transistor region TA, the aperture ratio of the pixel is reduced by the area of the capacitor Cst.

반면에, 도 7의 (b)에서 알 수 있듯이, 본 발명은 커패시터(Cst)가 박막 트랜지스터 영역(TA)에 형성되지 않고, 개구 영역(OA)에 형성되므로 화소의 개구율이 증가된다. 또한, 본 발명에 따른 커패시터(Cst)는 종래의 커패시터(Cst)에 비해 더 큰 정전 용량은 갖는다.
7B, since the capacitor Cst is not formed in the thin film transistor area TA but is formed in the opening area OA, the aperture ratio of the pixel is increased. In addition, the capacitor Cst according to the present invention has a larger capacitance than the conventional capacitor Cst.

이상 설명한 본 발명에 따른 다양한 실시 예는 박막 트랜지스터 및 커패시터가 형성된 기판에 관한 것으로서, 본 발명에 따른 디스플레이 장치는 그 적용 제품에 따라서 상기 기판과 대향하는 대향 기판 등을 추가로 포함할 수 있다. 예로서, 디스플레이 장치가 액정 디스플레이 장치인 경우, 그 위에 컬러 필터층을 포함하고 있는 컬러 필터 기판 및 양 기판 사이에 형성되는 액정층을 추가로 포함한다. 또한, 디스플레이 장치가 유기 발광 디스플레이 장치인 경우, 상부의 보호 기판을 추가로 포함할 수 있다.The various embodiments according to the present invention described above relate to a substrate on which a thin film transistor and a capacitor are formed. The display device according to the present invention may further include an opposite substrate facing the substrate according to the application. For example, when the display device is a liquid crystal display device, a color filter substrate having a color filter layer thereon and a liquid crystal layer formed between both substrates are further included. Further, when the display device is an organic light emitting display device, it may further include an upper protective substrate.

이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the general inventive concept as defined by the appended claims and their equivalents. Will be clear to those who have knowledge of.

100: 기판 110: 버퍼층
120: 액티브층 130: 게이트 절연막
140: 게이트 전극 150: 층간 절연막
160: 드레인 전극 170: 소스 전극
180: 보호막 190: 에치 스토퍼층
CE: 커패시터 전극 Cst: 커패시터
OA: 개구 영역 TA: 박막 트랜지스터 영역100: substrate 110: buffer layer
120: active layer 130: gate insulating film
140: gate electrode 150: interlayer insulating film
160: drain electrode 170: source electrode
180: Protective layer 190: Etch stopper layer
CE: Capacitor electrode Cst: Capacitor
OA: opening region TA: thin film transistor region

Claims (13)

박막 트랜지스터 영역과 개구 영역을 가지는 기판;
상기 기판의 박막 트랜지스터 영역에 형성되는 박막 트랜지스터;
상기 기판의 개구 영역에 형성되어 상기 박막 트랜지스터에 접속된 화소 전극; 및
상기 화소 전극에 중첩되도록 상기 기판의 개구 영역에 형성된 커패시터 전극을 포함하고,
상기 박막 트랜지스터는, 채널 영역과 드레인 영역 및 소스 영역을 가지도록 상기 기판 상부에 형성된 액티브층을 포함하고,
상기 커패시터 전극은 상기 액티브층과 동일한 층에 형성되는, 디스플레이 장치.A substrate having a thin film transistor region and an opening region;
A thin film transistor formed in a thin film transistor region of the substrate;
A pixel electrode formed in an opening region of the substrate and connected to the thin film transistor; And
And a capacitor electrode formed in an opening region of the substrate so as to overlap the pixel electrode,
The thin film transistor includes an active layer formed on the substrate so as to have a channel region, a drain region, and a source region,
Wherein the capacitor electrode is formed in the same layer as the active layer. 제 1 항에 있어서,
상기 박막 트랜지스터는,
채널 영역과 드레인 영역 및 소스 영역을 가지도록 상기 기판 상에 형성된 액티브층;
상기 채널 영역을 덮는 게이트 절연막 상에 형성된 게이트 전극;
상기 게이트 전극을 덮는 층간 절연막;
상기 층간 절연막 상에 형성되어 상기 드레인 영역에 연결되는 드레인 전극; 및
상기 층간 절연막 상에 형성되어 상기 소스 영역에 연결됨과 아울러 상기 화소 전극에 연결되는 소스 전극을 포함하는, 디스플레이 장치.The method according to claim 1,
The thin-
An active layer formed on the substrate to have a channel region, a drain region, and a source region;
A gate electrode formed on a gate insulating film covering the channel region;
An interlayer insulating film covering the gate electrode;
A drain electrode formed on the interlayer insulating film and connected to the drain region; And
And a source electrode formed on the interlayer insulating film and connected to the source region and connected to the pixel electrode. 제 1 항에 있어서,
상기 커패시터 전극은 상기 액티브층의 드레인 영역과 소스 영역과 동일하게 산화물 반도체가 도체화된 물질로 형성되는, 디스플레이 장치.The method according to claim 1,
Wherein the capacitor electrode is formed of a material in which an oxide semiconductor is made conductive, in the same manner as the drain region and the source region of the active layer. 제 2 항에 있어서,
상기 박막 트랜지스터를 덮는 보호막을 더 포함하고,
상기 커패시터 전극과 상기 화소 전극 사이에는 상기 층간 절연막 및 상기 보호막 중 적어도 한 층이 형성되는, 디스플레이 장치.3. The method of claim 2,
Further comprising a protective film covering the thin film transistor,
Wherein at least one of the interlayer insulating film and the protective film is formed between the capacitor electrode and the pixel electrode. 제 1 항에 있어서,
상기 박막 트랜지스터는,
상기 기판 상에 형성된 게이트 전극;
상기 게이트 전극을 덮는 게이트 절연막;
상기 게이트 전극에 중첩되도록 상기 게이트 절연막 상에 형성되고, 채널 영역과 드레인 영역 및 소스 영역을 가지는 액티브층;
상기 게이트 절연막 상에 형성되어 상기 드레인 영역에 연결된 드레인 전극; 및
상기 게이트 절연막 상에 형성되어 상기 소스 영역에 연결됨과 아울러 상기 화소 전극에 연결된 소스 전극을 포함하는, 디스플레이 장치.The method according to claim 1,
The thin-
A gate electrode formed on the substrate;
A gate insulating film covering the gate electrode;
An active layer formed on the gate insulating film so as to overlap the gate electrode, the active layer having a channel region, a drain region, and a source region;
A drain electrode formed on the gate insulating layer and connected to the drain region; And
And a source electrode formed on the gate insulating layer and connected to the source region and connected to the pixel electrode. 제 5 항에 있어서,
상기 커패시터 전극은 상기 게이트 절연막 층에 형성되고, 상기 액티브층의 드레인 영역과 소스 영역과 동일하게 산화물 반도체가 도체화된 물질로 형성되는, 디스플레이 장치.6. The method of claim 5,
Wherein the capacitor electrode is formed in the gate insulating film layer and the oxide semiconductor is formed of a material that is the same as the drain region and the source region of the active layer. 제 5 항에 있어서,
상기 박막 트랜지스터와 상기 커패시터 전극을 덮는 보호막을 더 포함하고,
상기 화소 전극은 상기 커패시터 전극과 중첩되도록 상기 보호막 상에 형성되는, 디스플레이 장치.6. The method of claim 5,
Further comprising a protective film covering the thin film transistor and the capacitor electrode,
And the pixel electrode is formed on the protective film so as to overlap with the capacitor electrode. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
상기 화소 전극 상에 형성된 유기 발광 소자; 및
상기 유기 발광 소자에 접속되는 캐소드 전극층을 더 포함하여 구성되는, 디스플레이 장치.8. The method according to any one of claims 1 to 7,
An organic light emitting diode formed on the pixel electrode; And
And a cathode electrode layer connected to the organic light emitting element. 기판 상에 정의된 박막 트랜지스터 영역 및 개구 영역을 포함하는 디스플레이 장치의 제조 방법으로서,
상기 기판의 박막 트랜지스터 영역에 박막 트랜지스터와 상기 기판의 개구 영역에 커패시터 전극을 형성하는 공정; 및
상기 기판의 개구 영역에 상기 박막 트랜지스터에 연결됨과 아울러 상기 커패시터 전극에 중첩되는 화소 전극을 형성하는 공정을 포함하고,
상기 기판의 박막 트랜지스터 영역에 박막 트랜지스터와 상기 기판의 개구 영역에 커패시터 전극을 형성하는 공정은,
상기 박막 트랜지스터 영역과 개구 영역 각각에 액티브 패턴을 형성하는 공정;
상기 박막 트랜지스터 영역에 형성된 상기 액티브 패턴의 채널 영역에만 마스크 패턴을 형성하는 공정;
상기 마스크 패턴을 마스크로 한 건식 에칭 공정을 통해 상기 액티브 패턴과 에칭 가스의 반응을 통해 상기 마스크 패턴에 의해 가려지지 않는 상기 액티브 패턴을 도체화시켜, 상기 박막 트랜지스터 영역 상에 도체화되지 않은 상기 채널 영역과 도체화된 드레인 영역 및 소스 영역을 가지는 액티브층과 상기 개구 영역 상에 도체화된 커패시터 전극을 형성하는 공정;
상기 액티브층의 채널 영역 상에만 게이트 절연막을 형성하는 공정;
상기 게이트 절연막 상에만 게이트 전극을 형성하는 공정;
상기 액티브층과 상기 게이트 전극 및 상기 커패시터 전극 상에 층간 절연막을 형성하는 공정;
상기 층간 절연막 상에 상기 드레인 영역과 연결되는 드레인 전극, 및 상기 소스 영역과 연결되는 소스 전극을 형성하는 공정; 및
상기 드레인 전극과 상기 소스 전극 상에 보호막을 형성하는 공정을 포함하는, 디스플레이 장치의 제조 방법.A manufacturing method of a display device including a thin film transistor region and an opening region defined on a substrate,
Forming a thin film transistor in the thin film transistor region of the substrate and a capacitor electrode in the opening region of the substrate; And
And forming a pixel electrode connected to the thin film transistor in the opening region of the substrate and overlapping the capacitor electrode,
Forming a thin film transistor in the thin film transistor region of the substrate and a capacitor electrode in the opening region of the substrate,
Forming an active pattern in each of the thin film transistor region and the opening region;
Forming a mask pattern only in a channel region of the active pattern formed in the thin film transistor region;
The active pattern is shielded by the mask pattern through a reaction of the active pattern with an etching gas through a dry etching process using the mask pattern as a mask to conduct the active pattern on the thin film transistor region, Forming an active layer having a region, a conductive drain region, and a source region and a conductive electrode formed on the opening region;
Forming a gate insulating film only on a channel region of the active layer;
Forming a gate electrode only on the gate insulating film;
Forming an interlayer insulating film on the active layer, the gate electrode, and the capacitor electrode;
Forming a drain electrode connected to the drain region on the interlayer insulating film, and a source electrode connected to the source region; And
And forming a protective film on the drain electrode and the source electrode. 삭제delete 기판 상에 정의된 박막 트랜지스터 영역 및 개구 영역을 포함하는 디스플레이 장치의 제조 방법으로서,
상기 기판의 박막 트랜지스터 영역에 박막 트랜지스터와 상기 기판의 개구 영역에 커패시터 전극을 형성하는 공정; 및
상기 기판의 개구 영역에 상기 박막 트랜지스터에 연결됨과 아울러 상기 커패시터 전극에 중첩되는 화소 전극을 형성하는 공정을 포함하고,
상기 기판의 박막 트랜지스터 영역에 박막 트랜지스터와 상기 기판의 개구 영역에 커패시터 전극을 형성하는 공정은,
상기 박막 트랜지스터 영역과 개구 영역 각각에 액티브 패턴을 형성하는 공정;
상기 액티브 패턴을 덮는 게이트 절연막을 형성하는 공정;
상기 박막 트랜지스터 영역에 형성된 상기 액티브 패턴의 채널 영역에 중첩되는 상기 게이트 절연막 상에만 게이트 전극을 형성하는 공정;
상기 게이트 전극을 마스크로 한 건식 에칭 공정을 통해 상기 게이트 절연막을 제거함과 동시에 상기 액티브 패턴과 에칭 가스의 반응을 통해 상기 게이트 전극에 의해 가려지지 않는 상기 액티브 패턴을 도체화시켜, 상기 박막 트랜지스터 영역 상에 도체화되지 않은 채널 영역과 도체화된 드레인 영역 및 소스 영역을 가지는 액티브층과 상기 개구 영역 상에 도체화된 커패시터 전극을 형성하는 공정;
상기 액티브층과 상기 게이트 전극 및 상기 커패시터 전극 상에 층간 절연막을 형성하는 공정;
상기 층간 절연막 상에 상기 드레인 영역과 연결되는 드레인 전극, 및 상기 소스 영역과 연결되는 소스 전극을 형성하는 공정; 및
상기 드레인 전극과 상기 소스 전극 상에 보호막을 형성하는 공정을 포함하는, 디스플레이 장치의 제조 방법.A manufacturing method of a display device including a thin film transistor region and an opening region defined on a substrate,
Forming a thin film transistor in the thin film transistor region of the substrate and a capacitor electrode in the opening region of the substrate; And
And forming a pixel electrode connected to the thin film transistor in the opening region of the substrate and overlapping the capacitor electrode,
Forming a thin film transistor in the thin film transistor region of the substrate and a capacitor electrode in the opening region of the substrate,
Forming an active pattern in each of the thin film transistor region and the opening region;
Forming a gate insulating film covering the active pattern;
Forming a gate electrode on only the gate insulating film which overlaps the channel region of the active pattern formed in the thin film transistor region;
The gate insulating film is removed through a dry etching process using the gate electrode as a mask, and the active pattern, which is not covered by the gate electrode through the reaction of the etching gas with the active pattern, is made conductive, Forming an active layer having an undecorated channel region, a conductorized drain region, and a source region in the substrate, and a capacitor electrode formed on the opening region;
Forming an interlayer insulating film on the active layer, the gate electrode, and the capacitor electrode;
Forming a drain electrode connected to the drain region on the interlayer insulating film, and a source electrode connected to the source region; And
And forming a protective film on the drain electrode and the source electrode. 기판 상에 정의된 박막 트랜지스터 영역 및 개구 영역을 포함하는 디스플레이 장치의 제조 방법으로서,
상기 기판의 박막 트랜지스터 영역에 박막 트랜지스터와 상기 기판의 개구 영역에 커패시터 전극을 형성하는 공정; 및
상기 기판의 개구 영역에 상기 박막 트랜지스터에 연결됨과 아울러 상기 커패시터 전극에 중첩되는 화소 전극을 형성하는 공정을 포함하고,
상기 기판의 박막 트랜지스터 영역에 박막 트랜지스터와 상기 기판의 개구 영역에 커패시터 전극을 형성하는 공정은,
상기 박막 트랜지스터 영역에 게이트 전극을 형성하는 공정;
상기 게이트 전극 상에 게이트 절연막을 형성하는 공정;
상기 개구 영역, 및 상기 게이트 전극과 중첩되는 상기 박막 트랜지스터 영역 각각에 액티브 패턴을 형성하는 공정;
상기 액티브 패턴을 포함하는 상기 게이트 절연막 상에 에치 스토퍼층을 형성하는 공정;
상기 박막 트랜지스터 영역에 형성된 상기 액티브 패턴의 채널 영역에 중첩되는 상기 에치 스토퍼층 상에만 마스크 패턴을 형성하는 공정;
상기 마스크 패턴을 마스크로 한 건식 에칭 공정을 통해 상기 에치 스토퍼층을 제거함과 동시에 상기 액티브 패턴과 에칭 가스의 반응을 통해 상기 마스크 패턴에 의해 가려지지 않는 상기 액티브 패턴을 도체화시켜, 상기 박막 트랜지스터 영역 상에 도체화되지 않은 채널 영역과 도체화된 드레인 영역 및 소스 영역을 가지는 액티브층과 상기 개구 영역 상에 도체화된 커패시터 전극을 형성하는 공정;
상기 게이트 절연막 상에 상기 드레인 영역과 연결되는 드레인 전극, 및 상기 소스 영역과 연결되는 소스 전극을 형성하는 공정; 및
상기 드레인 전극과 상기 소스 전극 및 상기 커패시터 전극 상에 보호막을 형성하는 공정을 포함하는, 디스플레이 장치의 제조 방법.A manufacturing method of a display device including a thin film transistor region and an opening region defined on a substrate,
Forming a thin film transistor in the thin film transistor region of the substrate and a capacitor electrode in the opening region of the substrate; And
And forming a pixel electrode connected to the thin film transistor in the opening region of the substrate and overlapping the capacitor electrode,
Forming a thin film transistor in the thin film transistor region of the substrate and a capacitor electrode in the opening region of the substrate,
Forming a gate electrode in the thin film transistor region;
Forming a gate insulating film on the gate electrode;
Forming an active region in each of the opening region and the thin film transistor region overlapping with the gate electrode;
Forming an etch stopper layer on the gate insulating film including the active pattern;
Forming a mask pattern only on the etch stopper layer overlapping with the channel region of the active pattern formed in the thin film transistor region;
The etching stopper layer is removed through a dry etching process using the mask pattern as a mask, and the active pattern, which is not covered by the mask pattern through the reaction of the etching gas with the active pattern, is made conductive, Forming an active layer having a non-conductive channel region, a conductive drain region, and a source region on the gate electrode and a conductive electrode formed on the opening region;
Forming a drain electrode connected to the drain region on the gate insulating film, and a source electrode connected to the source region; And
And forming a protective film on the drain electrode, the source electrode, and the capacitor electrode. 제 9 항, 제11항 및 제 12 항 중 어느 한 항에 있어서,
상기 화소 전극은 상기 보호막에 형성된 비아홀을 통해 상기 소스 전극에 연결됨과 아울러 상기 커패시터 전극에 중첩되도록 상기 개구 영역의 상기 보호막 상에 형성되는, 디스플레이 장치의 제조 방법.The method according to any one of claims 9, 11, and 12,
Wherein the pixel electrode is formed on the passivation layer of the opening region so as to be connected to the source electrode through a via hole formed in the passivation layer and to overlap the capacitor electrode.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11049929B2 (en) 2019-06-14 2021-06-29 Samsung Display Co., Ltd. Display device and method of manufacturing the same
US11894355B2 (en) 2020-10-12 2024-02-06 Samsung Display Co., Ltd. Display device and method of fabricating the same
US12068336B2 (en) 2020-11-24 2024-08-20 Samsung Display Co., Ltd. Display device including connection pattern and method of manufacturing the same
US12125836B2 (en) 2020-10-12 2024-10-22 Samsung Display Co., Ltd. Display device and method of fabricating the same

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102665790B1 (en) * 2016-01-14 2024-05-14 삼성디스플레이 주식회사 Display panel and method of manufacturing the same
KR102469598B1 (en) * 2016-06-29 2022-11-21 엘지디스플레이 주식회사 Photoresist composition for organic light emitting display device and method of manufacturing organic light emitting display device using the same
CN108428730B (en) * 2018-05-16 2021-01-26 京东方科技集团股份有限公司 OLED display substrate, manufacturing method thereof and display device
CN109244107B (en) * 2018-07-20 2021-01-01 Tcl华星光电技术有限公司 OLED backboard and manufacturing method thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100797374B1 (en) * 2001-06-05 2008-01-22 엘지.필립스 엘시디 주식회사 Liquid Crystal Display and Fabricating Method Thereof

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101232736B1 (en) * 2009-10-01 2013-02-13 엘지디스플레이 주식회사 Array substrate for organic electroluminescent device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100797374B1 (en) * 2001-06-05 2008-01-22 엘지.필립스 엘시디 주식회사 Liquid Crystal Display and Fabricating Method Thereof

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11049929B2 (en) 2019-06-14 2021-06-29 Samsung Display Co., Ltd. Display device and method of manufacturing the same
US11678547B2 (en) 2019-06-14 2023-06-13 Samsung Display Co., Ltd. Display device and method of manufacturing the same
US11894355B2 (en) 2020-10-12 2024-02-06 Samsung Display Co., Ltd. Display device and method of fabricating the same
US12125836B2 (en) 2020-10-12 2024-10-22 Samsung Display Co., Ltd. Display device and method of fabricating the same
US12068336B2 (en) 2020-11-24 2024-08-20 Samsung Display Co., Ltd. Display device including connection pattern and method of manufacturing the same

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