KR20080002278A - 액정 표시패널의 구동 방법 - Google Patents

Abstract

공통 라인 상에 형성되는 커패시터(storage on common line) 구조의 공통 라인을 제2 게이트 라인으로 사용하여 데이터 구동 감소(DDR) 방식 또는 데이터 라인 공유(DLS) 방식을 각각 구현한 액정 표시패널의 구동 방법이 제공된다. 액정 표시패널의 구동 방법은, 공통 라인 상에 형성되는 커패시터구조를 갖는 액정 표시패널의 구동 방법에 있어서, a) 제1 홀수 게이트 라인에 제1 스캔 신호를 인가하되, 홀수번째 모든 데이터 라인을 구동하는 단계; b) 공통 라인 상에 형성되는 커패시터 구조의 제1 공통 라인에 제2 스캔 신호를 인가하되, 짝수번째 모든 데이터 라인을 구동하는 단계; c) 제1 짝수 게이트 라인에 제3 스캔 신호를 인가하되, 홀수번째 모든 데이터 라인을 구동하는 단계; 및 d) 공통 라인 상에 형성되는 커패시터 구조의 제2 공통 라인에 제4 스캔 신호를 인가하되, 짝수번째 모든 데이터 라인을 구동하는 단계를 포함하며, 마지막 스캔 신호가 인가될 때까지, a) 내지 d) 단계가 반복하여 수행된다.

액정 표시장치, 데이터 라인 공유, 데이터 구동 감소, 이중 게이트 라인

Description

액정 표시패널의 구동 방법 {METHOD FOR DRIVING LIQUID CRYSTAL DISPLAY PANEL}

도 1은 일반적인 액정 표시장치의 사시도이다.

도 2는 일반적인 액정 패널의 구성을 개략적으로 나타내는 도면이다.

도 3은 종래의 기술에 따른 이중 게이트 라인(dual gate line)을 사용하는 액정 표시패널의 구동 방법을 설명하기 위한 도면이다.

도 4는 본 발명의 제1 실시예에 따른 공통 라인을 제2 게이트 라인으로 사용하여 데이터 구동 감소(DDR)를 구현하는 액정 표시패널의 구동 방법을 설명하기 위한 도면이다.

도 5는 본 발명의 제2 실시예에 따른 공통 라인을 제2 게이트 라인으로 사용하여 데이터 라인 공유(DLS)를 구현하는 액정 표시패널의 구동 방법을 설명하기 위한 도면이다.

본 발명은 액정 표시장치에 관한 것으로, 보다 구체적으로, 데이터 구동 감소(Data Driving Reduction: DDR) 방식 및 데이터 라인 공유(Data Line Sharing: DLS) 방식의 액정 표시패널의 구동 방법에 관한 것이다.

도 1은 일반적인 액정 표시장치의 사시도이다.

도 1을 참조하면, 액정 표시장치는, 일정 공간을 갖고 합착된 제1 기판(10), 제2 기판(20), 및 상기 제1 기판(10)과 제2 기판 (20) 사이에 주입된 액정층(30)으로 구성된다. 이때, 제1 기판(10)은 스위칭 영역인 TFT 영역(TFT), 화소 영역(Pixel) 및 스토리지 영역(C_ST)으로 정의된다.

제1 기판(10)에는 투명한 글래스 기판(11) 상에 일정한 간격을 갖고 일 방향으로 복수개의 게이트 라인(12)이 배열되고, 또한 게이트 라인(12)에 수직한 방향으로 일정한 간격을 갖고 복수개의 데이터 라인(16)이 배열됨으로써, 화소 영역(Pixel)을 정의하게 된다.

그리고 각 화소 영역(Pixel)에는 화소 전극(18)이 형성되고, 각각의 게이트 라인(12)과 데이터 라인(16)이 교차하는 부분에 박막 트랜지스터(TFT)가 형성되어, 박막 트랜지스터가 상기 게이트 라인(12)을 통해 인가되는 스캔 신호에 따라 데이터 라인(16)의 데이터 신호를 각각의 화소 전극(18)에 인가한다.

그리고 제2 기판(20)에는 투명한 글래스 기판(21) 상에 화소 영역(Pixel)을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층(22)이 형성되고, 각각의 화소 영역에 대응되는 부분에는 색상을 표현하기 위한 R, G, B 칼라 필터층(23)이 형성되며, 칼라 필터층(23) 위에는 공통 전극(24)이 형성된다.

화소 전극(18)과 병렬로 연결된 충전 커패시터(C_ST)가 게이트 라인(12)의 상 부에 구성되며, 충전 커패시터(C_ST)의 제1 전극으로는 게이트 라인(12)의 일부를 사용하고, 제2 전극으로는 소스 및 드레인 전극과 동일층 동일 물질로 형성된 섬(island) 형상의 금속 패턴을 사용한다.

이러한 액정 표시장치는 상기 화소 전극(18)과 공통 전극(24) 사이의 전계에 의해 상기 제1 기판(10) 및 제2 기판(20) 사이에 형성된 액정층(30)이 배향되고, 액정층(30)의 배향 정도에 따라 액정층(30)을 투과하는 빛의 양을 조절함으로써 원하는 화상을 표현할 수 있다.

한편, 도 2는 일반적인 액정 표시패널의 구성을 개략적으로 나타내는 도면이다.

도 2에 도시된 바와 같이, 일반적인 액정 표시패널은 타이밍 제어부(40), 게이트 구동부(50), 소스 구동부(60) 및 표시패널 영역(70)을 포함하여 구성된다.

표시패널 영역(70) 내에는 다수의 게이트 라인과 데이터 라인이 매트릭스 형태로 형성된다. 그리고 다수의 게이트 라인과 데이터 라인의 교차점에는 박막 트랜지스터(TFT)가 형성되어 있다.

자세히 도시되지는 않았지만, 박막 트랜지스터(TFT)는 게이트 전극, 소스 전극, 드레인 전극, 액티브층 및 오믹 접촉층 등으로 구성되며, 드레인 전극이 화소 전극과 연결되어 단위 화소를 이룬다. 그리고, 이러한 구조를 갖는 박막 트랜지스터(TFT)는 게이트 라인을 통해 게이트 전극에 게이트 신호가 인가되면 데이터 라인에 인가된 데이터 신호가 오믹 접촉층 및 액티브층을 통해 소스 전극에서 드레인 전극으로 전달됨으로써 동작한다.

즉, 소스 전극에 데이터 신호가 인가되면 소스 전극과 연결된 화소 전극에 이와 대응되는 전압이 인가되는데, 이로 인해 화소 전극과 공통 전극 사이에 전압차가 발생한다. 그리고, 화소 전극과 공통 전극의 전압 차이로 인해 그 사이에 주입되어 있는 액정의 분자 배열이 변화되며, 액정의 분자 배열의 변화로 인해 화소의 광 투과량이 변하게 되어 각각의 화소별로 인가된 데이터 신호의 차에 따라 화소의 색상 차이가 발생된다. 이와 같은 색상의 차이를 사용하여 액정 표시 장치의 화면을 제어할 수 있게 된다.

또한, 소스 전극에 인가되는 데이터 신호는 소스 구동부(60)로부터 제공되며, 게이트 전극에 인가되는 게이트 신호는 게이트 구동부(50)로부터 제공된다.

게이트 구동부(50)는 게이트 전극을 활성화 또는 비활성화 시키는 게이트 신호를 각각의 게이트 라인에 순차적으로 제공한다. 그러면 소스 구동부(60)는 게이트 신호가 인가되는 타이밍에 맞추어 데이터 신호에 해당하는 계조 전압을 다수의 데이터 라인에 제공한다. 이때, 소스 구동부(60)와 게이트 구동부(50) 사이의 동기화(synchronizing)는 타이밍 제어부(T-CON: 40)에 의해 수행된다.

한편, 소스 구동 집적회로(Source IC)의 수를 줄이기 위한 데이터 라인 공유(Data Line Sharing: DLS) 방식은 두개의 게이트 라인을 사용하여 홀수번째 픽셀과 짝수번째 픽셀을 독립적으로 구동하는 방식으로서, 이는 픽셀 분리 구동을 위해 두 개의 게이트 라인이 필요하지만, 데이터 라인이 절반으로 줄어들게 된다. 또한, 일반적인 구동 방법과 비교하면 두 배의 게이트 라인이 필요하므로 단위 픽셀 충전 시간이 1H(수평주기)에서 H/2로 감소하게 된다. 이러한 DLS 방식을 적용할 경우, 게이트 라인이 추가적으로 필요하게 되므로 이에 따라 개구율이 감소하게 된다는 문제점이 있다.

한편, 도 3은 종래의 기술에 따른 이중 게이트 라인을 사용하는 액정 표시패널의 구동 방법을 설명하기 위한 도면으로서, 이중 게이트 라인을 사용하여 데이터 구동 감소(Data Driving reduction: DDR)를 구현한 것을 나타낸다. 여기서, 도면부호 80은 R, G, B 서브픽셀로 이루어지는 단위 픽셀을 나타낸다.

도 3을 참조하면, 종래의 기술에 따른 이중 게이트 라인을 사용하는 액정 표시패널의 구동 방법은 도시된 바와 같이, 1 -> 2 -> 3-> 4 순서로 구동되며, 이때, 게이트 라인을 이중으로 사용하기 때문에 하나의 게이트 라인과 두 게이트 라인간의 공간을 유지하기 위해 많은 영역을 소비하게 되므로, 데이터 구동 감소 방식을 구현하면 픽셀의 개구율이 감소하게 된다.

즉, 두 개의 게이트 라인을 사용하여 데이터 구동 감소 방식을 적용하는 경우, 다른 하나의 게이트 라인에 의하여 픽셀의 개구율이 감소한다. 특히, 공통 라인 상에 형성되는 커패시터(storage on common line) 구조의 경우, 게이트 라인과 같은 방향으로 공통 전극이 형성되므로 개구율이 크게 감소하고, 결국 액정 표시패널의 휘도를 감소시키는 문제점이 있다.

본 발명이 이루고자 하는 기술적 과제는, 공통 라인 상에 형성되는 커패시터(storage on common line) 구조의 공통 라인을 제2 게이트 라인으로 사용함으로 써, 개구율 감소없이 데이터 구동 감소(DDR) 방식을 구현할 수 있는 액정 표시패널의 구동 방법을 제공하기 위한 것이다.

본 발명이 이루고자 하는 다른 기술적 과제는, 공통 라인 상에 형성되는 커패시터 구조의 공통 라인을 제2 게이트 라인으로 사용함으로써, 개구율을 증가시키는 데이터 라인 공유(DLS) 방식을 구현할 수 있는 액정 표시패널의 구동 방법을 제공하기 위한 것이다.

본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 목적을 달성하기 위하여, 본 발명에 따른 액정 표시패널의 구동 방법은, m개의 데이터 라인과 n개의 게이트 라인의 교차에 의해 m×n 매트릭스 배열의 픽셀이 정의되며, 공통 라인 상에 형성되는 커패시터(Storage on Common line) 구조를 갖는 액정 표시패널의 구동 방법에 있어서, a) 제1 홀수 게이트 라인에 제1 스캔 신호를 인가하되, 홀수번째 모든 데이터 라인을 구동하는 단계; b) 상기 공통 라인 상에 형성되는 커패시터 구조의 제1 공통 라인에 제2 스캔 신호를 인가하되, 짝수번째 모든 데이터 라인을 구동하는 단계; c) 제1 짝수 게이트 라인에 제3 스캔 신호를 인가하되, 홀수번째 모든 데이터 라인을 구동하는 단계; 및 d) 상기 공통 라인 상에 형성되는 커패시터 구조의 제2 공통 라인에 제4 스캔 신호를 인가하되, 짝수번째 모든 데이터 라인을 구동하는 단계를 포함하며, 마지막 스캔 신호가 인가 될 때까지, 상기 a) 내지 d) 단계를 반복하여 수행하는 것을 특징으로 한다.

여기서, 상기 게이트 라인은 순차적으로 자신의 단이 동작된 후, 다음 단 동작 시에는 충전 커패시터로 동작하는 것을 특징으로 한다.

여기서, 상기 스캔신호는 n번 인가되어 1 프레임을 구성하는 m×n개의 픽셀을 구동하는 것을 특징으로 한다.

여기서, 상기 데이터 라인은 데이터 구동 감소(Data Driving Reduction: DDR) 방식으로 구동되는 것을 특징으로 한다.

여기서, 상기 게이트 라인 및 상기 공통 라인 상에 형성되는 커패시터 공통 라인은 상기 스캔 신호를 인가하도록 박막트랜지스터의 게이트에 연결되는 것을 특징으로 한다.

한편, 본 발명에 따른 액정 표시패널의 구동 방법은, m/2개의 데이터 라인과 2n개의 게이트 라인의 교차에 의해 m×n 매트릭스 배열의 픽셀이 정의되고, 공통 라인 상에 형성되는 커패시터(Storage on Common line) 구조를 갖는 액정 표시패널의 구동 방법에 있어서, a) 제1 홀수 게이트 라인에 제1 스캔 신호를 인가하되, 홀수번째 모든 데이터 라인을 구동하는 단계; b) 상기 공통 라인 상에 형성되는 커패시터 구조의 제1 공통 라인에 제2 스캔 신호를 인가하되, 짝수번째 모든 데이터 라인을 구동하는 단계; c) 제1 짝수 게이트 라인에 제3 스캔 신호를 인가하되, 홀수번째 모든 데이터 라인을 구동하는 단계; 및 d) 상기 공통 라인 상에 형성되는 커패시터 구조의 제2 공통 라인에 제4 스캔 신호를 인가하되, 짝수번째 모든 데이터 라인을 구동하는 단계를 포함하며, 마지막 스캔 신호가 인가될 때까지, 상기 a) 내 지 d) 단계를 반복하여 수행하는 것을 특징으로 한다.

여기서, 상기 게이트 라인은 순차적으로 자신의 단이 동작된 후, 다음 단 동작 시에는 충전 커패시터로 동작하는 것을 특징으로 한다.

여기서, 상기 스캔신호는 n번 인가되어 1 프레임을 구성하는 m×n개의 픽셀을 구동하는 것을 특징으로 한다.

여기서, 상기 데이터 라인은 데이터 라인 공유(Data Line Sharing: DLS) 방식으로 구동되는 것을 특징으로 한다.

여기서, 상기 게이트 라인 및 상기 공통 라인 상에 형성되는 커패시터 공통 라인은 상기 스캔 신호를 인가하도록 박막트랜지스터의 게이트에 연결되는 것을 특징으로 한다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있을 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것으로, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 액정 표시패널의 구동 방법을 상세히 설명한다.

먼저, 본 발명의 실시예는 크게 두가지로 구분된다. 즉, 공통 라인 상에 형성되는 커패시터(storage on common line) 구조의 공통 라인을 제2 게이트 라인으로 사용하여 개구율 감소없이 데이터 구동 감소(DDR) 방식을 구현하는 방법과, 공통 라인 상에 형성되는 커패시터 구조의 공통 라인을 제2 게이트 라인으로 사용하여 데이터 라인 공유(DLS) 방식을 구현함으로써, 개구율을 증가시킬 수 있는 방법을 제공한다.

한편, 도 4는 본 발명의 제1 실시예에 따른 공통 라인을 제2 게이트 라인으로 사용하는 액정 표시패널의 구동 방법을 설명하기 위한 도면이다.

도 4를 참조하면, 기존의 공통 라인 상에 형성되는 커패시터 구조의 공통 라인을 제2 게이트 라인으로 사용하여 데이터 구동 감소(DDR) 방식을 구현하는 것을 나타낸다.

구체적으로, 본 발명에 따른 액정 표시패널의 구동 방법은, m개의 데이터 라인과 n개의 게이트 라인의 교차에 의해 m×n 매트릭스 배열의 픽셀이 정의되며, 공통 라인 상에 형성되는 커패시터(Storage on Common line) 구조를 갖는 액정 표시패널에 적용된다.

먼저, 제1 홀수 게이트 라인{S(1)_O}에 제1 스캔 신호를 인가하되, 홀수번째 모든 데이터 라인(R1, B1, G2)을 구동한다.

다음으로, 상기 공통 라인 상에 형성되는 커패시터 구조의 제1 공통 라인{S(1)_E}에 제2 스캔 신호를 인가하되, 짝수번째 모든 데이터 라인(G1, R2, B2) 을 구동한다.

다음으로, 제1 짝수 게이트 라인{S(2)_O}에 제3 스캔 신호를 인가하되, 홀수번째 모든 데이터 라인(R3, B3, G4)을 구동한다.

다음으로, 상기 공통 라인 상에 형성되는 커패시터 구조의 제2 공통 라인{S(2)_E}에 제4 스캔 신호를 인가하되, 짝수번째 모든 데이터 라인(G3, R4, B4)을 구동한다.

여기서, 마지막 n번째 스캔 신호가 인가될 때까지, 상기 단계를 반복하여 수행하며, 상기 스캔신호는 n번 인가되어 1 프레임을 구성하는 m×n개의 픽셀을 구동하게 된다.

또한, 상기 게이트 라인{S(1)_O, S(2)_O}은 순차적으로 자신의 단이 동작된 후, 다음 단 동작 시에는 충전 커패시터로 동작한다.

여기서, 상기 게이트 라인{S(1)_O, S(2)_O} 및 상기 공통 라인 상에 형성되는 커패시터 구조의 공통 라인{S(1)_E, S(2)_E}은 상기 스캔 신호를 인가하도록 박막트랜지스터의 게이트에 연결되어 있다.

결국, 상기 데이터 라인은 데이터 구동 감소(Data Driving Reduction: DDR) 방식으로 구동되고, 이때, 게이트 라인은 위에서 부터 순차적으로 자신의 단이 동작한 후, 다음 단 동작 시에 충전 커패시터로 동작함으로써, 도시된 바와 같은 1-> 2 -> 3-> 4 순서로 픽셀이 동작하게 된다. 기존의 픽셀 구조와 거의 차이가 없기 때문에 개구율이 유지된다.

한편, 도 5는 본 발명의 제2 실시예에 따른 공통 라인을 제2 게이트 라인으 로 사용하는 액정 표시패널의 구동 방법을 설명하기 위한 도면이다.

도 5를 참조하면, 기존의 공통 라인 상에 형성되는 커패시터(storage on common Line) 구조의 공통 라인을 제2 게이트 라인으로 사용하여 데이터 라인 공유(DLS) 방식을 구현하는 것을 나타낸다.

구체적으로, 한편, 본 발명에 따른 액정 표시패널의 구동 방법은, m/2개의 데이터 라인과 2n개의 게이트 라인의 교차에 의해 m×n 매트릭스 배열의 픽셀이 정의되고, 공통 라인 상에 형성되는 커패시터(Storage on Common line) 구조를 갖는 액정 표시패널의 구동 방법에 적용된다.

먼저, 제1 홀수 게이트 라인{S(1)_O}에 제1 스캔 신호를 인가하되, 홀수번째 모든 데이터 라인(R1, B1, G2)을 구동한다.

다음으로, 상기 공통 라인 상에 형성되는 커패시터 구조의 제1 공통 라인{S(1)_E}에 제2 스캔 신호를 인가하되, 짝수번째 모든 데이터 라인(G1, R2, B2)을 구동한다.

다음으로, 제1 짝수 게이트 라인{S(2)_O}에 제3 스캔 신호를 인가하되, 홀수번째 모든 데이터 라인(R3, B3, G4)을 구동한다.

다음으로, 상기 공통 라인 상에 형성되는 커패시터 구조의 제2 공통 라인{S(2)_E}에 제4 스캔 신호를 인가하되, 짝수번째 모든 데이터 라인(G3, R4, B4)을 구동한다.

여기서, 마지막 n번째 스캔 신호가 인가될 때까지, 상기 단계를 반복하여 수행하며, 상기 스캔신호는 n번 인가되어 1 프레임을 구성하는 m×n개의 픽셀을 구동 하게 된다.

또한, 상기 게이트 라인{S(1)_O, S(2)_O}은 순차적으로 자신의 단이 동작된 후, 다음 단 동작 시에는 충전 커패시터로 동작한다.

여기서, 상기 게이트 라인{S(1)_O, S(2)_O} 및 상기 공통 라인 상에 형성되는 커패시터 구조의 공통 라인{S(1)_E, S(2)_E}은 상기 스캔 신호를 인가하도록 박막트랜지스터의 게이트에 연결되어 있다.

따라서, 상기 데이터 라인은 데이터 라인 공유(Data Line Sharing: DLS) 방식으로 구동되며, 이때, 게이트 라인은 위에서 부터 순차적으로 자신의 단이 동작한 후 다음 단 동작 시에 충전 커패시터으로 동작하여 그림의 순서로 Pixel 이 동작하게 된다. 위와 같이 데이터 라인을 둘 중에 하나를 제거하게 되면 그 면적만큼 개구율이 향상된다.

결국, 본 발명의 제1 실시예는 공통 라인 상에 형성되는 커패시터(Storage on Common line) 구조의 공통 라인을 제2 게이트 라인으로 사용하여 기존의 픽셀 구조에서 개구율 감소 없이 DDR을 구현할 수 있고, 또는, 본 발명의 제2 실시예는 공통 라인 상에 형성되는 커패시터(Storage on Common line) 구조의 공통 라인을 제2 게이트 라인으로 사용하여 DLS를 적용하게 되면, 개구율을 증가시킬 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것 이며 한정적이 아닌 것으로 이해되어야만 한다.

본 발명에 따르면, 공통 라인 상에 형성되는 커패시터(Storage on Common line) 구조의 공통 라인을 제2 게이트 라인으로 사용하여 기존의 픽셀 구조에서 개구율 감소 없이 데이터 구동 감소(DDR)를 구현할 수 있다. 또한, 본 발명에 따르면, 공통 라인 상에 형성되는 커패시터 구조의 공통 라인을 제2 게이트 라인으로 사용하여 데이터 라인 공유(DLS)를 적용함으로써, 개구율을 향상시킬 수 있다.

Claims (10)

1. m개의 데이터 라인과 n개의 게이트 라인의 교차에 의해 m×n 매트릭스 배열의 픽셀이 정의되며, 공통 라인 상에 형성되는 커패시터(Storage on Common line) 구조를 갖는 액정 표시패널의 구동 방법에 있어서,

   a) 제1 홀수 게이트 라인에 제1 스캔 신호를 인가하되, 홀수번째 모든 데이터 라인을 구동하는 단계;

   b) 상기 공통 라인 상에 형성되는 커패시터 구조의 제1 공통 라인에 제2 스캔 신호를 인가하되, 짝수번째 모든 데이터 라인을 구동하는 단계;

   c) 제1 짝수 게이트 라인에 제3 스캔 신호를 인가하되, 홀수번째 모든 데이터 라인을 구동하는 단계; 및

   d) 상기 공통 라인 상에 형성되는 커패시터 구조의 제2 공통 라인에 제4 스캔 신호를 인가하되, 짝수번째 모든 데이터 라인을 구동하는 단계

   를 포함하며,

   마지막 스캔 신호가 인가될 때까지, 상기 a) 내지 d) 단계를 반복하여 수행하는 것을 특징으로 하는 액정 표시패널의 구동 방법.
2. 제1항에 있어서,

   상기 게이트 라인은 순차적으로 자신의 단이 동작된 후, 다음 단 동작 시에는 충전 커패시터로 동작하는 것을 특징으로 하는 액정 표시패널의 구동 방법.
3. 제1항에 있어서,

   상기 스캔신호는 n번 인가되어 1 프레임을 구성하는 m×n개의 픽셀을 구동하는 것을 특징으로 하는 액정 표시패널의 구동 방법.
4. 제1항에 있어서,

   상기 데이터 라인은 데이터 구동 감소(Data Driving Reduction: DDR) 방식으로 구동되는 것을 특징으로 하는 액정 표시패널의 구동 방법.
5. 제1항에 있어서,

   상기 게이트 라인 및 상기 공통 라인 상에 형성되는 커패시터 공통 라인은 상기 스캔 신호를 인가하도록 박막트랜지스터의 게이트에 연결되는 것을 특징으로 하는 액정 표시패널의 구동 방법.
6. m/2개의 데이터 라인과 2n개의 게이트 라인의 교차에 의해 m×n 매트릭스 배열의 픽셀이 정의되고, 공통 라인 상에 형성되는 커패시터(Storage on Common line) 구조를 갖는 액정 표시패널의 구동 방법에 있어서,

   a) 제1 홀수 게이트 라인에 제1 스캔 신호를 인가하되, 홀수번째 모든 데이터 라인을 구동하는 단계;

   b) 상기 공통 라인 상에 형성되는 커패시터 구조의 제1 공통 라인에 제2 스 캔 신호를 인가하되, 짝수번째 모든 데이터 라인을 구동하는 단계;

   c) 제1 짝수 게이트 라인에 제3 스캔 신호를 인가하되, 홀수번째 모든 데이터 라인을 구동하는 단계; 및

   d) 상기 공통 라인 상에 형성되는 커패시터 구조의 제2 공통 라인에 제4 스캔 신호를 인가하되, 짝수번째 모든 데이터 라인을 구동하는 단계

   를 포함하며,

   마지막 스캔 신호가 인가될 때까지, 상기 a) 내지 d) 단계를 반복하여 수행하는 것을 특징으로 하는 액정 표시패널의 구동 방법.
7. 제6항에 있어서,

   상기 게이트 라인은 순차적으로 자신의 단이 동작된 후, 다음 단 동작 시에는 충전 커패시터로 동작하는 것을 특징으로 하는 액정 표시패널의 구동 방법.
8. 제6항에 있어서,

   상기 스캔신호는 n번 인가되어 1 프레임을 구성하는 m×n개의 픽셀을 구동하는 것을 특징으로 하는 액정 표시패널의 구동 방법.
9. 제6항에 있어서,

   상기 데이터 라인은 데이터 라인 공유(Data Line Sharing: DLS) 방식으로 구동되는 것을 특징으로 하는 액정 표시패널의 구동 방법.
10. 제6항에 있어서,

    상기 게이트 라인 및 상기 공통 라인 상에 형성되는 커패시터 공통 라인은 상기 스캔 신호를 인가하도록 박막트랜지스터의 게이트에 연결되는 것을 특징으로 하는 액정 표시패널의 구동 방법.

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