KR20080002198A

KR20080002198A - 플라즈마 디스플레이 패널

Info

Publication number: KR20080002198A
Application number: KR1020060060867A
Authority: KR
Inventors: 권오성
Original assignee: 엘지전자 주식회사
Priority date: 2006-06-30
Filing date: 2006-06-30
Publication date: 2008-01-04
Also published as: KR100800464B1; EP2036110A4; US20080278075A1; WO2008002099A1; US7999472B2; EP2036110A1

Abstract

본 발명은 플라즈마 디스플레이 패널(Plasma Display Panel)에 관한 것으로, 전극의 단축방향으로의 단면의 길이가 높이보다 대략 10배 이상 100배 이하, 더욱 바람직하게는 10배 이상 20배 이하로 설정함으로써, 전극과 유전체 층 사이에 기포 발생을 억제하고, 아울러 전극의 구조적 안정성을 향상시키기는 효과가 있다.

이러한, 본 발명의 플라즈마 디스플레이 패널은 기판과, 기판 상에 형성되며, 단축 방향으로의 단면의 길이는 단면의 높이의 10배 이상 100배 이하인 전극을 포함하는 것이 바람직하다.

Description

플라즈마 디스플레이 패널{Plasma Display Panel}

도 1은 본 발명의 플라즈마 디스플레이 패널의 구조의 일례를 설명하기 위한 도면.

도 2a 내지 도 2b는 본 발명의 플라즈마 디스플레이 패널의 전극의 구조에 대해 보다 상세히 설명하기 위한 도면.

도 3은 전극의 단축방향으로의 단면의 면적, 최대 각도 등에 대해 설명하기 위한 도면.

도 4a 내지 도 4b는 단축 방향으로의 단면의 길이를 단면의 높이의 10배 이상 100배 이하, 더욱 바람직하게는 10배 이상 20배 이하로 설정하는 이유에 대해 설명하기 위한 도면.

도 5a 내지 도 5b는 본 발명의 플라즈마 디스플레이 패널의 전극 형성 방법의 일례를 설명하기 위한 도면.

도 6a 내지 도 6b는 전극의 또 다른 구조의 일례에 대해 설명하기 위한 도면.

도 7은 본 발명의 플라즈마 디스플레이 패널에서 영상의 계조를 구현하기 위한 프레임(Frame)에 대해 설명하기 위한 도면.

도 8은 본 발명의 플라즈마 디스플레이 패널의 동작의 일례를 설명하기 위한 도면.

도 9a 내지 도 9b는 상승 램프 신호 또는 제 2 하강 램프 신호의 또 다른 형태에 대해 설명하기 위한 도면.

도 10은 서스테인 신호의 또 다른 타입에 대해 설명하기 위한 도.

<도면의 주요 부분에 대한 부호의 설명>

100 : 전면 패널 101 : 전면 기판

102 : 스캔 전극 103 : 서스테인 전극

104 : 상부 유전체 층 105 : 보호 층

110 : 후면 패널 111 : 후면 기판

112 : 격벽 113 : 어드레스 전극

114 : 형광체 층 115 : 하부 유전체 층

본 발명은 플라즈마 디스플레이 패널(Plasma Display Panel)에 관한 것이다.

일반적으로 플라즈마 디스플레이 패널에는 격벽으로 구획된 방전 셀(Cell) 내에 형광체 층이 형성되고, 아울러 복수의 전극(Electrode)이 형성된다.

이러한, 전극을 통해 방전 셀로 구동 신호가 인가된다.

그러면, 방전 셀 내에서는 인가되는 구동 신호에 의해 방전이 발생한다. 여기서, 방전 셀 내에서 구동 신호에 의해 방전이 될 때, 방전 셀 내에 충진 되어 있 는 방전 가스가 진공자외선(Vacuum Ultraviolet rays)을 발생하고, 이러한 진공 자외선이 방전 셀 내에 형성된 형광체를 발광시켜 가시 광을 발생시킨다. 이러한 가시 광에 의해 플라즈마 디스플레이 패널의 화면상에 영상이 표시된다.

한편, 종래의 플라즈마 디스플레이 패널에서는 전극 상에 형성되는 다른 기능성 층(Layer)과 전극 간에 수분 또는 가스 등에 의해 기포 등이 발생할 수 있다.

이러한 기포는 저항 값을 증가시켜 플라즈마 디스플레이 패널의 구동 효율을 저감시키고, 심지어는 전극의 절연을 파괴하는 문제점을 발생시킨다.

상술한 문제점을 해결하기 위해 본 발명은 전극의 구조를 개선하여 전극과 다른 기능성 층 사이에 기포가 발생하지 않도록 하는 플라즈마 디스플레이 패널을 제공하는데 그 목적이 있다.

상술한 목적을 이루기 위한 본 발명의 플라즈마 디스플레이 패널은 기판과, 기판 상에 형성되며, 단축 방향으로의 단면의 길이는 단면의 높이의 10배 이상 100배 이하인 전극을 포함하는 것이 바람직하다.

또한, 전극은 단축 방향으로의 단면의 길이가 단면의 높이의 10배 이상 20배 이하인 것을 특징으로 한다.

또한, 전극의 단축 방향으로의 단면은 포물선 형상인 것을 특징으로 한다.

또한, 전극의 단축 방향으로의 단면의 높이는 중심방향으로 갈수록 점진적으로 증가하는 것을 특징으로 한다.

또한, 전극은 직접 패터닝(Direct Patterning) 법에 의해 형성되는 것을 특징으로 한다.

또한, 전극의 단축 방향으로의 단면의 길이는 대략 50㎛(마이크로미터)이상 200㎛(마이크로미터)이하인 것을 특징으로 한다.

또한, 전극의 단축 방향으로의 단면의 높이는 대략 1㎛(마이크로미터)이상 20㎛(마이크로미터)이하인 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 플라즈마 디스플레이 장치를 상세히 설명하기로 한다.

도 1은 본 발명의 플라즈마 디스플레이 패널의 구조의 일례를 설명하기 위한 도면이다.

도 1을 살펴보면, 본 발명의 플라즈마 디스플레이 패널은 전극(Electrode), 바람직하게는 스캔 전극(102, Y)과 서스테인 전극(103, Z)이 형성되는 전면 기판(101)을 포함하는 전면 패널(100)과, 전술한 스캔 전극(102, Y) 및 서스테인 전극(103, Z)과 교차하는 전극, 바람직하게는 어드레스 전극(113, X)이 형성되는 후면 기판(111)을 포함하는 후면 패널(110)이 합착되어 이루어질 수 있다.

여기서, 전면 기판(101) 상에 형성되는 전극, 바람직하게는 스캔 전극(102, Y)과 서스테인 전극(103, Z)은 방전 공간, 즉 방전 셀(Cell)에서 방전을 발생시키고 아울러 방전 셀의 방전을 유지할 수 있다.

이러한 스캔 전극(102, Y)과 서스테인 전극(103, Z)이 형성된 전면 기판(101)의 상부에는 스캔 전극(102, Y)과 서스테인 전극(103, Z)을 덮도록 유전체 층, 바람직하게는 상부 유전체 층(104)이 형성될 수 있다.

이러한, 상부 유전체 층(104)은 스캔 전극(102, Y) 및 서스테인 전극(103, Z)의 방전 전류를 제한하며 스캔 전극(102, Y)과 서스테인 전극(103, Z) 간을 절연시킬 수 있다.

이러한, 상부 유전체 층(104) 상면에는 방전 조건을 용이하게 하기 위한 보호 층(105)이 형성된다. 이러한 보호 층(105)은 산화마그네슘(MgO) 등의 재료를 상부 유전체 층(104) 상부에 증착하는 방법 등을 통해 형성될 수 있다.

한편, 후면 기판(111) 상에 형성되는 전극, 바람직하게는 어드레스 전극(113, X)은 방전 셀에 데이터(Data) 신호를 인가하는 전극이다.

이러한 어드레스 전극(113, X)이 형성된 후면 기판(111)의 상부에는 어드레스 전극(113, X)을 덮도록 유전체 층, 바람직하게는 하부 유전체 층(115)이 형성될 수 있다.

이러한, 하부 유전체 층(115)은 어드레스 전극(113, X)을 절연시킬 수 있다.

이러한 하부 유전체 층(115)의 상부에는 방전 공간 즉, 방전 셀을 구획하기 위한 스트라이프 타입(Stripe Type), 웰 타입(Well Type), 델타 타입(Delta Type), 벌집 타입 등의 격벽(112)이 형성될 수 있다. 이에 따라, 전면 기판(101)과 후면 기판(111)의 사이에서 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 등의 방전 셀이 형성될 수 있다.

여기서, 격벽(112)에 의해 구획된 방전 셀 내에는 소정의 방전 가스가 채워지는 것이 바람직하다.

아울러, 격벽(112)에 의해 구획된 방전 셀 내에는 어드레스 방전 시 화상표시를 위한 가시 광을 방출하는 형광체 층(114)이 형성될 수 있다. 예를 들면, 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 형광체 층이 형성될 수 있다.

이상에서 설명한 본 발명의 플라즈마 디스플레이 패널에서는 스캔 전극(102, Y), 서스테인 전극(103, Z) 또는 어드레스 전극(113, X) 중 적어도 하나 이상의 전극으로 구동 신호가 공급되면, 격벽(112)에 의해 구획된 방전 셀 내에서 방전이 발생할 수 있다.

그러면, 방전 셀 내에 채워진 방전 가스에서 진공 자외선이 발생하고, 이러한 진공 자외선이 방전 셀 내에 형성된 형광체 층(114)에 가해진다. 그러면, 형광체 층(114)에서 소정의 가시광선이 발생되고, 이렇게 발생된 가시광선이 상부 유전체 층(104)이 형성된 전면 기판(101)을 통해 외부로 방출되고, 이에 따라 전면 기판(101)의 외부 면에 소정의 영상이 표시될 수 있다.

여기서, 본 발명의 플라즈마 디스플레이 패널의 전극, 예컨대 스캔 전극(102, Y), 서스테인 전극(103, Z) 또는 어드레스 전극(113, X)의 구조에 대해 보다 상세히 살펴보면 다음과 같다.

도 2a 내지 도 2b는 본 발명의 플라즈마 디스플레이 패널의 전극의 구조에 대해 보다 상세히 설명하기 위한 도면이다.

먼저, 도 2a를 살펴보면 기판(200) 상에 형성된 전극(210), 예컨대 앞선 도 1의 경우와 같이 전면 기판(101) 상에 형성되는 스캔 전극(102) 또는 서스테인 전극(103) 또는 후면 기판(111) 상에 형성되는 어드레스 전극(113)은 단축 방향으로 의 단면의 길이(T)는 단면의 높이(H)의 10배 이상 100배 이하이다.

더욱 바람직하게는, 전극(210)의 단축 방향으로의 단면의 길이(T)는 단면의 높이(H)의 10배 이상 20배 이하이다. 이와 같이, 전극(210)의 형태를 설정한 이유에 대해 첨부된 도 4a 내지 도 4b를 결부하여 살펴보면 다음과 같다.

도 4a 내지 도 4b는 단축 방향으로의 단면의 길이를 단면의 높이의 10배 이상 100배 이하, 더욱 바람직하게는 10배 이상 20배 이하로 설정하는 이유에 대해 설명하기 위한 도면이다.

먼저, 도 4a를 살펴보면 전극(410)의 단축 방향으로의 단면의 길이(T)를 단면의 높이(H)의 10배 이상 100배 이하로 하지 않고, (a)와 같이 예컨대 전극(410)의 단축 방향으로의 단면의 길이(T)를 단면의 높이(H)의 5배 정도로 설정하는 경우가 나타나 있다. 즉, 단면의 길이(T)에 비해 높이(H)가 과도하게 큰 경우이다.

다음, (b)를 살펴보면 앞선 (a)와 같은 경우에 전극(410)이 형성된 기판(400) 상에 전극(410)을 덮도록 유전체 층(420), 예컨대 앞선 도 1의 경우와 같이 부호 104의 상부 유전체 층 또는 부호 115의 하부 유전체 층을 형성하게 되면, 전극(410)의 높이(H)가 길이(T)에 비해 상대적으로 크기 때문에 유전체 층(420)을 이루는 유전체 물질이 전극(410)과 기판(400) 사이에 충분히 채워지지 않을 수 있다.

이에 따라, (c)와 같이 기판(400)과 전극(410) 사이 공간에 소정의 가스 또는 수분 등이 포집됨으로써 기포(430)가 발생하게 된다. 이러한 기포(430)는 저항 값을 증가시켜 플라즈마 디스플레이 패널의 구동 효율을 저감시킬 수 있다. 심지어 는 이러한 기포(430)는 구동 시 전극(410)의 절연 파괴를 야기할 수도 있다.

반면에, 도 4b를 살펴보면 (a)와 같이 본 발명에 따른 기판(401) 상에 형성되는 전극(402)의 단축 방향으로의 단면의 길이(T)를 단면의 높이(H)의 10배 이상 100배 이하, 바람직하게는 10배 이상 20배 이하로 설정하는 경우가 나타나 있다.

다음, (b)를 살펴보면 앞선 (a)와 같은 경우에 전극(402)이 형성된 기판(401) 상에 전극(402)을 덮도록 유전체 층(403)을 형성하게 되면 유전체 층(403)을 이루는 유전체 물질이 전극(402)과 기판(401) 사이에 충분히 채워질 수 있다.

이에 따라, (c)와 같이 기판(401)과 전극(402) 사이 공간에 유전체 물질이 충분히 채워지게 됨으로써 기포의 발생이 방지될 수 있다.

이상의 도 4a 내지 도 4b를 고려할 때, 전극의 단축 방향으로의 단면의 길이(T)를 단면의 높이(H)의 10배 이상 100배 이하, 바람직하게는 10배 이상 20배 이하로 설정하는 것이 바람직한 것이다.

이상으로 도 4a 내지 도 4b의 설명을 마무리하고, 다시 도 2a 내지 도 2b의 설명을 이어가기로 한다.

다음, 도 2b를 살펴보면 본 발명에 따른 전극(210)은 단축 방향으로의 단면의 길이가 단면의 높이의 10배 이상 100배 이하, 바람직하게는 10배 이상 20배 이하이고, 아울러 그 단면의 형상이 포물선 형상이다.

아울러, 전극(210)의 단축 방향으로의 단면의 높이(H)는 중심(C)방향으로 갈수록 점진적으로 증가하는 것이 바람직하다.

예를 들면, A 지점에서는 단면의 높이가 H1이라고 가정할 때, 중심(C)과 더 가까운 B 지점에서는 단면의 높이가 H1보다는 더 큰 H2인 것이다.

이와 같이, 전극의 단면을 포물선 형상으로 하게 되면 전극(210)과 기판이 맞닿는 지점에서 완만한 곡선을 이루게 됨으로써, 유전체 물질의 점도가 상대적으로 큰 경우에도 전극(210)과 기판 사이에 유전체 물질이 충분히 채워질 수 있게 되고, 이에 따라 기포의 발생을 더욱 저감시킬 수 있게 된다.

아울러, 이와 같이 전극(210)을 단면이 포물선 형상을 갖도록 형성하게 되면 전극(210)의 구조가 안정되기 때문에 전극(210)의 치밀도가 보다 향상될 수 있고, 또한 전극(210)의 형상의 균일도(Uniformity)가 향상될 수 있다.

이러한, 조건 하에서 전극(210)의 단축 방향으로의 단면의 길이(T)는 대략 50㎛(마이크로미터)이상 200㎛(마이크로미터)이하인 것이 바람직하다.

아울러, 전극(210)의 단축 방향으로의 단면의 높이(Hmax)는 대략 1㎛(마이크로미터)이상 20㎛(마이크로미터)이하인 것이 바람직하다. 여기서, 전극(210)의 단면의 높이는 여기 도 2b에서와 같이 중심(C) 지점에서의 높이, 즉 최대(Max) 높이인 것이 바람직하다.

이상의 설명에서는 본 발명의 전극의 단면의 길이와 단면의 높이에 대해서만 상세히 설명하였다. 이하에서는 전극의 단면의 면적 등의 다른 측면에 대해 살펴보기로 한다.

도 3은 전극의 단축방향으로의 단면의 면적, 최대 각도 등에 대해 설명하기 위한 도면이다.

도 3을 살펴보면, 본 발명에 따른 전극(300)은 단축 방향으로의 단면의 길 이(T)와 단면의 면적(S)을 고려하여 설정되는 것도 가능하다.

예를 들면, 단면의 길이(T)가 100㎛(마이크로미터)라고 가정할 때, 단면의 면적(S)은 100㎛²(제곱마이크로미터)이상 2000㎛²(제곱마이크로미터)이하로 설정될 수 있다. 즉, 단면의 면적(S)은 단면의 길이(T)의 1배 이상 20배 이하로 설정될 수 있는 것이다.

아울러, 본 발명에 따른 전극(300)은 단축 방향으로의 단면의 최대 각도(θ)를 고려하여 설정되는 것도 가능하다.

예를 들면, 전극(300)의 최대 각도(θ)는 1°이상 12°이하로 설정될 수 있다.

이와 같이, 전극(300)의 최대 각도(θ)는 1°이상 12°이하로 설정하는 이유는 전극(300)의 최대 각도(θ)가 1°미만이 되는 경우에는 전극(300)의 두께가 과도하게 얇아짐으로써 전극(300)의 전기 저항이 과도하게 증가하여 구동 효율이 저감될 수 있고, 또한 전극(300)의 최대 각도(θ)가 12°를 초과하는 경우에는 전극(300)과 기판 사이에 공간이 급격히 함몰되고 이에 따라 유전체 물질이 전극(300)과 기판 사이에 충분히 채워지지 않게 됨으로써 전극(300)과 기판 사이에 기포가 형성될 수 있기 때문이다.

이상에서 설명한 본 발명의 전극은 직접 패터닝(Direct Patterning) 법에 의해 형성되는 것이 바람직하다. 이에 대해 첨부된 도 5a 내지 도 5b를 결부하여 살펴보면 다음과 같다.

도 5a 내지 도 5b는 본 발명의 플라즈마 디스플레이 패널의 전극 형성 방법의 일례를 설명하기 위한 도면이다.

먼저, 도 5a를 살펴보면 노광, 식각 공정 등을 거쳐 전극을 형성하는 방법의 일례가 나타나 있다.

먼저, (a)와 같이 기판(500) 상에 전극 재료 층(510)을 형성한다. 이러한 (a) 단계에서는 은(Ag) 등과 같은 전기 전도성 재료를 솔벤트, 바인더 등의 다른 재료와 혼합하여 형성한 페이스트(Paste) 또는 슬러리(Slurry) 상태의 전극 재료를 기판(500) 상에 도포하는 방법으로 전극 재료 층(510)을 형성할 수 있다.

다음, (b)와 같이 전극 재료 층(510)이 형성된 기판(500) 상에 소정의 패턴(Pattern)이 형성된 마스크(520)를 배치하고, 자외선 등의 광을 마스크(520)의 패턴을 통해 전극 재료 층(510)에 조사함으로써 전극 재료 층(510)의 일부를 경화시킬 수 있다. 이를 노광 공정이라 할 수 있다.

이후, 소정의 광이 조사된 전극 재료 층(510)을 식각한다. 이를 식각 공정이라 할 수 있다. 이에 따라 (c)와 같이 소정의 패턴을 갖는 전극(530)이 기판(500) 상에 형성될 수 있다.

이와 같이, 노광 및 식각 공정을 통해 형성된 전극(530)은 에칭(Etching) 액 또는 샌드(Sand)가 전극 재료 층(510)의 일부를 식각하기 때문에 그 단면이 (d)와 같은 형태를 갖는다.

결국, 여기 도 5a와 같이 노광 및 식각 공정을 거쳐 전극(530)을 형성하는 경우에는 기판(500)과 전극(530) 사이에 기포가 발생하는 것을 방지하기 어렵다.

반면에, 도 5b에는 직접 패터닝 법을 이용하여 전극을 형성하는 방법의 일례가 나타나 있다. 여기 도 5b에서는 직접 패터닝 법 중에서 오프 셋(Off-Set) 법의 경우를 일례로 들어 설명하기로 한다. 이러한 직접 패터닝 법에는 프린트(Print) 법 등 다양한 방법이 있다.

먼저, (a)와 같이 롤러(540)에 전극 재료(550)를 입힌다. 이러한 전극 재료(550)는 페이스트 상태 또는 슬러리 상태일 수 있다.

다음, (b)와 같이 전극 재료(550)를 입힌 롤러(540)를 기판(560) 상에 배치한다. 이후 롤러(540)를 회전시키게 되면 (c)와 같이 롤러(540) 표면에 입혀진 전극 재료(550)가 기판(560) 상에 도포됨으로써 전극(570)이 형성될 수 있다.

이와 같이, 직접 패터닝 법을 통해 형성된 전극(570)은 에칭(Etching) 액 또는 샌드(Sand) 등에 의해 일부가 식각되지 않고, 소정의 전극 재료(550)가 직접 기판(560)에 도포되어 형성됨으로써 그 단면이 (d)와 같은 포물선 형상을 갖는다.

이에 따라, 기판(500)과 전극(530) 사이에 기포가 발생하는 것을 용이하게 방지할 수 있다.

결국, 본 발명의 플라즈마 디스플레이 패널의 전극은 직접 패터닝 법을 통해 형성하는 것이 보다 유리한 것이다.

이상의 설명에서는 본 발명의 플라즈마 디스플레이 패널의 전극, 예컨대 스캔 전극(Y), 서스테인 전극(Z) 또는 어드레스 전극(X)이 하나의 층(Layer)으로 이루어지는 것으로 설명하였지만, 이와는 다르게 복수의 층으로 이루어질 수도 있다. 이에 대해 첨부된 도 6a 내지 도 6b를 참조하여 살펴보면 다음과 같다.

도 6a 내지 도 6b는 전극의 또 다른 구조의 일례에 대해 설명하기 위한 도면이다. 여기, 도 6a 내지 도 6b에서는 앞선 도 1의 스캔 전극(Y) 또는 서스테인 전극(Z)의 경우만으로 설명하기로 한다. 아울러, 이하의 내용은 어드레스 전극(X)에도 적용될 수 있음은 당연한 것이다.

먼저, 도 6a를 살펴보면 스캔 전극(102, Y)과 서스테인 전극(103, Z)은 각각 두 개의 층(Layer)으로 이루어질 수 있다.

특히, 광 투과율 및 전기 전도도를 고려하면 방전 셀 내에서 발생한 광을 외부로 방출시키며 아울러 구동 효율을 확보하는 차원에서 스캔 전극(102, Y)과 서스테인 전극(103, Z)은 불투명한 은(Ag) 재질의 버스 전극(102b, 103b)과 투명한 인듐 틴 옥사이드(Indium Tin Oxide : ITO) 재질의 투명 전극(102a, 103a)을 포함하는 것이 바람직하다.

이와 같이, 스캔 전극(102, Y)과 서스테인 전극(103, Z)이 투명 전극(102a, 103a)을 포함하도록 하는 이유는, 방전 셀 내에서 발생한 가시 광이 플라즈마 디스플레이 패널의 외부로 방출될 때 효과적으로 방출되도록 하기 위해서이다.

아울러, 스캔 전극(102, Y)과 서스테인 전극(103, Z)이 버스 전극(102b, 103b)을 포함하도록 하는 이유는, 스캔 전극(102, Y)과 서스테인 전극(103, Z)이 투명 전극(102a, 103a)만을 포함하는 경우에는 투명 전극(102a, 103a)의 전기 전도도가 상대적으로 낮기 때문에 구동 효율이 감소할 수 있어서, 이러한 구동 효율의 감소를 야기할 수 있는 투명 전극(102a, 103a)의 낮은 전기 전도도를 보상하기 위해서이다.

이와 같이 스캔 전극(102, Y)과 서스테인 전극(103, Z)이 버스 전극(102b, 103b)을 포함하는 경우에, 버스 전극(102b, 103b)에 의한 외부 광의 반사를 방지하기 위해 투명 전극(102a, 103a)과 버스 전극(102b, 103b)의 사이에 블랙 층(Black Layer : 600, 610)이 더 구비되는 것이 바람직하다.

한편, 여기서 투명 전극(102a, 103a)이 생략되는 것도 가능하다. 다시 말해 ITO-Less 인 경우도 가능한 것이다.

예를 들면, 스캔 전극(102, Y)과 서스테인 전극(103, Z)은 여기 도 6a에서 투명 전극(102a, 103a)이 생략되고, 버스 전극(102b, 103b)만으로 이루어질 수 있다. 즉, 스캔 전극(102, Y)과 서스테인 전극(103, Z)은 버스 전극(102b, 103b)의 하나의 층(Layer)으로 이루어질 수 있다.

다음, 도 6b를 살펴보면 앞선 도 6a에서와 같이 스캔 전극(102, Y)과 서스테인 전극(103, Z)이 투명 전극(102a, 103a)과 버스 전극(102b, 103b)를 포함하는 경우에, 여기서 버스 전극(102b, 103b)이 앞선 도 5이전에 설명한 바와 같이 단축 방향으로의 단면이 포물선 형상으로 단면의 길이가 높이의 10배 이상 100배 이하, 바람직하게는 10배 이상 20배 이하인 것이다.

한편, 이상에서는 본 발명의 플라즈마 디스플레이 패널의 일례만을 도시하고 설명한 것으로써, 본 발명이 이상에서 설명한 구조의 플라즈마 디스플레이 패널에 한정되는 것은 아님을 밝혀둔다. 예를 들면, 여기 이상의 설명에서는 도 1의 부호 104의 상부 유전체 층 및 도 1의 부호 115의 하부 유전체 층이 각각 하나의 층(Layer)인 경우만을 도시하고 있지만, 이러한 상부 유전체 층 및 하부 유전체 층 중 적어도 하나 이상은 복수의 층으로 이루지는 것도 가능한 것이다.

아울러, 도 1의 부호 112의 격벽으로 인한 외부 광의 반사를 방지하기 위해 격벽의 상부에 외부 광을 흡수할 수 있는 블랙 층(미도시)을 더 형성할 수도 있다.

이와 같이, 본 발명의 플라즈마 디스플레이 패널의 구조는 다양하게 변경될 수 있는 것이다.

이러한 플라즈마 디스플레이 패널의 일례에 대해 첨부된 도 7 내지 도 8을 결부하여 살펴보면 다음과 같다.

도 7은 본 발명의 플라즈마 디스플레이 패널에서 영상의 계조를 구현하기 위한 프레임(Frame)에 대해 설명하기 위한 도면이다.

또한, 도 8은 본 발명의 플라즈마 디스플레이 패널의 동작의 일례를 설명하기 위한 도면이다.

먼저, 도 7을 살펴보면 본 발명의 플라즈마 디스플레이 패널에서 영상의 계조(Gray Level)를 구현하기 위한 프레임은 발광횟수가 다른 여러 서브필드로 나누어진다.

아울러, 도시하지는 않았지만 각 서브필드는 다시 모든 방전 셀을 초기화시키기 위한 리셋 기간(Reset Period), 방전될 방전 셀을 선택하기 위한 어드레스 기간(Address Period) 및 방전횟수에 따라 계조를 구현하는 서스테인 기간(Sustain Period)으로 나누어 질 수 있다.

예를 들어, 256 계조로 영상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임기간(16.67ms)은 예컨대, 도 7과 같이 8개의 서브필드들(SF1 내지 SF8)로 나 누어지고, 8개의 서브 필드들(SF1 내지 SF8) 각각은 리셋 기간, 어드레스 기간 및 서스테인 기간으로 다시 나누어지게 된다.

한편, 서스테인 기간에 공급되는 서스테인 신호의 개수를 조절하여 해당 서브필드의 계조 가중치를 설정할 수 있다. 즉, 서스테인 기간을 이용하여 각각의 서브필드에 소정의 계조 가중치를 부여할 수 있다. 예를 들면, 제 1 서브필드의 계조 가중치를 2⁰으로 설정하고, 제 2 서브필드의 계조 가중치를 2¹ 으로 설정하는 방법으로 각 서브필드의 계조 가중치가 2ⁿ(단, n = 0, 1, 2, 3, 4, 5, 6, 7)의 비율로 증가되도록 각 서브필드의 계조 가중치를 결정할 수 있다. 이와 같이 각 서브필드에서 계조 가중치에 따라 각 서브필드의 서스테인 기간에서 공급되는 서스테인 신호의 개수를 조절함으로써, 다양한 영상의 계조를 구현하게 된다.

본 발명의 플라즈마 디스플레이 패널은 영상을 구현하기 위해, 예컨대 1초의 영상을 표시하기 위해 복수의 프레임을 사용한다. 예를 들면, 1초의 영상을 표시하기 위해 60개의 프레임을 사용하는 것이다.

여기 도 7에서는 하나의 프레임이 8개의 서브필드로 이루어진 경우만으로 도시하고 설명하였지만, 이와는 다르게 하나의 프레임을 이루는 서브필드의 개수는 다양하게 변경될 수 있다. 예를 들면, 제 1 서브필드부터 제 12 서브필드까지의 12개의 서브필드로 하나의 프레임을 구성할 수도 있고, 10개의 서브필드로 하나의 프레임을 구성할 수도 있는 것이다.

이러한, 프레임으로 영상의 계조를 구현하는 플라즈마 디스플레이 장치가 구 현하는 영상의 화질은 프레임에 포함되는 서브필드의 개수에 따라 결정될 수 있다. 즉, 프레임에 포함되는 서브필드가 12개인 경우는 2¹² 가지의 영상의 계조를 표현할 수 있고, 프레임에 포함되는 서브필드가 8개인 경우는 2⁸ 가지의 영상의 계조를 구현할 수 있게 되는 것이다.

또한, 여기 도 7에서는 하나의 프레임에서 계조 가중치의 크기가 증가하는 순서에 따라 서브필드들이 배열되었지만, 이와는 다르게 하나의 프레임에서 서브필드들이 계조 가중치가 감소하는 순서에 따라 배열될 수도 있고, 또는 계조 가중치에 관계없이 서브필드들이 배열될 수도 있는 것이다.

다음, 도 8을 살펴보면 앞선 도 7과 같은 프레임에 포함된 복수의 서브필드 어느 하나의 서브필드(Subfield)에서의 본 발명의 플라즈마 디스플레이 장치의 동작의 일례가 나타나 있다.

먼저, 리셋 기간 이전의 프리(Pre) 리셋 기간에서 스캔 전극(Y)에 제 1 하강 램프(Ramp-Down) 신호가 인가될 수 있다.

아울러, 스캔 전극(Y)에 제 1 하강 램프 신호가 인가되는 동안 제 1 하강 램프 신호와 반대 극성 방향의 프리(Pre) 서스테인 신호가 서스테인 전극(Z)에 인가될 수 있다.

여기서, 스캔 전극(Y)에 인가되는 제 1 하강 램프 신호는 제 10 전압(V10)까지 점진적으로 하강하는 것이 바람직하다. 이러한 제 1 하강 램프 신호는 그라운드 레벨(GND)의 전압으로부터 점진적으로 하강하는 것이 더욱 바람직하다.

아울러, 프리 서스테인 신호는 프리 서스테인 전압(Vpz)을 실질적으로 일정하게 유지하는 것이 바람직하다. 여기서, 프리 서스테인 전압(Vpz)은 이후의 서스테인 기간에서 인가되는 서스테인 신호(SUS)의 전압, 즉 서스테인 전압(Vs)과 대략 동일한 전압인 것이 바람직하다.

이와 같이, 프리 리셋 기간에서 스캔 전극(Y)에 제 1 하강 램프 신호가 인가되고, 이와 함께 서스테인 전극(Z)에 프리 서스테인 신호가 인가되면 스캔 전극(Y) 상에 소정 극성의 벽 전하(Wall Charge)가 쌓이고, 서스테인 전극(Z) 상에는 스캔 전극(Y)과 반대 극성의 벽 전하들이 쌓인다. 예를 들면, 스캔 전극(Y) 상에는 양(+)의 벽 전하(Wall Charge)가 쌓이고, 서스테인 전극(Z) 상에는 음(-)의 벽 전하가 쌓이게 된다.

이에 따라, 이후의 리셋 기간에서 충분한 세기의 셋업 방전을 발생시킬 수 있게 되고, 결국 초기화를 충분히 안정적으로 수행할 수 있게 된다.

심지어는, 방전 셀 내에 벽 전하의 양이 부족한 경우에서도 충분한 세기의 셋업 방전을 발생시킬 수 있다.

아울러, 리셋 기간에서 스캔 전극(Y)으로 인가되는 상승 램프 신호(Ramp-Up)의 전압이 더 작아지더라도 충분한 세기의 셋업 방전을 발생시킬 수 있게 된다.

이상에서 설명한 프리 리셋 기간은 프레임(Frame)의 모든 서브필드에서 리셋 기간이전에 포함될 수 있다.

또는, 구동 시간을 확보하는 관점에서 프레임의 서브필드 중에서 계조 가중치가 가장 작은 하나의 서브필드에서 리셋 기간이전에 프리 리셋 기간이 포함되거 나 또는 프레임의 서브필드 중 2개 또는 3개의 서브필드에서 리셋 기간이전에 프리 리셋 기간이 포함되는 것도 가능한 것이다.

또는, 이러한 프리 리셋 기간은 모든 서브필드에서 생략되는 것도 가능한 것이다.

프리 리셋 기간 이후, 초기화를 위한 리셋 기간의 셋업(Set-Up) 기간에서는 스캔 전극(Y)으로 제 1 하강 램프 신호와 반대 극성 방향의 상승 램프(Ramp-Up) 신호가 인가될 수 있다.

여기서, 상승 램프 신호는 제 20 전압(V20)부터 제 30 전압(V30)까지 제 1 기울기로 점진적으로 상승하는 제 1 상승 램프 신호와 제 30 전압(V30)부터 제 40 전압(V40)까지 제 2 기울기로 상승하는 제 2 상승 램프 신호를 포함할 수 있다.

이러한 셋업 기간에서는 상승 램프 신호에 의해 방전 셀 내에는 약한 암방전(Dark Discharge), 즉 셋업 방전이 일어난다. 이 셋업 방전에 의해 방전 셀 내에는 어느 정도의 벽 전하(Wall Charge)가 쌓이게 된다.

여기서, 제 2 상승 램프 신호의 제 2 기울기는 제 1 기울기보다 더 완만한 것이 바람직하다. 이와 같이, 제 2 기울기를 제 1 기울기보다 더 완만하게 하게 되면, 셋업 방전이 발생하기 이전까지는 전압을 상대적으로 빠르게 상승시키고, 셋업 방전이 발생하는 동안에는 전압을 상대적으로 느리게 상승시키는 효과를 획득함으로써, 셋업 방전에 의해 발생하는 광의 양을 저감시킬 수 있다.

이에 따라, 콘트라스트(Contrast) 특성을 개선할 수 있다.

셋업 기간 이후의 셋다운(Set-Down) 기간에서는 상승 램프 신호 이후에 이러 한 상승 램프 신호와 반대 극성 방향의 제 2 하강 램프(Ramp-Down) 신호가 스캔 전극(Y)에 인가될 수 있다.

여기서, 제 2 하강 램프 신호는 제 20 전압(V20)부터 제 50 전압(V50)까지 점진적으로 하강하는 것이 바람직하다.

이에 따라, 방전 셀 내에서 미약한 소거 방전(Erase Discharge), 즉 셋다운 방전이 발생한다. 이 셋다운 방전에 의해 방전 셀 내에는 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽전하가 균일하게 잔류된다.

한편, 여기 도 8과는 다르게 상승 램프 신호 또는 제 2 하강 램프 신호를 설정할 수도 있는데, 이에 대해 첨부된 도 9a 내지 도 9b를 결부하여 살펴보면 다음과 같다.

도 9a 내지 도 9b는 상승 램프 신호 또는 제 2 하강 램프 신호의 또 다른 형태에 대해 설명하기 위한 도면이다.

먼저, 도 9a를 살펴보면, 상승 램프 신호는 제 30 전압(V30)까지는 급격히 상승한 이후에 제 30 전압(V30)부터 제 40 전압(V40)까지 점진적으로 상승하는 형태이다.

이와 같이, 상승 램프 신호는 도 8에서와 같이 두 단계에 걸쳐 서로 다른 기울기로 점진적으로 상승하는 것도 가능하고, 여기 도 9a에서와 같이 하나의 단계에서 점진적으로 상승하는 것도 가능한 것과 같이, 다양한 형태로 변경되는 것이 가능한 것이다.

다음, 도 9b를 살펴보면 제 2 하강 램프 신호는 제 30 전압(V30)에서부터 전 압이 점진적으로 하강하는 형태이다.

이와 같이, 제 2 하강 램프 신호는 전압이 하강하는 시점을 다르게 변경하는 것도 가능한 것과 같이, 다양한 형태로 변경되는 것이 가능한 것이다.

이상 도 9a 내지 도 9b에 대한 설명을 마무리하기로 한다.

한편, 리셋 기간 이후의 어드레스 기간에서는 제 2 하강 램프 신호의 제 50 전압(V50)보다는 높은 전압을 실질적으로 유지하는 스캔 바이어스 신호가 스캔 전극(Y)에 인가될 수 있다.

아울러, 스캔 바이어스 신호로부터 스캔 전압(ΔVy)만큼 하강하는 스캔 신호(Scan)가 모든 스캔 전극(Y1~Yn)에 인가될 수 있다.

예를 들면, 복수의 스캔 전극(Y) 중 첫 번째 스캔 전극(Y1)에 첫 번째 스캔 신호(Scan 1)가 인가되고, 이후에 두 번째 스캔 전극(Y2)에 두 번째 스캔 신호(Scan 2)가 인가되고, n 번째 스캔 전극(Yn)에는 n 번째 스캔 신호(Scan n)가 인가되는 것이다.

이와 같이, 스캔 신호(Scan)가 스캔 전극(Y)으로 인가될 때, 스캔 신호에 대응되게 어드레스 전극(X)에 데이터 전압의 크기(ΔVd)만큼 상승하는 데이터 신호가 인가될 수 있다.

이러한 스캔 신호(Scan)와 데이터 신호(Data) 신호가 인가됨에 따라, 스캔 신호(Scan)의 전압과 데이터 신호의 데이터 전압(Vd) 간의 전압 차와 리셋 기간에 생성된 벽 전하들에 의한 벽 전압이 더해지면서 데이터 신호의 전압(Vd)이 인가되는 방전 셀 내에는 어드레스 방전이 발생된다.

이러한, 어드레스 방전에 의해 선택된 방전 셀 내에는 이후의 서스테인 기간에서 서스테인 신호(SUS)가 인가될 때 서스테인 방전이 일어날 수 있게 하는 정도의 벽 전하가 형성된다.

여기서, 어드레스 기간에서 서스테인 전극(Z)의 간섭에 의해 어드레스 방전이 불안정해지는 것을 방지하기 위해 서스테인 전극(Z)에 서스테인 바이어스 신호가 인가되는 것이 바람직하다.

여기서, 서스테인 바이어스 신호는 서스테인 기간에서 인가되는 서스테인 신호의 전압보다는 작고 그라운드 레벨(GND)의 전압보다는 큰 서스테인 바이어스 전압(Vz)을 실질적으로 일정하게 유지하는 것이 바람직하다.

이후, 영상 표시를 위한 서스테인 기간에서는 스캔 전극(Y) 및/또는 서스테인 전극(Z)에 서스테인 신호(SUS)가 인가될 수 있다. 예를 들면, 스캔 전극(Y) 및 서스테인 전극(Z)에 번갈아가며 서스테인 신호(SUS)가 인가된다. 이러한 서스테인 신호(SUS)는 ΔVs 만큼의 전압의 크기를 갖는 것이 바람직하다.

이러한 서스테인 신호(SUS)가 인가되면, 어드레스 방전에 의해 선택된 방전 셀은 방전 셀 내의 벽 전압과 서스테인 신호(SUS)의 서스테인 전압(Vs)이 더해지면서 서스테인 신호(SUS)가 인가될 때 스캔 전극(Y)과 서스테인 전극(Z) 사이에 서스테인 방전 즉, 표시방전이 일어나게 된다. 이에 따라, 플라즈마 디스플레이 패널 상에 소정의 영상이 구현되는 것이다.

이러한 도 8과는 다른 타입(Type)으로 서스테인 신호를 인가하는 것도 가능하다. 이에 대해 첨부된 도 10을 결부하여 살펴보면 다음과 같다.

도 10은 서스테인 신호의 또 다른 타입에 대해 설명하기 위한 도면이다.

도 10을 살펴보면, 스캔 전극(Y) 또는 서스테인 전극(Z) 중 어느 하나의 전극, 예를 들면 스캔 전극에 양(+)의 서스테인 신호와 음(-)의 서스테인 신호가 번갈아가면서 인가된다.

이와 같이 어느 하나의 전극에 양의 서스테인 신호와 음의 서스테인 신호가 인가되는 동안 나머지 전극, 예컨대 서스테인 전극(Z)에는 바이어스 신호가 인가되는 것이 바람직하다.

여기서, 바이어스 신호는 그라운드 레벨(GND)의 전압을 실질적으로 일정하게 유지하는 것이 바람직하다.

이처럼, 서스테인 신호(SUS)의 형태는 다양하게 변경될 수 있다.

이와 같이 서스테인 기간에서 스캔 전극(Y) 또는 서스테인 전극(Z) 중 어느 하나에만 서스테인 신호를 인가하고, 나머지 하나의 전극에는 바이어스 신호를 인가하게 되면, 구동부의 형태를 보다 단순화 할 수 있다.

예를 들어, 스캔 전극(Y)에도 서스테인 신호를 인가하고, 서스테인 전극(Z)에도 서스테인 신호를 인가하는 경우에는 스캔 전극(Y)에 서스테인 신호를 인가하기 위한 회로들이 배치되는 구동 보드(Board)와 서스테인 전극(Z)에 서스테인 신호를 인가하기 위한 회로들이 배치되는 구동 보드가 각각 필요하게 된다.

반면에, 본 발명에서와 같이 스캔 전극(Y) 또는 서스테인 전극(Z) 중 어느 하나의 전극에만 서스테인 신호를 인가하는 경우에는 스캔 전극(Y) 또는 서스테인 전극(Z) 중 어느 하나의 전극에 서스테인 신호를 인가하기 위한 회로들이 배치되는 하나의 구동 보드만이 구비되면 된다.

이에 따라, 구동부의 전체 크기를 줄일 수 있고, 이에 따라 제조 단가를 저감시킬 수 있게 된다.

이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 예를 들면, 이상에서는 다양한 영상 표시 패널 중 플라즈마 디스플레이 패널에 한정하여 설명하였지만, 본 발명은 액정 표시 패널(LCD : Liquid Crystal Display), 전계 방출 표시 패널(FED : Field Emission Display), 유기 전기 발광 패널(유기 EL : Organic Electroluminescense) 등과 같이 다양한 영상 표시 패널에 적용될 수 있는 것이다.

그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 전술한 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

이상에서 상세히 설명한 바와 같이 본 발명의 플라즈마 디스플레이 패널은 전극의 단축방향으로의 단면의 길이가 높이보다 대략 10배 이상 100배 이하, 더욱 바람직하게는 10배 이상 20배 이하로 설정함으로써, 전극과 유전체 층 사이에 기포 발생을 억제하고, 아울러 전극의 구조적 안정성을 향상시키기는 효과가 있다.

Claims

기판과,

상기 기판 상에 형성되며, 단축 방향으로의 단면의 길이는 상기 단면의 높이의 10배 이상 100배 이하인 전극

을 포함하는 플라즈마 디스플레이 패널.
제 1 항에 있어서,

상기 전극은

상기 단축 방향으로의 단면의 길이가 상기 단면의 높이의 10배 이상 20배 이하인 것을 특징으로 하는 플라즈마 디스플레이 패널.
제 1 항에 있어서,

상기 전극의 단축 방향으로의 단면은 포물선 형상인 것을 특징으로 하는 플라즈마 디스플레이 패널.
제 1 항에 있어서,

상기 전극의 단축 방향으로의 단면의 높이는 중심방향으로 갈수록 점진적으로 증가하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
제 1 항에 있어서,

상기 전극은 직접 패터닝(Direct Patterning) 법에 의해 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
제 1 항에 있어서,

상기 전극의 단축 방향으로의 단면의 길이는 대략 50㎛(마이크로미터)이상 200㎛(마이크로미터)이하인 것을 특징으로 하는 플라즈마 디스플레이 패널.
제 1 항에 있어서,

상기 전극의 단축 방향으로의 단면의 높이는 대략 1㎛(마이크로미터)이상 20㎛(마이크로미터)이하인 것을 특징으로 하는 플라즈마 디스플레이 패널.