KR20080002050A - Thin film transistor substrate - Google Patents

Thin film transistor substrate Download PDF

Info

Publication number
KR20080002050A
KR20080002050A KR1020060060609A KR20060060609A KR20080002050A KR 20080002050 A KR20080002050 A KR 20080002050A KR 1020060060609 A KR1020060060609 A KR 1020060060609A KR 20060060609 A KR20060060609 A KR 20060060609A KR 20080002050 A KR20080002050 A KR 20080002050A
Authority
KR
South Korea
Prior art keywords
gate
display area
dummy pattern
odd
numbered
Prior art date
Application number
KR1020060060609A
Other languages
Korean (ko)
Other versions
KR101222979B1 (en
Inventor
박정무
Original Assignee
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지.필립스 엘시디 주식회사 filed Critical 엘지.필립스 엘시디 주식회사
Priority to KR1020060060609A priority Critical patent/KR101222979B1/en
Publication of KR20080002050A publication Critical patent/KR20080002050A/en
Application granted granted Critical
Publication of KR101222979B1 publication Critical patent/KR101222979B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2202/00—Materials and properties
    • G02F2202/22—Antistatic materials or arrangements

Abstract

A TFT(Thin Film Transistor) substrate is provided to enable static electricity to be uniformly applied to an adjacent panel having dummy patterns distributing the static electricity of odd-numbered lines and even-numbered lines in both sides of lines, thereby reducing damage caused by the static electricity. A TFT substrate comprises a substrate(110,120), gate lines and data lines, a gate odd connecting unit(111), a gate even connecting unit(112), a first dummy pattern unit, and a second dummy pattern unit. A display area and a non-display area of the outline of the display area are defined on the substrate. The gate lines and data lines are formed on the display area on the substrate. The gate odd connecting unit and the date even connecting unit are formed on the non-display area of a side of the gate lines. The first dummy pattern is formed between the gate odd connecting unit and an odd-numbered gate line on the non-display area. The second dummy pattern unit is formed between the gate even connecting unit and an even-numbered gate line on the non-display area.

Description

박막 트랜지스터 기판{Thin Film Transistor Substrate} Thin Film Transistor Substrate

도 1은 종래의 액정 표시 장치의 검사 방법을 나타낸 개략도1 is a schematic view showing a test method of a conventional liquid crystal display device

도 2는 종래의 액정 표시 장치의 검사 방법의 이용시 발생되는 정전기 및 이로 인한 딤 발생을 나타낸 도면2 is a view showing static electricity generated when using the inspection method of the conventional liquid crystal display and thereby dim generation

도 3은 본 발명의 액정 표시 장치의 검사 방법을 나타낸 개략도3 is a schematic view showing a test method of a liquid crystal display of the present invention.

도 4는 본 발명의 액정 표시 장치의 검사 방법이 이용되는 액정 표시 장치를 나타낸 도면4 is a view showing a liquid crystal display device in which the inspection method of the liquid crystal display device of the present invention is used.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings

100 : 액정 표시 장치 111 : 홀수번째 게이트 라인 연결부100: liquid crystal display 111: odd gate line connection portion

112 : 짝수번째 게이트 라인 연결부 113 : 홀수번째 데이터 라인 연결부112: even-numbered gate line connection 113: odd-numbered data line connection

114 : 짝수번째 데이터 라인 연결부 110 : 하부 기판114: even data line connection 110: lower substrate

120 : 상부 기판 130 : 더미 패턴부120: upper substrate 130: dummy pattern portion

131 : 제 1 더미 패턴부 132 : 제 2 더미 패턴부131: first dummy pattern portion 132: second dummy pattern portion

본 발명은 액정 표시 장치에 관한 것으로 특히, 정전기에 의한 딤(dim) 현상 이 발생하지 않고, 균일한 표시가 가능한 박막 트랜지스터 기판에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display, and more particularly, to a thin film transistor substrate capable of uniform display without a dim phenomenon caused by static electricity.

정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display)등 여러 가지 평판 표시 장치가 연구되어 왔고 일부는 이미 여러 장비에서 표시장치로 활용되고 있다.As the information society develops, the demand for display devices is increasing in various forms, and in recent years, liquid crystal display devices (LCDs), plasma display panels (PDPs), electro luminescent displays (ELDs), and vacuum fluorescents (VFDs) have been developed. Various flat panel display devices such as displays have been studied, and some of them are already used as display devices in various devices.

그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력을 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이 하는 텔레비전 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.Among them, LCD is the most widely used as a substitute for CRT (Cathode Ray Tube) for mobile image display device because of its excellent image quality, light weight, thinness and low power consumption, and mobile type such as notebook computer monitor. In addition, it is being developed in various ways such as a monitor of a television and a computer to receive and display a broadcast signal.

이와 같은 액정표시장치는, 화상을 표시하는 액정 패널과 상기 액정 패널에 구동신호를 인가하기 위한 구동부로 크게 구분될 수 있으며, 상기 액정 패널은 일정 공간을 갖고 합착된 제 1, 제 2 유리 기판과, 상기 제 1, 제 2 유리 기판 사이에 주입된 액정층으로 구성된다.Such a liquid crystal display may be largely divided into a liquid crystal panel displaying an image and a driving unit for applying a driving signal to the liquid crystal panel, wherein the liquid crystal panel has a predetermined space and is bonded to the first and second glass substrates. And a liquid crystal layer injected between the first and second glass substrates.

여기서, 상기 제 1 유리 기판(TFT 어레이 기판)에는, 일정 간격을 갖고 일방향으로 배열되는 복수개의 게이트 라인과, 상기 각 게이트 라인과 수직한 방향으로 일정한 간격으로 배열되는 복수개의 데이터 라인과, 상기 각 게이트 라인과 데이터 라인이 교차되어 정의된 각 화소영역에 매트릭스 형태로 형성되는 복수개의 화소 전극과, 상기 게이트 라인의 신호에 의해 스위칭되어 상기 데이터 라인의 신호를 상기 각 화소전극에 전달하는 복수개의 박막트랜지스터가 형성된다.The first glass substrate (TFT array substrate) may include a plurality of gate lines arranged in one direction at a predetermined interval, a plurality of data lines arranged at regular intervals in a direction perpendicular to the gate lines, A plurality of pixel electrodes formed in a matrix form in each pixel region defined by crossing a gate line and a data line, and a plurality of thin films which are switched by signals of the gate line to transfer the signal of the data line to each pixel electrode Transistors are formed.

한편, 상기 복수개의 박막 트랜지스터 어레이를 형성하는 공정을 박막 트랜지스터 어레이 공정이라 한다.Meanwhile, a process of forming the plurality of thin film transistor arrays is referred to as a thin film transistor array process.

그리고 제 2 유리 기판(칼라필터 기판)에는, 상기 화소 영역을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층과, 칼라 색상을 표현하기 위한 R, G, B 칼라 필터층과 화상을 구현하기 위한 공통 전극이 형성된다.The second glass substrate (color filter substrate) includes a black matrix layer for blocking light in portions other than the pixel region, an R, G and B color filter layer for expressing color colors, and a common electrode for implementing an image. Is formed.

이와 같은 상기 제 1, 제 2 유리 기판은 스페이서(spacer)에 의해 일정 공간을 갖고 액정 주입구를 갖는 씰(seal)재에 의해 합착되어 상기 두 기판 사이에 액정이 주입되어 액정 패널로 정의된다.The first and second glass substrates are bonded to each other by a seal material having a predetermined space by a spacer and having a liquid crystal injection hole, and liquid crystal is injected between the two substrates to define a liquid crystal panel.

상기 일반적인 액정 표시 장치의 구동 원리는 액정의 광학적 이방성과 분극 성질을 이용한다. 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 갖고 있으며, 인위적으로 액정에 전기장을 인가하여 분자 배열의 방향을 제어할 수 있다. 따라서, 상기 액정의 분자 배열 방향을 임의로 조절하면, 액정의 분자 배열이 변하게 되고, 광학적 이방성에 의하여 상기 액정의 분자 배열 방향으로 빛이 굴절하여 화상 정보를 표현할 수 있다.The driving principle of the general liquid crystal display device uses the optical anisotropy and polarization property of the liquid crystal. Since the liquid crystal is thin and long in structure, the liquid crystal has directivity in the arrangement of molecules, and the direction of the arrangement of molecules can be controlled by artificially applying an electric field to the liquid crystal. Therefore, when the molecular arrangement direction of the liquid crystal is arbitrarily adjusted, the molecular arrangement of the liquid crystal is changed, and light is refracted in the molecular arrangement direction of the liquid crystal by optical anisotropy, thereby representing image information.

한편, 상기 액정 패널에 구동 신호를 인가하기 위한 구동부는 상기 게이트 라인 및 데이터 라인의 각 패드부에 드라이브 IC(drive IC)로 형성된다. On the other hand, a driving unit for applying a driving signal to the liquid crystal panel is formed of a drive IC (drive IC) in each of the pad portion of the gate line and the data line.

이 때, 상기 게이트 드라이브 IC는 다수의 게이트 라인에 순차적으로 주사신호를 공급함으로써, 매트릭스 형태로 배열된 화소들이 게이트 라인에 평행한 1개 라인씩 순차적으로 선택되도록 하고, 그 선택된 1개 라인의 화소들에는 데이터 드 라이버 IC로부터 데이터 신호가 공급된다.In this case, the gate drive IC sequentially supplies scan signals to a plurality of gate lines, so that pixels arranged in a matrix form are sequentially selected by one line parallel to the gate line, and the pixels of the selected one line are sequentially selected. Are supplied with a data signal from a data driver IC.

이하, 첨부된 도면을 참조하여 종래의 액정 표시 장치를 설명하면 다음과 같다.Hereinafter, a liquid crystal display according to the related art will be described with reference to the accompanying drawings.

도 1은 종래의 액정 표시 장치의 검사 방법을 나타낸 개략도이며, 도 2는 종래의 액정 표시 장치의 검사 방법의 이용시 발생되는 정전기 및 이로 인한 딤 발생을 나타낸 도면이다.FIG. 1 is a schematic view showing a conventional inspection method of a liquid crystal display, and FIG. 2 is a diagram illustrating static electricity generated when a conventional inspection method of a liquid crystal display is used and dim generation thereof.

도 1 및 도 2와 같이, 종래의 액정 표시 장치(10)에 있어서는, 검사시 게이트 라인의 일측에는 각각 홀수번째 게이트 라인들을 연결해주는 게이트 홀수 연결부(31), 짝수번째 게이트 라인들을 연결해주는 게이트 짝수 연결부(32)를 구비하고, 그리고, 데이터 라인의 일측에는 각각 홀수번째 데이터 라인들을 연결해주는 데이터 홀수 연결부(33), 짝수번째 데이터 라인들을 연결해주는 데이터 짝수 연결부(34)를 구비하여 이루어진다.1 and 2, in the conventional liquid crystal display 10, a gate odd number connection part 31 connecting odd numbered gate lines to one side of a gate line during inspection, and even number gates connecting even numbered gate lines, respectively. The connection part 32 is provided, and one side of the data line includes a data odd connection part 33 for connecting odd data lines and a data even connection part 34 for connecting even data lines.

이 경우, 게이트 홀수 연결부(31) 및 게이트 짝수 연결부(32)에 각각 신호가 인가되어, 쇼트 여부를 검사하고, 있으며, 이는 데이터 홀수 연결부(33) 및 데이터 짝수 연결부(34)에서도 마찬가지 방식으로 쇼트 검사가 이루어진다.In this case, a signal is applied to each of the gate odd connector 31 and the gate even connector 32 to check whether there is a short, and the same is applied to the data odd connector 33 and the data even connector 34 in the same manner. Inspection is done.

여기서, 상기 게이트 짝수 연결부(32)는 상기 게이트 라인과 동일층으로 이루어진 게이트 홀수 연결부(31)를 부분적으로 지나기 때문에, 데이터 라인과 동일층의 금속층으로 형성되며, 이 경우, 게이트 패드측과 연결하기 위해 보호막 내에 콘택홀을 형성하여, 화소 전극 패턴을 이용하여 점핑된 구조이다.Here, since the gate even connector 32 partially passes through the gate odd connector 31 formed of the same layer as the gate line, the gate even connector 32 is formed of the same metal layer as the data line. A contact hole is formed in the passivation layer, and the structure is jumped using the pixel electrode pattern.

이러한 점핑된 구조는 정전기에 취약하면, 정전기 발생시 바로 표시 영역내 의 박막 트랜지스터 소자로 유입되어 상기 박막 트랜지스터에 손상을 주게되며, 트랜지스터의 문턱 전압 이동(Vth shift)을 유발하여 해당 게이트 라인의 딤 불량이 발생하게 된다.If the jumped structure is vulnerable to static electricity, the static electricity flows into the thin film transistor element in the display area immediately when the static electricity is generated, causing damage to the thin film transistor. This will occur.

일반적으로 이러한 불량은 상온에서도 발생하지만, 고온에서 장시간 구동시에 열 및 장기적인 스트레스에 의해 트랜지스터 특성을 악화시켜 딤이 발생되기도 한다.Generally, such defects occur even at room temperature, but dim may be caused by deterioration of transistor characteristics due to heat and long-term stress when driving at high temperature for a long time.

여기서, 설명하지 않은 11은 상부 기판을 나타내는 것이고, 12는 하판을 나타내는 것으로, 상기 게이트 홀수 연결부(31), 게이트 짝수 연결부(32), 데이터 홀수 연결부(33) 및 데이터 짝수 연결부(34)는 모두 상기 하판(12) 상에 형성된다.Here, 11, which is not described, represents an upper substrate, and 12 represents a lower plate, and the gate odd connector 31, the gate even connector 32, the data odd connector 33, and the data even connector 34 are all represented. It is formed on the lower plate 12.

상기와 같은 종래의 액정 표시 장치의 검사 방법은 다음과 같은 문제점이 있다.The inspection method of the conventional liquid crystal display device as described above has the following problems.

쇼트를 검사하기 위한 쇼팅바가 각각 짝수번째 배선과 홀수번째 배선에 대하여 구비되고, 이러한 쇼팅바들이 일측에 위치할 때, 이들 쇼팅바와 배선들을 연결하기 위한 배선은 인접한 쇼팅바들에 대하여 서로 다른 층에 형성되어야 각 배선별 쇼트 검사 검출이 가능하다.Shorting bars for inspecting shorts are provided for even-numbered wires and odd-numbered wires, respectively, and when these shorting bars are located on one side, wires for connecting these shorting bars and wires are formed in different layers with respect to adjacent shorting bars. Only short inspection can be detected for each wiring.

종래의 액정 표시 장치에 있어서는, 게이트 짝수 연결부는 상기 게이트 라인과 동일층으로 이루어진 게이트 홀수 연결부를 부분적으로 지나기 때문에, 데이터 라인과 동일층의 금속층으로 형성되며, 이 경우, 게이트 패드측과 연결하기 위해 보호막 내에 콘택홀을 형성하여, 화소 전극 패턴을 이용하여 점핑된 구조이다.In the conventional liquid crystal display device, since the gate even connection part partially passes through the gate odd connection part made of the same layer as the gate line, the gate even connection part is formed of the metal layer of the same layer as the data line, and in this case, to connect with the gate pad side. A contact hole is formed in the passivation layer, and the structure is jumped using the pixel electrode pattern.

이러한 점핑된 구조는 정전기에 취약하면, 정전기 발생시 바로 표시 영역내의 박막 트랜지스터 소자로 유입되어 상기 박막 트랜지스터에 손상을 주게되며, 트랜지스터의 문턱 전압 이동(Vth shift)을 유발하여 해당 게이트 라인의 딤 불량이 발생하게 된다.If the jumped structure is susceptible to static electricity, it immediately flows into the thin film transistor element in the display area when the static electricity is generated, causing damage to the thin film transistor, and causing a threshold voltage shift (Vth shift) of the transistor. Will occur.

일반적으로 이러한 불량은 상온에서도 발생하지만, 고온에서 장시간 구동시에 열 및 장기적인 스트레스에 의해 트랜지스터 특성을 악화시켜 딤이 발생되기도 한다.Generally, such defects occur even at room temperature, but dim may be caused by deterioration of transistor characteristics due to heat and long-term stress when driving at high temperature for a long time.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 정전기에 의한 딤(dim) 현상이 발생하지 않고, 균일한 표시가 가능한 박막 트랜지스터 기판을 제공하는 데, 그 목적이 있다.An object of the present invention is to provide a thin film transistor substrate capable of uniform display without a dim phenomenon caused by static electricity.

상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터 기판은 표시 영역과 그 외곽의 비표시 영역이 정의된 기판과, 상기 기판 상의 표시 영역에 형성된 게이트 라인 및 데이터 라인과, 상기 게이트 라인의 일측의 비표시 영역에 형성된 게이트 홀수 연결부 및 게이트 짝수 연결부와, 상기 비표시 영역에, 상기 게이트 홀수 연결부와 상기 홀수번째 게이트 라인과의 사이에 형성된 제 1 더미 패턴부와, 상기 비표시 영역에, 상기 게이트 짝수 연결부와 짝수번째 게이트 라인과의 사이에 형성된 제 2 더미 패턴부를 포함하여 이루어진 것을 그 특징이 있다.The thin film transistor substrate of the present invention for achieving the above object is a substrate in which a display area and a non-display area of the outside is defined, a gate line and a data line formed in the display area on the substrate, and one side of the gate line A gate odd-numbered connection part and a gate-even numbered part formed in the non-display area, a first dummy pattern part formed between the gate odd-numbered part and the odd-numbered gate line in the non-display area, and in the non-display area, the gate It is characterized in that it comprises a second dummy pattern portion formed between the even connection portion and the even gate line.

상기 제 1, 제 2 더미 패턴부는 스위칭 소자로 이루어진다. 이 경우, 예를 들어, 상기 제 1, 제 2 더미 패턴부는 박막 트랜지스터이다.The first and second dummy pattern parts are formed of switching elements. In this case, for example, the first and second dummy pattern portions are thin film transistors.

상기 제 1 더미 패턴부와 상기 제 2 더미 패턴부는 상기 표시 영역의 게이트 라인을 기준으로 양측에 형성된다.The first dummy pattern portion and the second dummy pattern portion are formed at both sides with respect to the gate line of the display area.

상기 데이터 라인의 일측의 비표시 영역에 형성된 제 3 쇼팅바 및 제 4 쇼팅바를 더 포함한다.And a third shorting bar and a fourth shorting bar formed in the non-display area on one side of the data line.

상기 비표시 영역에, 상기 제 3 쇼팅바와 상기 홀수번째 데이터 라인과의 사이에 형성된 제 3 더미 패턴부; 및 상기 비표시 영역에, 상기 제 4 쇼팅바와 짝수번째 데이터 라인과의 사이에 형성된 제 2 더미 패턴부를 더 포함하여 이루어진다.A third dummy pattern portion formed in the non-display area between the third shorting bar and the odd data line; And a second dummy pattern portion formed between the fourth shorting bar and the even-numbered data line in the non-display area.

이하, 첨부된 도면을 참조하여 본 발명의 박막 트랜지스터 어레이 기판을 상세히 설명하면 다음과 같다.Hereinafter, a thin film transistor array substrate of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 액정 표시 장치의 검사 방법을 나타낸 개략도이며, 도 4는 본 발명의 액정 표시 장치의 검사 방법이 이용되는 액정 표시 장치를 나타낸 도면이다.3 is a schematic view showing a test method of the liquid crystal display device of the present invention, and FIG. 4 is a view showing a liquid crystal display device in which the test method of the liquid crystal display device of the present invention is used.

도 3 및 도 4와 같이, 본 발명의 액정 표시 장치는 표시 영역과, 그 외곽에 비표시 영역이 정의된 서로 대향된 제 1 기판(110)과 제 2 기판(220)을 포함하여 이루어지며, 상기 제 1 기판(110)에는 서로 교차하여 화소 영역을 정의하는 게이트 라인(미도시)과 데이터 라인(미도시)이 형성되고, 상기 게이트 라인의 일측에 대응되는 비표시 영역에 있어서는, 상기 게이트 라인은 홀수번째 라인과 짝수번째 라인을 각각 연결하는 제 1 게이트 라인 연결부(111) 및 제 2 게이트 라인 연결부(112)를 구비하고 있다. 그리고, 상기 데이터 라인은 마찬가지로, 홀수번째 라인과 짝수번째 라인을 각각 연결하는 제 1 데이터 라인 연결부(113) 및 제 2 데이터 라인 연결부(114)를 구비하고 있다. 3 and 4, the liquid crystal display of the present invention includes a display area and a first substrate 110 and a second substrate 220 opposed to each other in which a non-display area is defined. A gate line (not shown) and a data line (not shown) are formed on the first substrate 110 to cross each other to define a pixel area, and in the non-display area corresponding to one side of the gate line, the gate line Has a first gate line connection 111 and a second gate line connection 112 connecting the odd and even lines, respectively. In addition, the data line includes a first data line connection unit 113 and a second data line connection unit 114 connecting the odd and even lines, respectively.

여기서, 상기 제 1, 제 2 게이트 라인 연결부(111, 112)측은 더미 패턴부(130)를 통해 연결되어 있다.Here, the first and second gate line connection parts 111 and 112 are connected via the dummy pattern part 130.

여기서, 상기 더비 패턴부(130)를 도 4를 통해 살펴보면, 각각 제 1 게이트 라인 연결부(111)와 표시영역의 게이트 라인 사이에 제 1 더미 패턴(131)이 형성되고, 상기 제 2 게이트 라인 연결부(112)와 상기 표시 영역의 게이트 라인 사이의 제 2 더미 패턴(132)이 상기 제 1 더미 패턴(131)과 타측에 형성된다. Here, referring to FIG. 4, the derby pattern part 130 is formed with a first dummy pattern 131 between the first gate line connection part 111 and the gate line of the display area, respectively, and the second gate line connection part. A second dummy pattern 132 between the 112 and the gate line of the display area is formed on the other side of the first dummy pattern 131.

즉, 본 발명의 박막 트랜지스터 기판(제 1 기판(100))은 표시 영역과 그 외곽의 비표시 영역이 정의된 기판과, 상기 기판 상의 표시 영역에 형성된 게이트 라인 및 데이터 라인과, 상기 게이트 라인의 일측의 비표시 영역에 형성된 게이트 홀수(Gate odd) 연결부(111) 및 게이트 짝수(Gate even) 연결부(112)와, 상기 비표시 영역에, 상기 게이트 홀수 연결부(111)와 상기 홀수번째 게이트 라인(Gate odd)과의 사이에 형성된 제 1 더미 패턴부(131)와, 상기 비표시 영역에, 상기 게이트 짝수 연결부와 짝수번째 게이트 라인과의 사이에 형성된 제 2 더미 패턴부(132)를 포함하여 이루어진다.That is, the thin film transistor substrate (first substrate 100) of the present invention includes a substrate in which a display area and a non-display area outside thereof are defined, gate lines and data lines formed in the display area on the substrate, and the gate line. A gate odd connecting portion 111 and a gate even connecting portion 112 formed at one side of the non-display area, and the gate odd connecting portion 111 and the odd-numbered gate line A first dummy pattern portion 131 formed between the gate odd) and a second dummy pattern portion 132 formed between the gate even-connecting portion and the even-numbered gate line in the non-display area. .

여기서, 상기 제 1, 제 2 더미 패턴부(131, 132)는 스위칭 소자로 이루어진다. 이 경우, 예를 들어, 상기 제 1, 제 2 더미 패턴부(131, 132)는 박막 트랜지스터(S TFT_odd, S TFT_even)이다.Here, the first and second dummy pattern parts 131 and 132 are formed of switching elements. In this case, for example, the first and second dummy pattern parts 131 and 132 are thin film transistors S TFT_odd and S TFT_even.

상기 제 1 더미 패턴부(131)와 상기 제 2 더미 패턴부(132)는 상기 표시 영역의 게이트 라인을 기준으로 양측에 형성된다.The first dummy pattern part 131 and the second dummy pattern part 132 are formed at both sides with respect to the gate line of the display area.

또한, 도시되지는 않았지만, 상기 게이트 라인의 외측과 유사한 방식으로 상기 데이터 라인의 일측의 비표시 영역에 형성된 제 3 쇼팅바 및 제 4 쇼팅바를 더 포함하고, 상기 비표시 영역에, 상기 제 3 쇼팅바와 상기 홀수번째 데이터 라인과의 사이에 형성된 제 3 더미 패턴부; 및 상기 비표시 영역에, 상기 제 4 쇼팅바와 짝수번째 데이터 라인과의 사이에 형성된 제 2 더미 패턴부를 더 포함하여 이루어질 수 있다.Although not shown, the semiconductor device may further include a third shorting bar and a fourth shorting bar formed in a non-display area on one side of the data line in a manner similar to the outside of the gate line, and in the non-display area, the third shorting. A third dummy pattern portion formed between a bar and the odd data line; And a second dummy pattern portion formed between the fourth shorting bar and the even-numbered data line in the non-display area.

이러한 본 발명의 박막 트랜지스터 기판은 표시 영역 내부의 일측 및 반대쪽으로 더미 패턴부(131, 132)을 구비하여, 정전기 회로를 연결하여 정전기를 바이패스할 수 있는 경로를 만든다.The thin film transistor substrate of the present invention includes dummy pattern parts 131 and 132 on one side and the opposite side of the display area, thereby connecting a static circuit to create a path for bypassing static electricity.

이와 같이, 박막 트랜지스터와 같은 더미 패턴부(131, 132)을 삽입시 어레이 내부로 들어가는 정전기를 더미 패턴과 분배시키는 효과를 주므로, 정전기에 의한 손상을 줄일 수 있다.As such, when the dummy pattern parts 131 and 132 such as the thin film transistor are inserted, the static electricity entering the inside of the array is distributed with the dummy pattern, thereby reducing damage due to static electricity.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.

상기와 같은 본 발명의 박막 트랜지스터 기판은 다음과 같은 효과가 있다.The thin film transistor substrate of the present invention as described above has the following effects.

이러한 본 발명의 배선의 양측과 각각 홀수번째와 짝수번째 라인의 정전기를 분배하는 더미 패턴을 구비함으로써, 비록 정전기가 발생한다 하더라도, 이를 인접 한 패널 내로 고르게 인가되도록 하여, 정전기의 분배를 가능하게 하여, 이를 사용자가 시감적으로 느끼지 않게 할 수 있다. 즉, 정전기에 의한 손상을 줄이고자 함이 그 효과이다.By providing a dummy pattern for distributing static electricity of odd and even lines, respectively, on both sides of the wiring of the present invention, even if static electricity is generated, it is evenly applied into an adjacent panel, thereby enabling distribution of static electricity. This may prevent the user from feeling visually. That is, the effect is to reduce the damage caused by static electricity.

Claims (6)

표시 영역과 그 외곽의 비표시 영역이 정의된 기판;A substrate in which a display area and a non-display area at the outside thereof are defined; 상기 기판 상의 표시 영역에 형성된 게이트 라인 및 데이터 라인;A gate line and a data line formed in the display area on the substrate; 상기 게이트 라인의 일측의 비표시 영역에 형성된 게이트 홀수 연결부 및 게이트 짝수 연결부;Gate odd-numbered and gate even-numbered connectors formed in the non-display area on one side of the gate line; 상기 비표시 영역에, 상기 게이트 홀수 연결부와 상기 홀수번째 게이트 라인과의 사이에 형성된 제 1 더미 패턴부;A first dummy pattern portion formed in the non-display area between the gate odd-numbered connection portion and the odd-numbered gate line; 상기 비표시 영역에, 상기 게이트 짝수 연결부와 짝수번째 게이트 라인과의 사이에 형성된 제 2 더미 패턴부를 포함하여 이루어진 것을 특징으로 하는 박막 트랜지스터 기판.And a second dummy pattern portion formed in the non-display area between the gate even-connected portion and the even-numbered gate line. 제 1항에 있어서,The method of claim 1, 상기 제 1, 제 2 더미 패턴부는 스위칭 소자로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판.The thin film transistor substrate of claim 1, wherein the first and second dummy pattern parts comprise switching elements. 제 2항에 있어서,The method of claim 2, 상기 제 1, 제 2 더미 패턴부는 박막 트랜지스터인 것을 특징으로 하는 박막 트랜지스터 기판.The thin film transistor substrate of claim 1, wherein the first and second dummy pattern portions are thin film transistors. 제 1항에 있어서,The method of claim 1, 상기 제 1 더미 패턴부와 상기 제 2 더미 패턴부는 상기 표시 영역의 게이트 라인을 기준으로 양측에 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.The thin film transistor substrate of claim 1, wherein the first dummy pattern portion and the second dummy pattern portion are formed at both sides of the gate line of the display area. 제 1항에 있어서,The method of claim 1, 상기 데이터 라인의 일측의 비표시 영역에 형성된 제 3 쇼팅바 및 제 4 쇼팅바를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.And a third shorting bar and a fourth shorting bar formed in the non-display area on one side of the data line. 제 5항에 있어서,The method of claim 5, 상기 비표시 영역에, 상기 제 3 쇼팅바와 상기 홀수번째 데이터 라인과의 사이에 형성된 제 3 더미 패턴부; 및A third dummy pattern portion formed in the non-display area between the third shorting bar and the odd data line; And 상기 비표시 영역에, 상기 제 4 쇼팅바와 짝수번째 데이터 라인과의 사이에 형성된 제 2 더미 패턴부를 더 포함하여 이루어진 것을 특징으로 하는 박막 트랜지스터 기판.And a second dummy pattern portion formed in the non-display area between the fourth shorting bar and the even-numbered data line.
KR1020060060609A 2006-06-30 2006-06-30 Thin Film Transistor Substrate KR101222979B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060060609A KR101222979B1 (en) 2006-06-30 2006-06-30 Thin Film Transistor Substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060060609A KR101222979B1 (en) 2006-06-30 2006-06-30 Thin Film Transistor Substrate

Publications (2)

Publication Number Publication Date
KR20080002050A true KR20080002050A (en) 2008-01-04
KR101222979B1 KR101222979B1 (en) 2013-01-17

Family

ID=39213908

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060060609A KR101222979B1 (en) 2006-06-30 2006-06-30 Thin Film Transistor Substrate

Country Status (1)

Country Link
KR (1) KR101222979B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110070565A (en) * 2009-12-18 2011-06-24 엘지디스플레이 주식회사 Liquid crystal display device and method for fabricating the same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101093229B1 (en) * 2005-01-06 2011-12-13 삼성전자주식회사 Array subatrat and display apparatus having the same
KR20070120266A (en) * 2006-06-19 2007-12-24 삼성전자주식회사 Display substrate and display device having the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110070565A (en) * 2009-12-18 2011-06-24 엘지디스플레이 주식회사 Liquid crystal display device and method for fabricating the same

Also Published As

Publication number Publication date
KR101222979B1 (en) 2013-01-17

Similar Documents

Publication Publication Date Title
US10025148B2 (en) Display device with signal lines routed to decrease size of non-display area
CN101443700B (en) Active matrix substrate, display, and active matrix substrate inspecting method
KR20070119344A (en) Liquid crystal display device
KR101066498B1 (en) In-Plane Switching Mode Liquid Crystal Display Device
KR20070028646A (en) Tft array substrate for inspection and method for inspection with using the same
KR101107708B1 (en) Substrate for Thin Film Transistor Array in Liquid Crystal Display Device
KR101275905B1 (en) Liquid crystal display device
US20020105508A1 (en) Display device
WO2019085098A1 (en) Array substrate, testing method and display device
WO2015064252A1 (en) Transparent liquid crystal display device
KR20080059928A (en) Liquid crystal display device and method for repairing the same
KR20120041043A (en) Gate driver circuit and liquid crystal display comprising the same
KR102385629B1 (en) Array substrate for liquid crystal display
KR101222979B1 (en) Thin Film Transistor Substrate
KR100815912B1 (en) Liquid crystal display device
KR20070120385A (en) Array substrate, liquid crystal display device using the same and manufacturing method of array substrate
KR20060106322A (en) Liquid crystal display device
KR100487433B1 (en) Array Substrate in Liquid Crystal Display Device
KR101254645B1 (en) Liquid Crystal Display Device
KR20150037297A (en) Display panel
KR101066488B1 (en) Liquid Crystal Display Device
KR20070028138A (en) Thin film transistor substrate and liquid crystal display device including the same
KR20050023867A (en) The in-plain switching liquid crystal display device
KR20050002299A (en) Liquid Crystal Display Device
CN116529664A (en) Display substrate, display panel and display device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151228

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20161214

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20171218

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20181226

Year of fee payment: 7