KR20120041043A - Gate driver circuit and liquid crystal display comprising the same - Google Patents

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Abstract

PURPOSE: A gate drive part and a liquid crystal display device including the same are provided to easily detect a fault of the gate drive part by forming a dummy line on one or more output terminals. CONSTITUTION: A liquid crystal panel(100) comprises a first substrate and a second substrate. A timing controller is mounted on a printed circuit board(400). A data drive part(300) supplies data voltage to a corresponding data line. A gate drive part(200) supplies gate voltage to the corresponding data line. The gate drive part comprises a shift register. The shift register comprises N stage circuit parts. A dummy line is formed on one or more output terminal among the N stage circuit parts.

Description

게이트 구동부 및 이를 포함하는 액정표시장치{Gate driver circuit and liquid crystal display comprising the same}Gate driver circuit and liquid crystal display including the same {Gate driver circuit and liquid crystal display comprising the same}

본 발명은 게이트 구동부에 관한 것으로, 보다 상세하게는 게이트 구동부에 불량 발생시 용이하게 불량 분석을 할 수 있는 게이트 구동부 및 이를 포함하는 액정표시장치에 관한 것이다.The present invention relates to a gate driver, and more particularly, to a gate driver that can easily perform a failure analysis when a failure occurs in the gate driver and a liquid crystal display including the same.

디스플레이장치는 시각정보 전달매체로서, 브라운관 면에 문자나 도형의 형식으로 데이터를 시각적으로 표시하는 것을 말한다.The display device is a visual information transmission medium, which visually displays data in the form of characters or figures on a CRT surface.

일반적으로 평판디스플레이(Flat Panel Display : FPD)장치는 TV 또는 컴퓨터 모니터 브라운관을 이용하여 보다 두께가 얇고 가벼운 영상표시장치로서, 그 종류에는 액정을 이용한 LCD(Liquid Crystal Display; 이하, 액정표시장치라 함), 가스 방전을 이용한 PDP(Plasma Display Panel : PDP), 형광성 유기화합물에 전류가 흐르면 빛을 내는 발광현상을 이용하여 만든 유기물질인 OLED(Organic Light Emitting) 및 전기장내 하전된 입자가 양극 또는 음극쪽으로 이동하는 현상을 이용하는 EDP(Electric Paper Display) 등이 있다.In general, a flat panel display (FPD) device is a thinner and lighter image display device using a TV or computer monitor CRT, which is a liquid crystal display (LCD) using liquid crystal. ), PDP (Plasma Display Panel) using gas discharge, OLED (Organic Light Emitting), which is an organic material made by using light emitting phenomenon that emits light when electric current flows in fluorescent organic compound, and charged particles in electric field are anode or cathode EDP (Electric Paper Display) using the phenomenon that moves toward the.

평판디스플레이장치 중 가장 대표적인 액정표시장치는 액티브 매트릭스(Active Matrix) 형태로 배열된 화소들에 화상정보에 따른 데이터신호를 개별적으로 공급하여 화소들의 광투과율을 조절함으로써 원하는 화상을 표시한다.The most representative liquid crystal display device of a flat panel display device displays a desired image by individually supplying data signals according to image information to pixels arranged in an active matrix form to adjust light transmittance of the pixels.

이러한 액정표시장치는 외부에서 입력되는 화상 데이터를 표시하는 액정패널과 액정패널을 구동하기 위한 구동회로를 포함한다.The liquid crystal display includes a liquid crystal panel displaying image data input from the outside and a driving circuit for driving the liquid crystal panel.

최근에는 구동회로를 액정패널 내에 실장하여 제조 원가를 절감하고 전력 소모를 최소화하는 게이트 인 패널(Gate In Panel 이하, GIP) 방식을 사용하는 LCD가 제안되었다.Recently, LCDs using a gate in panel (GIP) method have been proposed in which a driving circuit is mounted in a liquid crystal panel to reduce manufacturing cost and minimize power consumption.

도 1은 종래 GIP 방식을 사용하는 액정표시장치를 나타내는 도면이다.1 is a view showing a liquid crystal display device using a conventional GIP method.

도 1에 도시된 바와 같이, 액정패널(10) 내에는 다수의 게이트 라인(GL)과 데이터 라인(DL)이 수직 교차하여 배열되고, 게이트 라인(GL)과 데이터 라인(DL)의 교차영역에는 화소가 배치된다. 이러한 화소에는 박막트랜지스터(Thin Film Transistor 이하, TFT)와 TFT에 연결된 화소 전극이 형성된다. 이때, TFT는 게이트 라인(GL)으로부터 신호를 입력받아 동작하며, 데이터 라인(DL)과 화소 전극을 전기적으로 연결한다.As illustrated in FIG. 1, in the liquid crystal panel 10, a plurality of gate lines GL and data lines DL are vertically intersected and intersected between the gate lines GL and data lines DL. The pixels are arranged. In such a pixel, a thin film transistor (TFT) and a pixel electrode connected to the TFT are formed. In this case, the TFT operates by receiving a signal from the gate line GL, and electrically connects the data line DL and the pixel electrode.

게이트 구동부(20)는 타이밍 제어부(40)로부터 제어신호(CONT1)를 제공받아 게이트 신호를 생성하고, 생성된 게이트 신호를 게이트 라인(GL)에 순차적으로 공급하여 게이트 라인(GL)에 연결되어 있는 TFT를 턴온시킨다.The gate driver 20 receives the control signal CONT1 from the timing controller 40 to generate a gate signal, and sequentially supplies the generated gate signal to the gate line GL to be connected to the gate line GL. Turn on the TFT.

데이터 구동부(30)는 타이밍 제어부(40)로부터 제어신호(CONT2)와 영상 신호(DAT)를 제공받아 데이터 라인(DL)에 영상 신호(DAT)에 해당하는 데이터 전압을 인가한다. 이에 따라 화소별로 공급되는 데이터 전압에 따라 화소전극과 공통전극 사이에 형성되는 전계에 의해 액정층의 투과율을 조절함으로써 화상을 표시하게 된다.The data driver 30 receives the control signal CONT2 and the image signal DAT from the timing controller 40 and applies a data voltage corresponding to the image signal DAT to the data line DL. Accordingly, the image is displayed by adjusting the transmittance of the liquid crystal layer by an electric field formed between the pixel electrode and the common electrode according to the data voltage supplied for each pixel.

타이밍 제어부(40)는 게이트 구동부(20)와 데이터 구동부(30)를 제어하며, 게이트 구동부(20)에는 제어 신호(CONT1)를 공급하고, 데이터 구동부(30)에는 제어 신호(CONT2) 및 영상 신호(DAT) 등을 공급한다.The timing controller 40 controls the gate driver 20 and the data driver 30, supplies a control signal CONT1 to the gate driver 20, and provides a control signal CONT2 and an image signal to the data driver 30. (DAT) or the like.

여기서, 게이트 구동부(20)는 액정패널(10) 상에 TFT 공정시 함께 형성될 수 있으며, 데이터 구동부(30)는 액정패널(10) 상에 형성될 수 있으며, 그렇지 않을 수도 있다.Here, the gate driver 20 may be formed together on the liquid crystal panel 10 during the TFT process, and the data driver 30 may be formed on the liquid crystal panel 10 or not.

상기와 같이, GIP 방식을 사용하는 게이트 구동부(20)에서 불량이 발생할 경우, 파괴분석을 통해서 불량 분석이 진행되어야 한다. 그 이유는 게이트 구동부(20) 내부에서 구동되는 트랜지스터들(transistor)의 구동 신호를 외부에서 측정할 수 없기 때문이다.As described above, when a failure occurs in the gate driver 20 using the GIP method, the failure analysis must be performed through the breakdown analysis. This is because the driving signals of the transistors driven inside the gate driver 20 cannot be measured externally.

한편, 파괴분석을 위해서 박막트랜지스터(TFT)가 형성되어 있는 어레이 기판과 컬러필터가 형성되어 있는 컬러필터 기판을 분리할 경우, 기존에 게이트 구동부(20)에 발생한 불량현상을 재현할 수 없게 되고, 그리고 불량이 발생한 위치 등을 파악할 수 없게 된다. On the other hand, when the array substrate on which the thin film transistor (TFT) is formed and the color filter substrate on which the color filter is formed are separated for fracture analysis, defects occurring in the gate driver 20 cannot be reproduced. And it becomes impossible to grasp | ascertain the position which a defect generate | occur | produced.

따라서, 결국 액정패널(10) 내부에서 발생한 불량 문제를 어레이 기판과 컬러필터 기판을 분리한 상태에서 확인해야 하므로, 액정패널(10)에 불량이 발생한 경우, 정확한 분석을 할 수 없게 되는 단점이 있다.Therefore, in the end, since the defect problem occurring inside the liquid crystal panel 10 needs to be confirmed in a state in which the array substrate and the color filter substrate are separated, there is a disadvantage that accurate analysis cannot be performed when the liquid crystal panel 10 occurs. .

본 발명은 상기한 문제를 해결하기 위한 것으로, 게이트 구동부에 불량 발생시 용이하게 불량 분석을 할 수 있는 게이트 구동부 및 이를 포함하는 액정표시장치를 제공함에 있다.The present invention is to solve the above problems, and to provide a gate driver that can easily perform a failure analysis when a failure occurs in the gate driver and a liquid crystal display including the same.

본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.Other objects and features of the present invention will be described in the configuration and claims of the invention described below.

상기한 목적들을 달성하기 위하여, 본 발명의 일실시예에 따른 게이트 구동부는, 외부로부터 개시 신호와 제1 내지 제4 클럭 신호를 제공받아 구동하는 N개의 스테이지 회로부를 포함하는 쉬프트 레지스터를 포함하는 게이트 구동부에 있어서, 상기 N개의 스테이지 회로부 중에서 적어도 하나의 출력 단자에는 더미 배선이 형성된다.In order to achieve the above objects, the gate driver according to an embodiment of the present invention, the gate including a shift register including the N stage circuit unit for receiving and driving the start signal and the first to fourth clock signal from the outside In the driving section, dummy wirings are formed in at least one output terminal of the N stage circuit sections.

상기 더미 배선에 인가되는 신호는 게이트 라인에 인가되는 게이트 신호이다.The signal applied to the dummy wiring is a gate signal applied to a gate line.

본 발명의 일실시예에 따른 액정표시장치는, 외부에서 입력되는 영상 신호를 표시하며, 다수의 박막트랜지스터 형성된 제1 기판 및 상기 어레이 기판과 대응 배치되는 제2 기판을 포함하는 액정패널, 상기 액정패널과 전기적으로 연결되어 있으며, 게이트 구동부와 데이터 구동부를 구동하기 위한 게이트 및 데이터 제어 신호를 생성하는 타이밍 제어부가 실장되어 있는 인쇄회로기판, 상기 제1 기판에 실장되어 있으며, 상기 타이밍 제어부로부터 상기 데이터 제어 신호를 제공받아 해당 데이터 라인에 영상 신호에 대응되는 데이터 전압을 인가하는 데이터 구동부 및 상기 제1 기판에 형성되어 있으며, 상기 타이밍 제어부로부터 상기 게이트 제어 신호를 제공받아 해당 게이트 라인에 게이트 신호를 인가하며, 외부로부터 개시 신호와 제1 내지 제4 클럭 신호를 제공받아 구동하는 N개의 스테이지 회로부를 포함하는 쉬프트 레지스터를 포함하는 게이트 구동부를 포함하며, 상기 N개의 스테이지 회로부 중에서 적어도 하나의 출력 단자에는 더미 배선이 형성된다.A liquid crystal display device according to an embodiment of the present invention displays an image signal input from the outside, and includes a first substrate having a plurality of thin film transistors and a second substrate corresponding to the array substrate, wherein the liquid crystal panel A printed circuit board electrically connected to the panel, on which a timing controller for generating a gate and data control signal for driving a gate driver and a data driver is mounted, and mounted on the first substrate, wherein the data is received from the timing controller. A data driver configured to receive a control signal and apply a data voltage corresponding to an image signal to the corresponding data line and the first substrate, and receive the gate control signal from the timing controller to apply a gate signal to the corresponding gate line The start signal and the first to fourth clocks from the outside A gate driver includes a shift register including N stage circuit units configured to receive and drive a signal. A dummy wiring is formed in at least one output terminal of the N stage circuit units.

상기 더미 배선에 인가되는 신호는 게이트 라인에 인가되는 게이트 신호이다.The signal applied to the dummy wiring is a gate signal applied to a gate line.

상기 제1 기판은 화상 표시 영역과 화상 비표시 영역을 포함한다.The first substrate includes an image display area and an image non-display area.

상기 제1 기판의 상기 화상 비표시 영역에 형성되며, 일측은 상기 게이트 구동부와 전기적으로 연결되어 있으며, 타측은 상기 데이터 구동부와 전기적으로 연결되어 있는 적어도 하나의 불량 분석용 배선을 포함한다.It is formed in the non-image display area of the first substrate, one side is electrically connected to the gate driver, and the other side includes at least one defect analysis wiring electrically connected to the data driver.

상기 데이터 구동부는 다수의 입력 핀, 출력 핀 및 더미 핀을 포함하며, 상기 불량 분석용 배선은 상기 더미 핀 중에서 적어도 하나와 전기적으로 연결된다.The data driver includes a plurality of input pins, an output pin, and a dummy pin, and the defect analysis wiring is electrically connected to at least one of the dummy pins.

상기 인쇄회로기판에는 적어도 하나의 접촉 패드가 형성된다.At least one contact pad is formed on the printed circuit board.

상기 접촉 패드는 상기 불량 분석용 배선과 전기적으로 연결되어 있는 적어도 하나의 더미 핀과 전기적으로 연결된다.The contact pad is electrically connected to at least one dummy pin that is electrically connected to the failure analysis wiring.

상기 N개의 스테이지 회로부 중에서 적어도 하나의 출력 단자에 형성되어 있는 상기 더미 배선에는 해당 스테이지 회로부에서는 출력되는 게이트 신호가 인가되며, 상기 게이트 신호는 상기 불량 분석용 배선과 상기 데이터 구동부의 더미 핀을 통해 상기 접촉 패드로 전달된다.A gate signal output from the stage circuit unit is applied to the dummy wires formed in at least one output terminal among the N stage circuit units, and the gate signal is transmitted through the defect analysis wiring line and the dummy pin of the data driver unit. Delivered to the contact pad.

상기 게이트 구동부는 GIP(Gate In Panel) 방식을 사용한다.The gate driver uses a gate in panel (GIP) method.

상술한 바와 같이, 본 발명에 따른 게이트 구동부 및 이를 포함하는 액정표시장치는 게이트 구동부에 불량 발생시 용이하게 불량 분석을 할 수 있는 효과를 제공한다.As described above, the gate driver and the liquid crystal display including the same according to the present invention provide an effect of easily performing defect analysis when a defect occurs in the gate driver.

도 1은 종래 GIP 방식을 사용하는 액정표시장치를 나타내는 도면.
도 2는 본 발명의 일실시예에 따른 액정표시장치를 나타내는 도면.
도 3은 도 2의 게이트 구동부를 나타내는 도면.
도 4는 도 2의 A 부분을 확대한 도면.1 is a view showing a liquid crystal display device using a conventional GIP method.
2 is a view showing a liquid crystal display device according to an embodiment of the present invention.
3 is a view illustrating a gate driver of FIG. 2.
4 is an enlarged view of a portion A of FIG. 2;

이하, 첨부한 도면을 참조하여 본 발명에 따른 게이트 구동부 및 이를 포함하는 액정표시장치의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of a gate driver and a liquid crystal display including the same according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 일실시예에 따른 액정표시장치를 나타내는 도면이고, 도 3은 도 2의 게이트 구동부를 나타내는 도면이고, 도 4는 도 2의 A 부분을 확대한 도면이다.2 is a diagram illustrating a liquid crystal display according to an exemplary embodiment of the present invention, FIG. 3 is a diagram illustrating a gate driver of FIG. 2, and FIG. 4 is an enlarged view of a portion A of FIG. 2.

도 2에 도시된 바와 같이, 본 발명에 따른 액정표시장치는 액정패널(100), 게이트 구동부(200), 데이터 구동부(300) 및 타이밍 제어부(410)를 포함한다.As shown in FIG. 2, the liquid crystal display according to the present invention includes a liquid crystal panel 100, a gate driver 200, a data driver 300, and a timing controller 410.

액정패널(100)은 어레이 기판(미도시)과 컬러필터 기판(미도시) 사이에 개재된 액정층(미도시)을 포함한다.The liquid crystal panel 100 includes a liquid crystal layer (not shown) interposed between the array substrate (not shown) and the color filter substrate (not shown).

어레이 기판은 화상이 표시되는 화면 표시 영역(110)과 화면 비표시 영역(120)을 포함한다.The array substrate includes a screen display area 110 and a screen non-display area 120 on which an image is displayed.

이때, 어레이 기판의 화면 표시 영역(110)에는 다수의 게이트 라인(GL) 및 데이터 라인(DL)과 이에 연결되어 있으며, 매트릭스(matrix) 형태로 배열된 다수의 화소를 포함한다. 여기서, 게이트 라인(GL)은 가로방향으로 형성되어 있으며, 데이터 라인(DL)은 세로방향으로 형성될 수 있다.In this case, the screen display area 110 of the array substrate includes a plurality of gate lines GL and data lines DL, and a plurality of pixels arranged in a matrix form. The gate line GL may be formed in the horizontal direction, and the data line DL may be formed in the vertical direction.

각 화소는 게이트 라인(GL) 및 데이터 라인(DL)에 연결된 박막트랜지스터(TFT)와 이에 연결된 액정 캐패시터(liquid crystal capacitor) 및 유지 캐패시터(storage capacitor)를 포함한다.Each pixel includes a thin film transistor TFT connected to the gate line GL and the data line DL, a liquid crystal capacitor, and a storage capacitor connected thereto.

박막트랜지스터(미도시)는 어레이 기판의 화면 표시 영역(110) 상에 형성되어 있으며, 삼단자 소자로서 제어 단자 및 입력 단자는 각각 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 출력 단자는 액정 캐패시터 및 유지 캐패시터에 연결되어 있다.The thin film transistor (not shown) is formed on the screen display area 110 of the array substrate. As a three-terminal device, the control terminal and the input terminal are connected to the gate line GL and the data line DL, respectively. The terminal is connected to the liquid crystal capacitor and the holding capacitor.

액정 캐패시터는 어레이 기판의 화소 전극과 컬러필터 기판의 공통 전극을 두 단자로 하며 두 전극 사이의 액정층은 유전체로서 기능한다. 화소 전극은 박막트랜지스터에 연결되며 공통 전극은 컬러필터 기판의 전면에 형성되어 있고 공통 전압(Vcom)을 인가받는다. The liquid crystal capacitor has a pixel electrode of the array substrate and a common electrode of the color filter substrate as two terminals, and the liquid crystal layer between the two electrodes functions as a dielectric. The pixel electrode is connected to the thin film transistor, and the common electrode is formed on the front surface of the color filter substrate and receives a common voltage Vcom.

유지 캐패시터는 어레이 기판에 구비된 별개의 신호선과 화소 전극이 중첩되어 이루어질 수 있다.The storage capacitor may be formed by overlapping a separate signal line and a pixel electrode provided on the array substrate.

화상 비표시 영역(120)에는 가로방향으로 형성되는 게이트 라인(GL)들(미도시)의 일측 끝단에 형성되는 게이트 패드부(미도시)와 세로방향으로 형성되는 데이터 라인(DL)들(미도시)의 일측 끝단에 형성되는 데이터 패드부(미도시)가 형성되어 있다. In the non-image display area 120, the gate pad part (not shown) formed at one end of the gate lines GL (not shown) formed in the horizontal direction and the data lines DL (not shown) in the vertical direction are illustrated. A data pad part (not shown) is formed at one end of the back side.

컬러필터 기판에는 색 표시를 구현하기 위해 각 화소가 색상을 표시할 수 있도록 화소 전극에 대응하는 영역에 적색, 녹색, 또는 청색의 컬러 필터가 형성되어 있다. 여기서, 컬러필터는 컬러필터 기판의 해당 영역에 형성할 수 있다.In the color filter substrate, red, green, or blue color filters are formed in regions corresponding to the pixel electrodes so that each pixel may display colors to implement color display. Here, the color filter may be formed in a corresponding region of the color filter substrate.

액정 패널(100)의 어레이 기판 및 컬러필터 기판 중 적어도 하나의 바깥 면에는 빛을 편광시키는 편광자(도시하지 않음)가 부착된다.A polarizer (not shown) for polarizing light is attached to an outer surface of at least one of the array substrate and the color filter substrate of the liquid crystal panel 100.

게이트 구동부(200)는 GIP 방식을 사용하며, 타이밍 제어부(410)로부터 제공되는 게이트 제어 신호에 따라 게이트 신호를 게이트 라인(GL)에 인가하여 게이트 라인(GL)에 연결되어 있는 박막트랜지스터(TFT)를 턴온시킨다. The gate driver 200 uses a GIP method and the thin film transistor TFT connected to the gate line GL by applying a gate signal to the gate line GL according to a gate control signal provided from the timing controller 410. Turn on.

또한, 본 발명의 일실시예에 따른 게이트 구동부(200)는 불량 발생시 불량 분석을 용이하게 할 수 있도록 하기 위해 내부에 다수의 더미 배선(미도시)을 구비하며, 게이트 구동부(200)는 불량 분석용 배선(220)에 의해 적어도 하나의 데이터 구동부(300)와 전기적으로 연결되어 있다. 이에 대한 자세한 설명은 도 3 및 도 4를 참조하여 설명하기로 한다.In addition, the gate driver 200 according to an embodiment of the present invention includes a plurality of dummy wires (not shown) therein to facilitate failure analysis when a failure occurs, and the gate driver 200 analyzes the failure. The at least one data driver 300 is electrically connected by the dragon wire 220. Detailed description thereof will be described with reference to FIGS. 3 and 4.

데이터 구동부(300)는 타이밍 제어부(410)로부터 제공되는 데이터 제어 신호에 따라 한 행의 단위 화소에 대응하는 영상 신호를 차례로 입력받고, 데이터 전압 중 각 영상 신호에 대응하는 데이터 전압을 선택함으로써 영상 신호를 해당 데이터 전압으로 변환한다. The data driver 300 sequentially receives an image signal corresponding to one row of unit pixels according to a data control signal provided from the timing controller 410, and selects a data voltage corresponding to each image signal from among the data voltages, thereby receiving the image signal. Convert to the corresponding data voltage.

타이밍 제어부(410)는 액정패널(100)과 전기적으로 연결되어 있는 인쇄회로기판(400) 상에 실장되어 있다. 여기서, 타이밍 제어부(410)는 게이트 구동부(200) 및 데이터 구동부(300) 등의 동작을 제어하는 게이트 및 데이터 제어 신호를 생성하여 각 해당하는 제어 신호를 게이트 구동부(200) 및 데이터 구동부(300)에 제공한다. The timing controller 410 is mounted on the printed circuit board 400 electrically connected to the liquid crystal panel 100. Here, the timing controller 410 generates gate and data control signals for controlling operations of the gate driver 200, the data driver 300, and the like, and transmits corresponding control signals to the gate driver 200 and the data driver 300. To provide.

인쇄회로기판(400)은 커넥터(500)에 의해 액정패널(100)과 전기적으로 연결되어 있다. 이때, 커넥터(500)는 예를 들면, 가용성 인쇄회로(flexible printed circuit) 필름일 수 있다.The printed circuit board 400 is electrically connected to the liquid crystal panel 100 by the connector 500. In this case, the connector 500 may be, for example, a flexible printed circuit film.

또한, 인쇄회로기판(400)에는 타이밍 제어부(410)와 다수의 부품들이 실장되어 있으며, 게이트 구동부(200)에 불량 발생시 액정패널(100)을 파괴하지 않고도 내부의 트랜지스터들의 구동 신호를 외부에서 측정할 수 있도록 다수의 접촉 패드(420)가 형성되어 있다. 이때에 다수의 접촉 패드(420)는 커넥터(500)에 의해 데이터 구동부(300)와 전기적으로 연결되어 있다.In addition, the timing controller 410 and a plurality of components are mounted on the printed circuit board 400, and when a failure occurs in the gate driver 200, the driving signals of the internal transistors are measured without destroying the liquid crystal panel 100. A plurality of contact pads 420 are formed to do this. In this case, the plurality of contact pads 420 are electrically connected to the data driver 300 by the connector 500.

도 3에 도시된 바와 같이, 본 발명의 일실시예에 따른 게이트 구동부(200)는 타이밍 제어부(410)로부터 제공되는 개시 신호(Vst)와 4개의 클럭 신호(CLK1 내지 CLK4)를 제공받아 구동하는 N개의 스테이지 회로부로 구성되는 쉬프트 레지스터(221)와 제1 및 제2 더미 스테이지 회로부로 구성되는 더미 쉬프트 레지스터(223)를 포함한다.As illustrated in FIG. 3, the gate driver 200 according to an embodiment of the present invention receives and receives a start signal Vst and four clock signals CLK1 to CLK4 provided from the timing controller 410. A shift register 221 composed of N stage circuit portions and a dummy shift register 223 composed of first and second dummy stage circuit portions are included.

여기서, 쉬프트 레지스터(221)의 N개의 스테이지 회로부 중 제1 스테이지 회로부는 개시 신호(Vst)와 제1 클럭 신호(CLK1)를 제공받아 첫 번째 게이트 라인(GL)에 게이트 신호(Vout1)를 출력하며, 제3 스테이지 회로부에서 출력되는 게이트 신호(Vout3)를 입력받아 리셋 신호(RESET)로 사용한다. Here, the first stage circuit of the N stage circuits of the shift register 221 receives the start signal Vst and the first clock signal CLK1 to output the gate signal Vout1 to the first gate line GL. The gate signal Vout3 output from the third stage circuit part is received and used as a reset signal RESET.

제2 스테이지 회로부는 개시 신호(Vst)와 제2 클럭 신호(CLK2)를 제공받아 두 번째 게이트 라인(GL)에 게이트 신호(Vout2)를 출력하며, 제4 스테이지 회로부에서 출력되는 게이트 신호(Vout4)를 입력받아 리셋 신호(RESET)로 사용한다. The second stage circuit unit receives the start signal Vst and the second clock signal CLK2 to output the gate signal Vout2 to the second gate line GL, and outputs the gate signal Vout4 output from the fourth stage circuit unit. Is used as a reset signal (RESET).

제3 스테이지 회로부는 개시 신호(Vst)로 제1 스테이지 회로부에서 출력되는 게이트 신호(Vout1)와 제3 클럭 신호(CLK3)를 제공받아 세 번째 게이트 라인(GL)에 게이트 신호(Vout3)를 출력하며, 도면에 도시하지 않았으나, 제5 스테이지 회로부에서 출력되는 게이트 신호(Vout5)를 입력받아 리셋 신호(RESET)로 사용한다. The third stage circuit unit receives the gate signal Vout1 and the third clock signal CLK3 output from the first stage circuit unit as the start signal Vst, and outputs the gate signal Vout3 to the third gate line GL. Although not shown in the drawing, the gate signal Vout5 output from the fifth stage circuit unit is received and used as a reset signal RESET.

제4 스테이지 회로부는 개시 신호(Vst)로 제2 스테이지 회로부에서 출력되는 게이트 신호(Vout2)와 제4 클럭 신호(CLK4)를 제공받아 네 번째 게이트 라인(GL)에 게이트 신호(Vout4)를 출력하며, 도면에 도시하지 않았으나, 제6 스테이지 회로부에서 출력되는 게이트 신호(Vout6)를 입력받아 리셋 신호(RESET)로 사용한다.The fourth stage circuit unit receives the gate signal Vout2 and the fourth clock signal CLK4 output from the second stage circuit unit as the start signal Vst, and outputs the gate signal Vout4 to the fourth gate line GL. Although not shown in the drawing, the gate signal Vout6 output from the sixth stage circuit part is received and used as a reset signal RESET.

제(N-1) 스테이지 회로부는 개시 신호(Vst)로 제(N-3) 스테이지 회로부(미도시)에서 출력되는 게이트 신호(Vout(N-3))와 제3 클럭 신호(CLK3)를 제공받아 (N-1)번째 게이트 라인(GL)에 게이트 신호(Vout((N-1))를 출력하며, 더미 쉬프트 레지스터(223)의 제1 더미 스테이지 회로부에서 출력되는 더미 게이트 신호(Vout_d1)를 입력받아 리셋 신호(RESET)로 사용한다.The (N-1) th stage circuit unit provides the gate signal Vout (N-3) and the third clock signal CLK3 output from the (N-3) th stage circuit unit (not shown) as the start signal Vst. The gate signal Vout ((N-1)) is output to the (N-1) th gate line GL, and the dummy gate signal Vout_d1 output from the first dummy stage circuit part of the dummy shift register 223 is output. It is used as a reset signal (RESET).

또한, 제N 스테이지 회로부는 개시 신호(Vst)로 제(N-2) 스테이지 회로부에서 출력되는 게이트 신호(Vout(N-2))와 제4 클럭 신호(CLK4)를 제공받아 N번째 게이트 라인(GL)에 게이트 신호(VoutN)를 출력하며, 더미 쉬프트 레지스터(223) 의 제2 더미 스테이지 회로부에서 출력되는 더미 게이트 신호(Vout_d2)를 입력받아 리셋 신호(RESET)로 사용한다. In addition, the N-th stage circuit unit receives the gate signal Vout (N-2) and the fourth clock signal CLK4 output from the (N-2) th stage circuit unit as the start signal Vst and receives the N-th gate line ( The gate signal VoutN is output to the GL, and the dummy gate signal Vout_d2 output from the second dummy stage circuit part of the dummy shift register 223 is received and used as a reset signal RESET.

여기서, 게이트 구동부(200)에 불량 발생시 액정패널(100)을 파괴하지 않고 내부의 트랜지스터들의 구동 신호를 외부에서 측정할 수 있도록 더미 쉬프트 레지스터(223)의 제1 및 제2 더미 스테이지 회로부의 각각의 출력 단에는 제1 및 제2 더미 배선(DL1, DL2)이 형성되어 있다.Here, when a failure occurs in the gate driver 200, each of the first and second dummy stage circuits of the dummy shift register 223 may be externally measured so that driving signals of internal transistors may be measured without destroying the liquid crystal panel 100. First and second dummy wires DL1 and DL2 are formed at the output terminal.

도 4에 도시된 바와 같이, 본 발명의 일실시예에 따른 게이트 구동부(200)와 데이터 구동부(300)는 제1 및 제2 불량 분석용 배선(220a, 220b)에 의해 전기적으로 연결되어 있다. As shown in FIG. 4, the gate driver 200 and the data driver 300 according to an exemplary embodiment of the present invention are electrically connected to each other by the first and second failure analysis wires 220a and 220b.

여기서, 데이터 구동부(300)는 다수의 입력핀(미도시)과 다수의 출력핀(미도시) 및 다수의 더미 핀을 가지고 있으며, 다수의 더미 핀 중에서 제1 및 제2 더미 핀(312a, 312b)은 제1 및 제2 불량 분석용 배선(220a, 220b)과 각각 전기적으로 연결되어 있다. 이에 따라 게이트 구동부(200) 내부의 구동 신호들은 제1 및 제2 불량 분석용 배선(220a, 220b)과 데이터 구동부(300)의 제1 및 제2 더미 핀(312a, 312b)을 통해 인쇄회로기판(400)에 형성되어 있는 다수의 접촉 패드(420)로 전달된다. 따라서, 게이트 구동부(200)에 불량 발생시 테스트자가 프로브(미도시)를 사용하여 다수의 접촉 패드(420)에서 접촉함으로써 게이트 구동부(200) 내부에 형성된 트랜지스터들의 구동 신호들을 모니터링 할 수 있다. Here, the data driver 300 has a plurality of input pins (not shown), a plurality of output pins (not shown), and a plurality of dummy pins, and among the plurality of dummy pins, the first and second dummy pins 312a and 312b. ) Are electrically connected to the first and second defect analysis wiring lines 220a and 220b, respectively. Accordingly, the driving signals inside the gate driver 200 are printed circuit boards through the first and second defect analysis wirings 220a and 220b and the first and second dummy pins 312a and 312b of the data driver 300. It is delivered to a plurality of contact pads 420 formed at 400. Therefore, when a failure occurs in the gate driver 200, a tester may monitor driving signals of the transistors formed in the gate driver 200 by contacting the contact pads 420 using a probe (not shown).

상기와 같이, 본 발명의 일실시예에서는 게이트 구동부 내부의 더미 스테이지들의 출력단에 더미 배선을 형성하고, 어레이 기판의 화상 비표시 영역에 게이트 구동부의 더미 배선들과 각각 연결되는 다수의 불량 분석용 배선을 형성함으로써 GIP 방식을 사용하는 게이트 구동부에서 불량이 발생할 경우, 액정패널을 파괴하지 않고도 불량 분석을 진행할 수 있다.As described above, in an exemplary embodiment of the present invention, a plurality of defect analysis wirings are formed on the output terminals of the dummy stages inside the gate driver, and are connected to the dummy wires of the gate driver in the image non-display area of the array substrate. If the defect occurs in the gate driver using the GIP method by forming a, the failure analysis can proceed without destroying the liquid crystal panel.

또한, 본 발명의 일실시예에서는 게이트 구동부 내부의 더미 스테이지들의 출력단에 더미 배선을 형성하고, 어레이 기판 상에 게이트 구동부의 더미 배선들과 각각 연결되는 다수의 불량 분석용 배선을 형성함으로써 게이트 구동부 내부에서 불량이 발생한 위치 등을 정확히 파악할 수 있다.In addition, in an embodiment of the present invention, the dummy wires are formed at the output terminals of the dummy stages inside the gate driver, and a plurality of defect analysis wires connected to the dummy wires of the gate driver are respectively formed on the array substrate, thereby forming the internal wiring. You can pinpoint where the failure occurred.

아울러, 또한, 본 발명의 일실시예에서는 게이트 구동부 내부의 더미 스테이지들의 출력단에 더미 배선을 형성하고, 어레이 기판 상에 게이트 구동부의 더미 배선들과 각각 연결되는 다수의 불량 분석용 배선을 형성함으로써 액정패널의 수율을 향상시킬 수 있다.In addition, in one embodiment of the present invention by forming a dummy wiring in the output terminal of the dummy stages in the gate driver, a plurality of defect analysis wiring connected to the dummy wiring of the gate driver in the liquid crystal by forming a liquid crystal The yield of the panel can be improved.

본 발명의 일실시예에서는 게이트 구동부에 불량 발생시 용이하게 불량 분석을 할 수 있도록 하기 위해 게이트 구동부 내부에 형성된 제1 및 제2 더미 스테이지 회로부 각각의 출력단에 더미 배선을 형성하는 것에 대해 설명하였으나, 게이트 구동부 내부에 형성된 적어도 하나 이상의 스테이지의 출력단에 더미 배선을 형성하는 것도 가능하다.In an exemplary embodiment of the present invention, in order to easily analyze failure when a failure occurs in the gate driver, a dummy wiring is formed at an output terminal of each of the first and second dummy stage circuit units formed inside the gate driver. It is also possible to form a dummy wiring at an output terminal of at least one or more stages formed inside the driver.

또한, 본 발명의 일실시예에서는 게이트 구동부 내부에 형성된 제1 및 제2 더미 스테이지 회로부 각각의 출력단에 더미 배선이 형성됨에 따라 어레이 기판의 화면 비표시 영역에 두 개의 불량 분석용 배선을 형성하는 것에 대해 설명하였으나, 더미 배선의 개수에 따라 불량 분석용 배선의 개수가 달라질 수 있다. In addition, according to one embodiment of the present invention, as the dummy wiring is formed at the output terminals of each of the first and second dummy stage circuit units formed inside the gate driver, two defect analysis wirings are formed in the non-display area of the array substrate. Although the description has been made, the number of defect analysis wirings may vary according to the number of dummy wirings.

상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.Many details are set forth in the foregoing description but should be construed as illustrative of preferred embodiments rather than to limit the scope of the invention. Therefore, the invention should not be defined by the described embodiments, but should be defined by the claims and their equivalents.

100: 액정패널 110: 화면 표시 영역
120: 화면 비표시 영역 200: 게이트 구동부
220a: 제1 불량 분석용 배선 220b: 제2 불량 분석용 배선
221: 쉬프트 레지스터 223: 더미 쉬프트 레지스터
300: 데이터 구동부 400: 인쇄회로기판
410: 타이밍 제어부 420: 접촉 패드
500: 커넥터100: liquid crystal panel 110: screen display area
120: screen non-display area 200: gate driver
220a: wiring for first defective analysis 220b: wiring for second defective analysis
221: shift register 223: dummy shift register
300: data driver 400: printed circuit board
410: timing controller 420: contact pad
500: connector

Claims (11)

외부로부터 개시 신호와 제1 내지 제4 클럭 신호를 제공받아 구동하는 N개의 스테이지 회로부를 포함하는 쉬프트 레지스터를 포함하는 게이트 구동부에 있어서,
상기 N개의 스테이지 회로부 중에서 적어도 하나의 출력 단자에는 더미 배선이 형성된 것을 특징으로 하는 게이트 구동부.A gate driver including a shift register including N stage circuits configured to receive and drive a start signal and first to fourth clock signals from an external device.
And at least one output terminal of the N stage circuit units is provided with a dummy wiring line. 제1항에 있어서,
상기 더미 배선에 인가되는 신호는 게이트 라인에 인가되는 게이트 신호인 것을 특징으로 하는 게이트 구동부.The method of claim 1,
And the signal applied to the dummy wiring is a gate signal applied to a gate line. 외부에서 입력되는 영상 신호를 표시하며, 다수의 박막트랜지스터 형성된 제1 기판 및 상기 어레이 기판과 대응 배치되는 제2 기판을 포함하는 액정패널;
상기 액정패널과 전기적으로 연결되어 있으며, 게이트 구동부와 데이터 구동부를 구동하기 위한 게이트 및 데이터 제어 신호를 생성하는 타이밍 제어부가 실장되어 있는 인쇄회로기판;
상기 제1 기판에 실장되어 있으며, 상기 타이밍 제어부로부터 상기 데이터 제어 신호를 제공받아 해당 데이터 라인에 영상 신호에 대응되는 데이터 전압을 인가하는 데이터 구동부; 및
상기 제1 기판에 형성되어 있으며, 상기 타이밍 제어부로부터 상기 게이트 제어 신호를 제공받아 해당 게이트 라인에 게이트 신호를 인가하며, 외부로부터 개시 신호와 제1 내지 제4 클럭 신호를 제공받아 구동하는 N개의 스테이지 회로부를 포함하는 쉬프트 레지스터를 포함하는 게이트 구동부를 포함하며,
상기 N개의 스테이지 회로부 중에서 적어도 하나의 출력 단자에는 더미 배선이 형성된 것을 특징으로 하는 액정표시장치.A liquid crystal panel which displays an image signal input from the outside and includes a first substrate on which a plurality of thin film transistors are formed and a second substrate corresponding to the array substrate;
A printed circuit board electrically connected to the liquid crystal panel and having a timing controller configured to generate a gate and data control signal for driving a gate driver and a data driver;
A data driver mounted on the first substrate and configured to receive the data control signal from the timing controller and apply a data voltage corresponding to an image signal to a corresponding data line; And
N stages formed on the first substrate and configured to receive the gate control signal from the timing controller, apply a gate signal to a corresponding gate line, and receive and drive a start signal and first to fourth clock signals from an external source. A gate driver including a shift register including a circuit portion,
And at least one output terminal of the N stage circuit units is provided with a dummy wiring. 제3항에 있어서,
상기 더미 배선에 인가되는 신호는 게이트 라인에 인가되는 게이트 신호인 것을 특징으로 하는 액정표시장치.The method of claim 3,
And the signal applied to the dummy wiring is a gate signal applied to a gate line. 제3항에 있어서,
상기 제1 기판은 화상 표시 영역과 화상 비표시 영역을 포함하는 것을 특징으로 하는 액정표시장치.The method of claim 3,
And the first substrate includes an image display area and an image non-display area. 제3항에 있어서,
상기 제1 기판의 상기 화상 비표시 영역에 형성되며,
일측은 상기 게이트 구동부와 전기적으로 연결되어 있으며, 타측은 상기 데이터 구동부와 전기적으로 연결되어 있는 적어도 하나의 불량 분석용 배선을 포함하는 것을 특징으로 하는 액정표시장치.The method of claim 3,
Is formed in the image non-display area of the first substrate,
One side is electrically connected to the gate driver, and the other side includes at least one defect analysis wiring electrically connected to the data driver. 제3항에 있어서,
상기 데이터 구동부는 다수의 입력 핀, 출력 핀 및 더미 핀을 포함하며, 상기 불량 분석용 배선은 상기 더미 핀 중에서 적어도 하나와 전기적으로 연결된 것을 특징으로 하는 액정표시장치.The method of claim 3,
The data driver includes a plurality of input pins, an output pin, and a dummy pin, wherein the defect analysis wiring is electrically connected to at least one of the dummy pins. 제3항에 있어서,
상기 인쇄회로기판에는 적어도 하나의 접촉 패드가 형성된 것을 특징으로 하는 액정표시장치.The method of claim 3,
And at least one contact pad is formed on the printed circuit board. 제8항에 있어서,
상기 접촉 패드는 상기 불량 분석용 배선과 전기적으로 연결되어 있는 적어도 하나의 더미 핀과 전기적으로 연결된 것을 특징으로 하는 액정표시장치.The method of claim 8,
And the contact pad is electrically connected to at least one dummy pin that is electrically connected to the defect analysis wiring. 제3항에 있어서,
상기 N개의 스테이지 회로부 중에서 적어도 하나의 출력 단자에 형성되어 있는 상기 더미 배선에는 해당 스테이지 회로부에서는 출력되는 게이트 신호가 인가되며,
상기 게이트 신호는 상기 불량 분석용 배선과 상기 데이터 구동부의 더미 핀을 통해 상기 접촉 패드로 전달되는 것을 특징으로 하는 액정표시장치.The method of claim 3,
A gate signal output from the stage circuit unit is applied to the dummy wires formed in at least one output terminal of the N stage circuit units,
And the gate signal is transmitted to the contact pad through the defect analysis wiring and the dummy pin of the data driver. 제3항에 있어서,
상기 게이트 구동부는 GIP(Gate In Panel) 방식을 사용하는 것을 특징으로 하는 액정표시장치.The method of claim 3,
And the gate driver uses a gate in panel (GIP) method.
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