KR20080001714A - Method of manufacturing a semiconductor device - Google Patents

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Abstract

A method for manufacturing a semiconductor device is provided to enhance the read speed of the semiconductor device by reducing capacitance between bit lines according to the air filled between the bit lines. An amorphous carbon layer, a second metal interlayer dielectric, a second stop layer, a first metal interlayer dielectric, and a first stop layer which are formed on a semiconductor substrate(100) having an interlayer dielectric(102), are sequentially etched. The width of the amorphous carbon layer is reduced by side etching. The second metal interlayer dielectric and the interlayer dielectric are etched by using the amorphous carbon layer as a mask. A barrier metal layer(118) and a tungsten layer(120) are formed on the resultant structure and then the polishing is executed to form isolated bit lines. By removing sequentially the second metal interlayer dielectric, the second stop layer, the first metal interlayer dielectric, and the first stop layer, a gap is formed between the line lines. An insulating layer(122) is formed on the resultant structure so as to fill air(a) in the gap. By etching whole surface of the resultant structure, a part of the upper layer of the bit lines is removed.

Description

반도체 소자의 제조방법{Method of manufacturing a semiconductor device}Method of manufacturing a semiconductor device

도 1a 내지 도 1h는 본 발명의 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.1A to 1H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 층간 절연막100 semiconductor substrate 102 interlayer insulating film

104 : 제1 정지막 106 : 제1 금속 층간 절연막104: first stop film 106: first metal interlayer insulating film

108 : 제2 정지막 110 : 제2 금속 층간 절연막108: second stop film 110: second metal interlayer insulating film

112 : 비정질 카본층 114 : 유기 반사 방지막 112: amorphous carbon layer 114: organic antireflection film

116 : 포토레지스트 패턴 118 : 베리어 메탈막116 photoresist pattern 118 barrier metal film

120 : 텅스텐막 122 : 절연막120: tungsten film 122: insulating film

124 : 제3 금속 층간 절연막 a : 공기124: third metal interlayer insulating film a: air

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 비트 라인과 비트 라인 간의 캐패시턴스(capacitance)를 감소시키기 위한 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device for reducing the capacitance (capacitance) between the bit line and the bit line.

반도체 소자가 고집적화되어 감에 따라 비트 라인 간의 간격이 좁아져 비트 라인 간의 캐패시턴스 값이 높아지고 있다. As semiconductor devices have been highly integrated, the gap between bit lines has narrowed, resulting in high capacitance between bit lines.

일반적으로 반도체 장치 내의 여러 기능 소자들을 전기적으로 연결하기 위해서 여러 형태의 비트 라인들이 쓰이고 있다. 반도체 장치 내에 보다 고밀도의 회로 구조를 구현하기 위해서는 동일 평면 위의 비트 라인 사이의 수평거리를 감소시킬 필요가 있다.In general, various types of bit lines are used to electrically connect various functional elements in a semiconductor device. In order to implement a higher density circuit structure in a semiconductor device, it is necessary to reduce the horizontal distance between bit lines on the same plane.

한편, 비트 라인 간의 간격이 좁아지게 되면 비트 라인 사이의 크로스 토크(cross talk) 문제가 유발될 뿐만 아니라 비트 라인 사이의 캐패시턴스가 증가되어 소자이 읽기(read) 속도가 감소한다. 이러한 문제를 해결하기 위해서는 저유전율의 절연막을 사용하는 것이 필요하다.On the other hand, when the spacing between the bit lines is narrowed, not only causes cross talk between the bit lines, but also increases the capacitance between the bit lines, thereby reducing the read speed of the device. In order to solve this problem, it is necessary to use an insulating film of low dielectric constant.

그러나, 현재까지 반도체 장치의 절연막으로 약 4.0 정도의 유전율을 갖는 실리콘 산화막이 주로 사용되고 있다. 따라서, 반도체 장치의 비트 라인 간격이 좁아짐에 따라 상기 문제를 해결하기 위하여 기존보다 작은 유전율 즉, 적어도 3.0 이하의 유전율을 갖는 절연막이 요구된다. However, silicon oxide films having a dielectric constant of about 4.0 have been mainly used as an insulating film for semiconductor devices. Therefore, as the bit line spacing of the semiconductor device is narrowed, an insulating film having a dielectric constant of at least 3.0 or less, that is, at least 3.0 or less, is required to solve the above problem.

그러나 저유전 상수를 갖는 절연막물질로 아직 실용화에 적합한 것은 보고되지 않고 있으며, 이렇나 물질의 대부분이 2.0 내지 3.5 정도의 유전 상수를 가지고 있어 비트 라인으로 사용되는 물질과의 상관관계를 고려할 때 많은 문제점을 가지 고 있다. However, it has not been reported to be suitable for practical application as an insulating material having a low dielectric constant. However, since most of the materials have a dielectric constant of about 2.0 to 3.5, many problems are considered when considering the correlation with the material used as the bit line. Having

따라서, 추가적인 투자 없이 향후의 고집적 반도체 소자의 절연막 제조공정에 적용이 가능하며, 캐패시턴스 값이 감소되고, 우수한 동작 특성을 갖는 비트 라인구조의 절연막을 형성하여 반도체 소자의 제품 특성을 향상시킬 수 있는 방법이 요구되고 있는 실정이다. Therefore, the present invention can be applied to the insulating film manufacturing process of the highly integrated semiconductor device without additional investment, and the capacitance value is reduced, and the method of improving the product characteristics of the semiconductor device by forming the bit line structure insulating film having excellent operating characteristics. This situation is required.

상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 비트 라인과 비트 라인 사이의 공간을 공기(air)로 채워 비트 라인과 비트 라인 간의 캐패시턴스를 감소시키기 위한 반도체 소자의 제조방법을 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention devised to solve the above problems is to provide a method of manufacturing a semiconductor device for reducing the capacitance between the bit line and the bit line by filling the space between the bit line and the bit line with air (air). .

본 발명의 실시 예에 따른 반도체 소자의 제조방법은, 층간 절연막을 포함한 반도체 기판 상부에 형성된 비정질 카본층, 제2 금속 층간 절연막, 제2 정지막, 제1 금속 층간 절연막 및 제1 정지막을 순차적으로 식각하는 단계와, 측면 식각 공정으로 상기 비정질 카본층의 폭을 감소시키는 단계와, 상기 비정질 카본층을 마스크로 상기 제2 금속 층간 절연막을 식각하는 동시에 상기 층간 절연막도 일부 식각되는 단계와, 전체 구조 상부에 베리어 메탈막 및 텅스텐막을 형성한 후 연마 공정을 실시하여 격리된 비트 라인을 형성하는 단계와, 노출된 상기 제2 금속 층간 절연막, 제2 정지막, 제1 금속 층간 절연막 및 제1 정지막을 순차적으로 제거하여 상기 비트 라인과 비트 라인 사이에 공간을 형성하는 단계와, 상기 비트 라인과 비트 라인 사이의 공간에 공기가 채워지도록 전체 구조 상부에 절연막을 형성하는 단계와, 전면 식각 공정을 실시하여 상기 비트 라인 상부 층의 일부를 제거하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다. In the method of manufacturing a semiconductor device according to an embodiment of the present invention, the amorphous carbon layer, the second metal interlayer insulating film, the second stop film, the first metal interlayer insulating film, and the first stop film formed on the semiconductor substrate including the interlayer insulating film are sequentially Etching, reducing the width of the amorphous carbon layer by a side etching process, etching the second metal interlayer insulating film using the amorphous carbon layer as a mask, and partially etching the interlayer insulating film; Forming a barrier metal film and a tungsten film on the upper part, and then performing a polishing process to form an isolated bit line, and exposing the exposed second metal interlayer insulating film, second stop film, first metal interlayer insulating film, and first stop film. Sequentially removing the bit lines to form a space between the bit lines and the bit lines; A method of manufacturing a semiconductor device, the method including forming an insulating layer on an entire structure to fill a gap, and removing a portion of an upper layer of the bit line by performing an entire surface etching process.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1h는 본 발명의 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.1A to 1H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 1a를 참조하면, 소정의 구조가 형성된 반도체 기판(100) 상부에 층간 절연막(102), 제1 정지막(104), 제1 금속 층간 절연막(Inter metal dielectric; IMD; 106), 제2 정지막(108), 제2 금속 층간 절연막(110), 비정질 카본층(Carbon; 112), 유기 반사 방지막(114) 및 포토레지스트 패턴(116)을 순차적으로 형성한다. 이때, 층간 절연막(102), 제1 및 제2 금속 층간 절연막(106 및 110)은 산화막으로 형성하고, 제1 및 제2 정지막(104 및 108)은 질화막으로 형성한다.Referring to FIG. 1A, an interlayer insulating layer 102, a first stop layer 104, a first interlayer dielectric layer (IMD) 106, and a second stop layer are disposed on a semiconductor substrate 100 on which a predetermined structure is formed. A film 108, a second metal interlayer insulating film 110, an amorphous carbon layer (Carbon) 112, an organic antireflection film 114, and a photoresist pattern 116 are sequentially formed. At this time, the interlayer insulating film 102 and the first and second metal interlayer insulating films 106 and 110 are formed of an oxide film, and the first and second stop films 104 and 108 are formed of a nitride film.

도 1b를 참조하면, 포토레지스트 패턴(116)을 마스크로 유기 반사 방지막(114), 비정질 카본층(112), 제2 금속 층간 절연막(110), 제2 정지막(108), 제1 금속 층간 절연막(106) 및 제1 정지막(104)을 순차적으로 식각한 후 포토레지스트 패턴(116)을 제거한다. 이때, 포토레지스트 패턴(116) 제거 공정시 유기 반사 방지막(114)도 함께 제거된다.Referring to FIG. 1B, the organic antireflection film 114, the amorphous carbon layer 112, the second metal interlayer insulating layer 110, the second stop layer 108, and the first metal interlayer are formed using the photoresist pattern 116 as a mask. After the insulating film 106 and the first stop film 104 are sequentially etched, the photoresist pattern 116 is removed. At this time, the organic anti-reflection film 114 is also removed during the photoresist pattern 116 removal process.

도 1c를 참조하면, 비정질 카본층(112) 측면을 식각하여 비정질 카본층(112)의 폭(width)을 감소시킨다. 이때, 비정질 카본층(112)은 O2 플라즈마를 이용하여 식각한다. Referring to FIG. 1C, the side surface of the amorphous carbon layer 112 is etched to reduce the width of the amorphous carbon layer 112. At this time, the amorphous carbon layer 112 is etched using O 2 plasma.

도 1d를 참조하면, 비정질 카본층(112)을 마스크로 제2 금속 층간 절연막(110)을 식각한 후 비정질 카본층(112)을 제거한다. 이때, 제2 금속 층간 절연막(110) 식각 공정시 층간 절연막(102)도 일부 식각되고, 제2 정지막(108) 상부에서 식각 공정이 멈춘다. Referring to FIG. 1D, after etching the second metal interlayer insulating layer 110 using the amorphous carbon layer 112 as a mask, the amorphous carbon layer 112 is removed. At this time, during the etching process of the second metal interlayer insulating layer 110, the interlayer insulating layer 102 is partially etched, and the etching process is stopped on the second stop layer 108.

도 1e를 참조하면, 전체 구조 상부에 베리어 메탈막(118) 및 텅스텐막(120)을 형성한 후 제2 금속 층간 절연막(110) 상부가 노출될 때까지 연마 공정을 실시하여 격리된 비트 라인을 형성한다. 이때, 제2 금속 층간 절연막(110)의 높이(h) 사이즈는 노출된 제2 금속 층간 절연막(110)의 폭(w) 사이즈보다 커야한다. Referring to FIG. 1E, after the barrier metal layer 118 and the tungsten layer 120 are formed on the entire structure, the bit line is removed by performing a polishing process until the upper portion of the second metal interlayer insulating layer 110 is exposed. Form. In this case, the height h of the second metal interlayer insulating layer 110 should be larger than the width w of the exposed second metal interlayer insulating layer 110.

도 1f를 참조하면, 습식 식각 공정을 실시하여 노출된 제2 금속 층간 절연막(110), 제2 정지막(108), 제1 금속 층간 절연막(106) 및 제1 정지막(104)을 순차적으로 제거하여 비트 라인과 비트 라인 사이에 공간을 형성한다. Referring to FIG. 1F, the second metal interlayer insulating layer 110, the second stop layer 108, the first metal interlayer insulating layer 106, and the first stop layer 104 which are exposed by performing a wet etching process may be sequentially formed. To form a space between the bit line and the bit line.

도 1g를 참조하면, 전체 구조 상부에 절연막(122)을 형성한다. 이때, 절연막(122)은 산화막으로 형성한다. 절연막(122)을 형성하면 비트 라인과 비트 라인 사이의 공간이 절연막으로 매립되기 전에 비트 라인과 비트 라인 사이의 상부 공간이 먼저 매립되어 비트 라인과 비트 라인 사이의 공간에 공기(a)가 채워지게 된다. Referring to FIG. 1G, an insulating film 122 is formed on the entire structure. At this time, the insulating film 122 is formed of an oxide film. When the insulating film 122 is formed, the upper space between the bit line and the bit line is first filled before the space between the bit line and the bit line is filled with the insulating film so that air (a) is filled in the space between the bit line and the bit line. do.

도 1h를 참조하면, 비트 라인과 비트 라인 사이의 상부 공간이 좁기 때문에 캐패시턴스가 증가하는 요인이 되므로 비트 라인 상부 층의 일부를 제거하기 위한 전면 식각 공정을 실시하여 절연막(122), 텅스텐막(120) 및 베리어 메탈막(118)을 순차적으로 제거하여 비트 라인과 비트 라인 사이의 공간을 확보한다. 전체 구조 상부에 제3 금속 층간 절연막(124)을 형성한다. Referring to FIG. 1H, since the upper space between the bit line and the bit line is narrow, the capacitance increases, and thus the insulating film 122 and the tungsten film 120 are formed by performing an entire surface etching process to remove a portion of the upper layer of the bit line. ) And the barrier metal film 118 are sequentially removed to secure a space between the bit line and the bit line. The third metal interlayer insulating layer 124 is formed on the entire structure.

상기와 같이 비트 라인과 비트 라인 사이의 공간을 산화막(k=4)으로 채우는 것보다 유전율이 낮은 공기(k=1)로 채움으로써 비트 라인과 비트 라인 간의 캐패시턴스를 감소시킬 수 있다. As described above, the capacitance between the bit line and the bit line may be reduced by filling the space between the bit line and the bit line with air having a lower dielectric constant (k = 1) than filling the space between the bit line and the bit line with the oxide film (k = 4).

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.As described above, the effects of the present invention are as follows.

첫째, 비트 라인과 비트 라인 사이의 공간을 유전율이 낮은 공기로 채움으로써 비트 라인과 비트 라인 간의 캐패시턴스를 감소시킬 수 있다.First, the capacitance between the bit line and the bit line can be reduced by filling the space between the bit line and the bit line with air having a low dielectric constant.

둘째, 비트 라인과 비트 라인 간의 캐패시턴스를 감소시킴으로써 소자의 읽기 속도를 증가시킬 수 있다.Second, the read speed of the device can be increased by reducing the capacitance between the bit line and the bit line.

Claims (4)

층간 절연막을 포함한 반도체 기판 상부에 형성된 비정질 카본층, 제2 금속 층간 절연막, 제2 정지막, 제1 금속 층간 절연막 및 제1 정지막을 순차적으로 식각하는 단계;Sequentially etching the amorphous carbon layer, the second metal interlayer insulating film, the second stop film, the first metal interlayer insulating film, and the first stop film formed on the semiconductor substrate including the interlayer insulating film; 측면 식각 공정으로 상기 비정질 카본층의 폭을 감소시키는 단계;Reducing the width of the amorphous carbon layer by a side etching process; 상기 비정질 카본층을 마스크로 상기 제2 금속 층간 절연막을 식각하는 동시에 상기 층간 절연막도 일부 식각되는 단계; Etching the second metal interlayer insulating layer using the amorphous carbon layer as a mask and etching the interlayer insulating layer partially; 전체 구조 상부에 베리어 메탈막 및 텅스텐막을 형성한 후 연마 공정을 실시하여 격리된 비트 라인을 형성하는 단계;Forming a barrier metal film and a tungsten film on the entire structure, and then performing a polishing process to form isolated bit lines; 노출된 상기 제2 금속 층간 절연막, 제2 정지막, 제1 금속 층간 절연막 및 제1 정지막을 순차적으로 제거하여 상기 비트 라인과 비트 라인 사이에 공간을 형성하는 단계;Sequentially removing the exposed second metal interlayer insulating film, second stop film, first metal interlayer insulating film, and first stop film to form a space between the bit line and the bit line; 상기 비트 라인과 비트 라인 사이의 공간에 공기가 채워지도록 전체 구조 상부에 절연막을 형성하는 단계; 및 Forming an insulating film on the entire structure to fill the space between the bit line and the bit line; And 전면 식각 공정을 실시하여 상기 비트 라인 상부 층의 일부를 제거하는 단계를 포함하는 반도체 소자의 제조방법.And removing a portion of the bit line upper layer by performing an entire surface etching process. 제1항에 있어서, 상기 층간 절연막, 제1 및 제2 금속 층간 절연막은 산화막 으로 형성하고, 상기 제1 및 제2 정지막은 질화막으로 형성하는 반도체 소자의 제조방법.The method of claim 1, wherein the interlayer insulating film, the first and second metal interlayer insulating films are formed of an oxide film, and the first and second stop films are formed of a nitride film. 제1항에 있어서, 상기 비정질 카본층을 마스크로 상기 제2 금속 층간 절연막을 식각한 후 상기 비정질 카본층을 제거하는 단계를 더 포함하는 반도체 소자의 제조방법.The method of claim 1, further comprising removing the amorphous carbon layer after etching the second interlayer insulating layer using the amorphous carbon layer as a mask. 제1항에 있어서, 상기 연마 공정시 상기 제2 금속 층간 절연막의 높이 사이즈는 상기 노출된 제2 금속 층간 절연막의 폭 사이즈보다 큰 반도체 소자의 제조방법.The method of claim 1, wherein the height size of the second metal interlayer insulating layer is greater than the width of the exposed second metal interlayer insulating layer during the polishing process.
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