KR20070119473A - 통신 시스템에서 신호 송수신 장치 및 방법 - Google Patents

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KR20070119473A
KR20070119473A KR1020060121824A KR20060121824A KR20070119473A KR 20070119473 A KR20070119473 A KR 20070119473A KR 1020060121824 A KR1020060121824 A KR 1020060121824A KR 20060121824 A KR20060121824 A KR 20060121824A KR 20070119473 A KR20070119473 A KR 20070119473A
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Abstract

본 발명은 통신 시스템의 신호 송신 장치에서, 정보 벡터를 부호화율에 상응하게 모 패리티 검사 행렬 혹은 상기 모 패리티 검사 행렬을 기반으로 하여 생성된 자 패리티 검사 행렬을 사용하여 최종 블록 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호어로 생성한다.
모 패리티 검사 행렬, 자 패리티 검사 행렬, 부호화율, 천공

Description

통신 시스템에서 신호 송수신 장치 및 방법{APPARATUS AND METHOD FOR TRANSMITTING/RECEIVING SIGNAL IN A COMMUNICATION SYSTEM}
도 1은 본 발명의 실시예에 따른 블록 LDPC 부호의 패리티 검사 행렬을 도시한 도면
도 2는 본 발명의 실시예에 따른 모 부호어 벡터의 부호화율이 2/3이고, 자 부호어 벡터의 부호화율이 1/3일 경우의 자 패리티 검사 행렬을 도시한 도면
도 3a 내지 도 3l은 도 2의 각 서브 블록에 대응되는 행렬을 도시한 도면
도 4는 본 발명의 실시예에 따른 모 부호어 벡터의 부호화율이 1/2이고, 자 부호어 벡터의 부호화율이 1/4일 경우의 자 패리티 검사 행렬을 도시한 도면
도 5a 내지 도 5l은 도 4의 각 서브 블록에 대응되는 행렬을 도시한 도면
도 6은 본 발명의 실시예에 따른 블록 LDPC 부호를 사용하는 통신 시스템에서 다양한 부호화율들을 지원하여 신호를 송신하는 장치의 구조를 개략적으로 도시한 도면
도 7은 본 발명의 실시예에 따른 블록 LDPC 부호를 사용하는 통신 시스템에서 다양한 부호화율들을 지원하여 송신한 신호를 수신하는 장치의 구조를 개략적으로 도시한 도면
도 8은 도 6의 부호화기(611) 내부 구조를 도시한 블록도
도 9는 도 7의 복호기(715) 내부 구조를 도시한 블록도
도 10은 도 6의 부호화기(611)의 동작 과정을 도시한 순서도
도 11은 도 1의 행렬 B의 이항 행렬과, 행렬 E와, 행렬 T와, 행렬 T의 역행렬을 도시한 도면
도 12는 완전 하삼각 행렬 형태와 유사한 형태를 가지는 패리티 검사 행렬을 도시한 도면
본 발명은 통신 시스템의 신호 송수신 장치 및 방법에 관한 것으로서, 특히 블록(block) 저밀도 패리티 검사(LDPC: Low Density Parity Check, 이하 'LDPC'라 칭하기로 한다) 부호를 사용하는 통신 시스템에서 신호를 송수신하는 장치 및 방법에 관한 것이다.
차세대 통신 시스템은 패킷 서비스 통신 시스템(packet service communication system) 형태로 발전되어 왔으며, 패킷 서비스 통신 시스템은 버스트(burst)한 패킷 데이터(packet data)를 다수의 이동 단말기(MS: Mobile Station)들로 송신하는 시스템으로서, 고속 대용량 데이터 송수신에 적합하도록 설계되어 왔다. 특히, 차세대 통신 시스템에서는 고속 대용량 데이터 송수신 지원을 위해 하이브리드 자동 반복 요구(HARQ: Hybrid Automatic Repeat reQuest, 이하 'HARQ'라 칭하기로 한다) 방식과 적응적 변조 및 부호화(AMC: Adaptive Modulation and Coding, 이하 'AMC'라 칭하기로 한다) 방식 등과 같은 다양한 방식들이 제안된 바 있으며, 상기 HARQ 방식 및 AMC 방식 등과 같은 방식들을 사용하기 위해서는 다양한 부호화율(coding rate)들을 지원해야만 한다.
또한, 차세대 통신 시스템에서는 터보 부호(turbo code)와 함께 고속 데이터 송신시에 그 성능 이득이 우수한 것으로 알려져 있으며, 송신 채널에서 발생하는 잡음에 의한 오류를 효과적으로 정정하여 데이터 송신의 신뢰도를 높일 수 있는 장점을 가지는 블록 LDPC 부호를 사용하는 것을 적극적으로 고려하고 있다. 그런데, 상기 블록 LDPC 부호는 부호화율면에 있어서 단점을 가진다. 즉, 상기 블록 LDPC 부호는 상기 블록 LDPC 부호의 특성상 그 생성되는 부호어(codeword)가 비교적 높은 부호화율을 가지기 때문에 부호화율면에서 자유롭지 못하다는 단점을 가진다. 현재 제안되어 있는 블록 LDPC 부호의 경우 대부분이 1/2의 부호화율을 가지고, 일부만 1/3의 부호화율을 가진다. 이렇게, 상기 블록 LDPC 부호의 경우 그 부호화율면에서 제한이 존재하여, 고속 데이터 송신에 부적합하게 된다.
물론, 비교적 낮은 부호화율을 구현하기 위해서 밀도 진화(density evolution) 방식 등을 사용하여 최적의 성능을 나타내는 차수 분포를 구할 수는 있지만, 상기 최적의 성능을 나타내는 차수 분포를 가지는 블록 LDPC 부호를 구현하는 것은 이분(bipartite, 이하 'bipartite'라 칭하기로 한다) 그래프 상의 사이클(cycle) 구조와 하드웨어 구현(implementation) 등의 여러 가지 제약 조건들로 인해서 난이하다.
상기에서 설명한 바와 같이 블록 LDPC 부호의 경우 그 특성상 부호화율면에서 제한이 존재하므로, 상기 블록 LDPC 부호를 사용하는 통신 시스템에서 낮은 부호화율부터 높은 부호화율까지 다양한 부호화율들을 지원하여 신호를 송수신하는 방안에 대한 필요성이 대두되고 있다.
따라서, 본 발명의 목적은 블록 LDPC 부호를 사용하는 통신 시스템에서 신호를 송수신하는 장치 및 방법을 제공함에 있다.
본 발명의 다른 목적은 블록 LDPC 부호를 사용하는 통신 시스템에서 다양한 부호화율들을 지원하여 신호를 송수신하는 장치 및 방법을 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 장치는; 통신 시스템에서 신호를 송신하는 장치에 있어서, 정보 벡터를 부호화율에 상응하게 모 패리티 검사 행렬 혹은 상기 모 패리티 검사 행렬을 기반으로 하여 생성된 자 패리티 검사 행렬을 사용하여 최종 블록 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호어로 생성하는 부호화기를 포함한다.
상기한 목적들을 달성하기 위한 본 발명의 다른 장치는; 통신 시스템의 신호 수신 장치에 있어서, 상기 신호 수신 장치에 대응하는 신호 송신 장치에서 사용한 부호화율에 상응하게 모 패리티 검사 행렬 혹은 상기 모 패리티 검사 행렬을 기반으로 하여 생성된 자 패리티 검사 행렬을 사용하여 입력 신호에서 정보 벡터를 복원하는 복호기를 포함한다.
상기한 목적들을 달성하기 위한 본 발명의 방법은; 통신 시스템의 신호 송신 장치에서 신호를 송신하는 방법에 있어서, 정보 벡터를 부호화율에 상응하게 모 패리티 검사 행렬 혹은 상기 모 패리티 검사 행렬을 기반으로 하여 생성된 자 패리티 검사 행렬을 사용하여 최종 블록 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호어로 생성하는 과정을 포함한다.
상기한 목적들을 달성하기 위한 본 발명의 다른 방법은; 통신 시스템의 신호 수신 장치에서 신호를 수신하는 방법에 있어서, 상기 신호 수신 장치에 대응하는 신호 송신 장치에서 사용한 부호화율에 상응하게 모 패리티 검사 행렬 혹은 상기 모 패리티 검사 행렬을 기반으로 하여 생성된 자 패리티 검사 행렬을 사용하여 입력 신호에서 정보 벡터를 복원하는 과정을 포함한다.
이하, 본 발명에 따른 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않도록 생략될 것이라는 것을 유의하여야 한다.
먼저, 차세대 통신 시스템에서는 고속 대용량 데이터 송수신을 지원하기 위해 다양한 방식들, 일 예로 하이브리드 자동 반복 요구(HARQ: Hybrid Automatic Repaet reQuest, 이하 'HARQ'라 칭하기로 한다) 방식과 적응적 변조 및 부호화(AMC: Adaptive Modulation and Coding, 이하 'AMC'라 칭하기로 한다) 방식 등과 같은 다양한 방식들이 제안되었으며, 상기 HARQ 방식 및 AMC 방식 등을 사용하기 위해서는 다양한 부호화율들을 지원해야만 한다. 그런데, 종래 기술 부분에서도 설명한 바와 같이 차세대 통신 시스템에서 적극적으로 사용을 고려하고 있는 블록(block) 저밀도 패리티 검사(LDPC: Low Density Parity Check, 이하 'LDPC'라 칭하기로 한다) 부호는 그 특성상 부호화율면에서 제한이 존재한다. 따라서, 본 발명에서는 블록 LDPC 부호를 사용하는 통신 시스템에서 다양한 부호화율(coding rate)들을 지원하는 신호 송수신 장치 및 방법을 제안한다.
도 1은 본 발명의 실시예에 따른 블록 LDPC 부호의 패리티 검사 행렬을 도시한 도면이다.
상기 도 1을 참조하면, 상기 패리티 검사 행렬은 모 부호어 벡터(parent codeword vector), 즉 모 블록 LDPC 부호어를 생성하는데 사용되는 모 패리티 검사 행렬과, 상기 모 부호어 벡터의 부호화율 미만의 부호화율을 가지는 자 부호어 벡터(child codeword vector), 즉 자 블록 LDPC 부호어를 생성하는데 사용되는 자 패리티 검사 행렬을 포함하는 형태를 가진다. 여기서, 상기 모 패리티 검사 행렬은 정보 파트(information part)(s)와, 제1패리티 파트(p1) 및 제2패리티 파트(p2)를 포함하며, 상기 자 패리티 검사 행렬은 정보 파트(s)와, 제1패리티 파트(p1)와, 제2패리티 파트(p2) 및 제3패리티 파트(p3)를 포함한다. 여기서, 상기 정보 파트(s)는 정보 벡터(information vector)를 부호어 벡터로 생성할 경우 상기 정보 벡터에 매핑되는 상기 블록 LDPC 부호의 패리티 검사 행렬의 파트를 나타내며, 상기 제1패리티 파트(p1)와, 제2패리티 파트(p2) 및 제3패리티 파트(p3)는 패리티 벡터(parity vector), 즉 제1패리티 벡터와, 제2패리티 벡터 및 제3패리티 벡터에 매핑되는 상기 블록 LDPC 부호의 패리티 검사 행렬의 파트를 나타낸다. 또한, 상기 정보 벡터는 적어도 1개의 정보 비트를 포함하며, 상기 제1패리티 벡터와, 제2패리티 벡터 및 제3패리티 벡터 각각은 적어도 1개의 패리티 비트를 포함한다.
한편, 상기 블록 LDPC 부호의 패리티 검사 행렬은 다수의 블록들을 포함하고, 상기 다수의 블록들 각각에 순열 행렬(permutation matrix) 혹은 0(zero) 행렬이 대응되는 형태를 가진다. 여기서, 상기 순열 행렬 및 0 행렬은
Figure 112006089938502-PAT00001
크기를 가진다. 또한, 상기 순열 행렬을 구성하는 Ns개의 행(row)들 각각의 웨이트(weight)가 1이고, 상기 순열 행렬을 구성하는 Ns개의 열(column)들 각각의 웨이트 역시 1인 행렬을 나타낸다. 여기서, 상기 블록 LDPC 부호의 패리티 검사 행렬의 설계와 상기 블록 LDPC 부호의 부호화를 용이하게 하기 위해서 상기 블록 LDPC 부호의 패리티 검사 행렬이 다수개의 서브 블록(sub-block)들을 포함하는 형태를 가진다고 가정할 수 있다. 또한, 상기 서브 블록은 적어도 1개의 블록을 포함한다.
첫 번째로, 상기 모 패리티 검사 행렬에 대해서 설명하면 다음과 같다.
먼저, 상기 모 패리티 검사 행렬은 6개의 서브 블록들을 포함하며, 상기 6개의 서브 블록들은 서브 블록 A(111)와, 서브 블록 C(113)와, 서브 블록 B(121)와, 서브 블록 D(123)와, 서브 블록 T(131)와, 서브 블록 E(133)이다. 상기 서브 블록 A(111)와 서브 블록 C(113)는 상기 정보 파트(s)에 대응되며, 상기 서브 블록 A(111)와 서브 블록 C(113) 각각에는 행렬 A와 행렬 C가 대응된다. 상기 서브 블록 B(121)와 서브 블록 D(123)는 상기 제1패리티 파트(p1)에 대응되며, 상기 서브 블록 B(121)와 서브 블록 D(123) 각각에는 행렬 B와 행렬 D가 대응된다. 상기 서브 블록 T(131)와 서브 블록 E(133)는 상기 제2패리티 파트(p2)에 대응되며, 상기 서브 블록 T(131)와 서브 블록 E(133) 각각에는 행렬 T와 행렬 E가 대응된다.
두 번째로, 상기 자 패리티 검사 행렬에 대해서 설명하면 다음과 같다.
먼저, 상기 자 패리티 검사 행렬은 12개의 서브 블록들을 포함하며, 상기 12개의 서브 블록들은 상기 모 패리티 검사 행렬이 포함하는 6개의 서브 블록들과, 서브 블록 F(115)와, 서브 블록 O(125)와, 서브 블록 0(135)와, 서브 블록 0(141)와, 서브 블록 0(143)와, 서브 블록 I(145)이다. 상기 서브 블록 A(111)와, 서브 블록 C(113) 및 서브 블록 F(115)는 상기 정보 파트(s)에 대응되며, 상기 서브 블록 F(115)에는 행렬 F가 대응된다. 상기 서브 블록 B(121)와, 서브 블록 D(123) 및 서브 블록 0(125)는 상기 제1패리티 파트(p1)에 대응되며, 상기 서브 블록 0(125)에는 행렬 0이 대응된다. 여기서, 상기 행렬 0는 모든 엘리먼트(element)들이 0인 행렬을 나타낸다. 상기 서브 블록 T(131)와, 서브 블록 E(133) 및 서브 블록 0(135)는 상기 제2패리티 파트(p2)에 대응되며, 상기 서브 블록 0(135)에는 행렬 0이 대응된다. 상기 서브 블록 0(141)와, 서브 블록 0(143) 및 서브 블록 I(145)는 상기 제3패리티 파트(p3)에 대응되며, 상기 서브 블록 0(141)와 서브 블록 0(143)에는 행렬 0이 대응되며, 상기 서브 블록 I(145)에는 행렬 I가 대응된다. 여기서, 상기 행렬 I는 항등 행렬(identity matrix)를 나타낸다.
상기에서 설명한 바와 같이 상기 자 패리티 검사 행렬은 상기 모 패리티 검사 행렬이 포함하는 모든 서브 블록들과 추가적인 서브 블록들을 포함한다. 따라서, 상기 자 패리티 검사 행렬은 상기 모 패리티 검사 행렬이 확장된 형태를 가진다.
따라서, 상기 모 패리티 검사 행렬을 사용하여 모 부호어 벡터를 생성할 수 있고, 상기 자 패리티 검사 행렬을 사용하여 상기 모 부호어 벡터의 부호화율 미만의 부호화율을 가지는 자 부호어 벡터를 생성할 수 있음을 알 수 있다.
그런데, 이와는 반대로 모 부호어 벡터의 부호화율을 초과하는 부호화율을 가지는 자 부호어 벡터를 생성해야만 하는 경우가 발생할 수 있다. 이 경우에는, 상기 모 부호어 벡터가 포함하는 패리티 벡터에서 적어도 1개의 패리티 비트를 천공하여 상기 모 부호어 벡터의 부호화율을 초과하는 부호화율을 가지는 자 부호어 벡터를 생성할 수 있다.
결과적으로, 상기 자 패리티 검사 행렬만을 가지고 모 부호어 벡터와, 상기 모 부호어 벡터의 부호화율 미만의 부호화율을 가지는 자 부호어 벡터와, 상기 모 부호어 벡터의 부호화율을 초과하는 부호화율을 가지는 자 부호어 벡터를 모두 생성할 수 있게 되는 것이다.
한편, 상기에서 설명한 바와 같이 상기 서브 블록들 각각은 적어도 1개의 블록을 포함하므로, 상기 자 패리티 검사 행렬은 다수개의 블록들을 포함한다. 그러면 여기서 도 2와, 도 3a 내지 도 3l을 참조하여 모 부호어 벡터의 부호화율이 2/3 이고, 자 부호어 벡터의 부호화율이 1/3일 경우의 자 패리티 검사 행렬에 대해서 설명하기로 한다.
상기 도 2는 본 발명의 실시예에 따른 모 부호어 벡터의 부호화율이 2/3이고, 자 부호어 벡터의 부호화율이 1/3일 경우의 자 패리티 검사 행렬을 도시한 도면이다.
상기 도 2를 설명하기에 앞서, 상기 블록 LDPC 부호의 패리티 검사 행렬은 상기에서 설명한 바와 같이 다수의 블록들을 포함한다. 상기 모 부호어 벡터의 부호화율이 2/3이라고 가정하였으므로, 상기 부호화율 2/3에 해당하는 모 패리티 검사 행렬은 32개의 블록 열들과 16개의 블록 행들을 포함하는 정보 파트(s)와, 1개의 블록 열과 16개의 블록 행들을 포함하는 제1패리티 파트(p1)와, 15개의 블록 열들과 16개의 블록 행들을 포함하는 제2패리티 파트(p2)를 포함한다. 즉, 상기 모 패리티 검사 행렬의 정보 파트(s)는 행렬 A(211)와, 행렬 C(213)를 포함하며, 제1패리티 파트(p1)는 행렬 B(221)와 행렬 D(223)를 포함하며, 상기 제2패리티 파트(p2)는 행렬 T(231)와 행렬 E(233)를 포함한다.
또한, 상기 자 부호어 벡터의 부호화율이 1/3이라고 가정하였으므로, 상기 부호화율 1/3에 해당하는 자 패리티 검사 행렬은 32개의 블록 열들과 64개의 블록 행들을 포함하는 정보 파트(s)와, 1개의 블록 열과 64개의 블록 행들을 포함하는 제1패리티 파트(p1)와, 15개의 블록 열들과 64개의 블록 행들을 포함하는 제2패리티 파트(p2)와, 48개의 블록 열들과 64개의 블록 행들을 포함하는 제3패리티 파트(p3)를 포함한다. 즉, 상기 자 패리티 검사 행렬의 정보 파트(s)는 행렬 A(211)와, 행렬 C(213)와, 행렬 F(215)를 포함하며, 제1패리티 파트(p1)는 행렬 B(221)와, 행렬 D(223)와 행렬 0(225)를 포함하며, 상기 제2패리티 파트(p2)는 행렬 T(231)와, 행렬 E(233)와, 행렬 0(235)를 포함하며, 상기 제3패리티 파트(p3)는 행렬(241)와, 행렬(243)와, 행렬 I(245)를 포함한다.
그러면 여기서 도 3a 내지 도 3l를 참조하여상기 행렬 A(211)와, 행렬 C(213)와, 행렬 F(215)와, 행렬 B(221)와, 행렬 D(223)와, 행렬 0(225)와, 행렬 T(231)와, 행렬 E(233)와, 행렬(235)와, 행렬 0(241)와, 행렬0(243)와, 행렬 I(245)의 구조에 대해서 설명하기로 한다.
상기 도 3a 내지 도 3l은 도 2의 각 서브 블록에 대응되는 행렬을 도시한 도면이다.
상기 도 3a 내지 도 3l을 설명하기에 앞서, 상기 도 3a 내지 도 3l에 도시되어 있는 행렬내 블록에 기재되어 있는 숫자는 해당 블록에 대응되는 순열 행렬의 지수를 나타낸다. 여기서, 상기 지수라 함은 상기 순열 행렬을 지수가 포함된 Pa라고 표현한다고 가정할 경우, a = 0일 경우에는 해당 순열 행렬, 즉 P0이 항등 행렬임을 나타내고, 이런 식으로 a의 값이 증가해나감에 따라 순열 행렬이 항등 행렬 구조에서 오른쪽으로 쉬프트된 형태의 구조를 가지게 됨을 나타낸다. 또한, 상기 도 3a 내지 도 3l에 도시되어 있는 행렬내 블록에 어떤 숫자도 기재되어 있지 않을 경우 해당 블록에는 0 행렬이 대응됨을 나타낸다.
상기 도 3a에는 행렬 A(211)가 도시되어 있으며, 상기 행렬 A(211)는 32개의 블록 열들과 15개의 블록 행들을 포함하며, 해당하는 블록들에 도시한 바와 같이 순열 행렬 혹은 0 행렬이 대응된다.
상기 도 3b에는 행렬 C(213)가 도시되어 있으며, 상기 행렬 C(213)는 32개의 블록 열들과 1개의 블록 행을 포함하며, 해당하는 블록들에 도시한 바와 같이 순열 행렬 혹은 0 행렬이 대응된다.
상기 도 3c에는 행렬 F(215)가 도시되어 있으며, 상기 행렬 F(215)는 32개의 블록 열들과 48개의 블록 행들을 포함하며, 해당하는 블록들에 도시한 바와 같이 순열 행렬 혹은 0 행렬이 대응된다.
상기 도 3d에는 행렬 B(221)가 도시되어 있으며, 상기 행렬 B(221)는 1개의 블록 열과 16개의 블록 행들을 포함하며, 해당하는 블록들에 도시한 바와 같이 순열 행렬 혹은 0 행렬이 대응된다.
상기 도 3e에는 행렬 D(223)가 도시되어 있으며, 상기 행렬 D(223)는 1개의 블록 열과 1개의 블록 행을 포함하며, 해당하는 블록에 도시한 바와 같이 순열 행렬이 대응된다.
상기 도 3f에는 행렬 0(225)가 도시되어 있으며, 상기 행렬 0(225)는 1개의 블록 열과 48개의 블록 행들을 포함하며, 해당하는 블록에 도시한 바와 같이 0 행렬이 대응된다.
상기 도 3g에는 행렬 T(231)가 도시되어 있으며, 상기 행렬 T(231)는 15개의 블록 열들과 15개의 블록 행들을 포함하며, 해당하는 블록에 도시한 바와 같이 순열 행렬 혹은 0 행렬이 대응된다.
상기 도 3h에는 행렬 E(233)가 도시되어 있으며, 상기 행렬 E(233)는 15개의 블록 열들과 1개의 블록 행을 포함하며, 해당하는 블록에 도시한 바와 같이 순열 행렬 혹은 0 행렬이 대응된다.
상기 도 3i에는 행렬 0(235)이 도시되어 있으며, 상기 행렬 0(235)은 15개의 블록 열들과 48개의 블록 행들을 포함하며, 해당하는 블록에 도시한 바와 같이 0 행렬이 대응된다.
상기 도 3j에는 행렬 0(241)이 도시되어 있으며, 상기 행렬 0(241)은 48개의 블록 열들과 15개의 블록 행들을 포함하며, 해당하는 블록에 도시한 바와 같이 0 행렬이 대응된다.
상기 도 3k에는 행렬 0(243)이 도시되어 있으며, 상기 행렬 0(243)은 48개의 블록 열들과 1개의 블록 행을 포함하며, 해당하는 블록에 도시한 바와 같이 0 행렬이 대응된다.
상기 도 3l에는 행렬 I(245)가 도시되어 있으며, 상기 행렬 I(245)는 48개의 블록 열들과 48개의 블록 행을 포함하며, 해당하는 블록에 도시한 바와 같이 순열 행렬 혹은 0 행렬이 대응된다.
다음으로 도 4와, 도 5a 내지 도 5l을 참조하여 모 부호어 벡터의 부호화율이 1/2이고, 자 부호어 벡터의 부호화율이 1/4일 경우의 자 패리티 검사 행렬에 대 해서 설명하기로 한다.
상기 도 4는 본 발명의 실시예에 따른 모 부호어 벡터의 부호화율이 1/2이고, 자 부호어 벡터의 부호화율이 1/4일 경우의 자 패리티 검사 행렬을 도시한 도면이다.
상기 도 4를 설명하기에 앞서, 상기 블록 LDPC 부호의 패리티 검사 행렬은 상기에서 설명한 바와 같이 다수의 블록들을 포함한다. 상기 모 부호어 벡터의 부호화율이 1/2이라고 가정하였으므로, 상기 부호화율 1/2에 해당하는 모 패리티 검사 행렬은 24개의 블록 열들과 24개의 블록 행들을 포함하는 정보 파트(s)와, 1개의 블록 열과 24개의 블록 행들을 포함하는 제1패리티 파트(p1)와, 23개의 블록 열들과 24개의 블록 행들을 포함하는 제2패리티 파트(p2)를 포함한다. 즉, 상기 모 패리티 검사 행렬의 정보 파트(s)는 행렬 A(411)와, 행렬 C(413)를 포함하며, 제1패리티 파트(p1)는 행렬 B(421)와 행렬 D(423)를 포함하며, 상기 제2패리티 파트(p2)는 행렬 T(431)와 행렬 E(433)를 포함한다.
또한, 상기 자 부호어 벡터의 부호화율이 1/4이라고 가정하였으므로, 상기 부호화율 1/4에 해당하는 자 패리티 검사 행렬은 24개의 블록 열들과 724개의 블록 행들을 포함하는 정보 파트(s)와, 1개의 블록 열과 72개의 블록 행들을 포함하는 제1패리티 파트(p1)와, 23개의 블록 열들과 72개의 블록 행들을 포함하는 제2패리티 파트(p2)와, 48개의 블록 열들과 72개의 블록 행들을 포함하는 제3패리티 파트(p3) 를 포함한다. 즉, 상기 자 패리티 검사 행렬의 정보 파트(s)는 행렬 A(411)와, 행렬 C(413)와, 행렬 F(415)를 포함하며, 제1패리티 파트(p1)는 행렬 B(421)와, 행렬 D(423)와 행렬 0(425)를 포함하며, 상기 제2패리티 파트(p2)는 행렬 T(431)와, 행렬 E(433)와, 행렬 0(435)를 포함하며, 상기 제3패리티 파트(p3)는 행렬(441)와, 행렬(443)와, 행렬 I(445)를 포함한다.
그러면 여기서 도 5a 내지 도 5l를 참조하여상기 행렬 A(411)와, 행렬 C(413)와, 행렬 F(415)와, 행렬 B(421)와, 행렬 D(423)와, 행렬 0(425)와, 행렬 T(431)와, 행렬 E(433)와, 행렬(435)와, 행렬 0(441)와, 행렬0(443)와, 행렬 I(445)의 구조에 대해서 설명하기로 한다.
상기 도 5a 내지 도 5l은 도 4의 각 서브 블록에 대응되는 행렬을 도시한 도면이다.
상기 도 5a 내지 도 5l을 설명하기에 앞서, 상기 도 5a 내지 도 5l에 도시되어 있는 행렬내 블록에 기재되어 있는 숫자는 해당 블록에 대응되는 순열 행렬의 지수를 나타낸다. 또한, 상기 도 5a 내지 도 5l에 도시되어 있는 행렬내 블록에 어떤 숫자도 기재되어 있지 않을 경우 해당 블록에는 0 행렬이 대응됨을 나타낸다.
상기 도 5a에는 행렬 A(411)가 도시되어 있으며, 상기 행렬 A(411)는 24개의 블록 열들과 23개의 블록 행들을 포함하며, 해당하는 블록들에 도시한 바와 같이 순열 행렬 혹은 0 행렬이 대응된다.
상기 도 5b에는 행렬 C(413)가 도시되어 있으며, 상기 행렬 C(413)는 24개의 블록 열들과 1개의 블록 행을 포함하며, 해당하는 블록들에 도시한 바와 같이 순열 행렬 혹은 0 행렬이 대응된다.
상기 도 5c에는 행렬 F(415)가 도시되어 있으며, 상기 행렬 F(415)는 24개의 블록 열들과 48개의 블록 행들을 포함하며, 해당하는 블록들에 도시한 바와 같이 순열 행렬 혹은 0 행렬이 대응된다.
상기 도 5d에는 행렬 B(421)가 도시되어 있으며, 상기 행렬 B(421)는 1개의 블록 열과 23개의 블록 행들을 포함하며, 해당하는 블록들에 도시한 바와 같이 순열 행렬 혹은 0 행렬이 대응된다.
상기 도 5e에는 행렬 D(423)가 도시되어 있으며, 상기 행렬 D(423)는 1개의 블록 열과 1개의 블록 행을 포함하며, 해당하는 블록에 도시한 바와 같이 순열 행렬이 대응된다.
상기 도 5f에는 행렬 0(425)가 도시되어 있으며, 상기 행렬 0(425)는 1개의 블록 열과 48개의 블록 행들을 포함하며, 해당하는 블록에 도시한 바와 같이 0 행렬이 대응된다.
상기 도 5g에는 행렬 T(431)가 도시되어 있으며, 상기 행렬 T(431)는 23개의 블록 열들과 23개의 블록 행들을 포함하며, 해당하는 블록에 도시한 바와 같이 순열 행렬 혹은 0 행렬이 대응된다.
상기 도 5h에는 행렬 E(433)가 도시되어 있으며, 상기 행렬 E(433)는 23개의 블록 열들과 1개의 블록 행을 포함하며, 해당하는 블록에 도시한 바와 같이 순열 행렬 혹은 0 행렬이 대응된다.
상기 도 5i에는 행렬 0(435)이 도시되어 있으며, 상기 행렬 0(435)은 23개의 블록 열들과 48개의 블록 행들을 포함하며, 해당하는 블록에 도시한 바와 같이 0 행렬이 대응된다.
상기 도 5j에는 행렬 0(441)이 도시되어 있으며, 상기 행렬 0(441)은 48개의 블록 열들과 23개의 블록 행들을 포함하며, 해당하는 블록에 도시한 바와 같이 0 행렬이 대응된다.
상기 도 5k에는 행렬 0(443)이 도시되어 있으며, 상기 행렬 0(443)은 48개의 블록 열들과 1개의 블록 행을 포함하며, 해당하는 블록에 도시한 바와 같이 0 행렬이 대응된다.
상기 도 5l에는 행렬 I(445)가 도시되어 있으며, 상기 행렬 I(445)는 48개의 블록 열들과 48개의 블록 행을 포함하며, 해당하는 블록에 도시한 바와 같이 순열 행렬 혹은 0 행렬이 대응된다.
다음으로 도 6을 참조하여 본 발명의 실시예에 따른 블록 LDPC 부호를 사용하는 통신 시스템에서 다양한 부호화율들을 지원하여 신호를 송신하는 장치의 구조에 대해서 설명하기로 한다.
상기 도 6은 본 발명의 실시예에 따른 블록 LDPC 부호를 사용하는 통신 시스템에서 다양한 부호화율들을 지원하여 신호를 송신하는 장치의 구조를 개략적으로 도시한 도면이다.
상기 도 6을 참조하면, 신호 송신 장치는 부호화기(encoder)(611)와, 변조기(modulator)(613)와, 송신기(615)를 포함한다.
먼저, 상기 신호 송신 장치에서 송신하고자 하는 정보 벡터가 발생되면, 상기 정보 벡터는 상기 부호화기(611)로 전달된다. 상기 부호화기(611)는 상기 정보 벡터를 미리 설정되어 있는 부호화 방식으로 부호화하여 최종 부호어 벡터로 생성한 후 상기 변조기(613)로 출력한다. 여기서, 상기 부호화 방식은 상기에서 설명한 바와 같이 다양한 부호화율들을 지원하는 LDPC 부호화 방식이며, 상기 부호화기(611) 내부 구조는 하기에서 도 8을 참조하여 구체적으로 설명할 것이므로 그 상세한 설명을 생략하기로 한다.
상기 변조기(613)는 상기 부호어 벡터를 미리 설정되어 있는 변조 방식으로 변조하여 변조 벡터으로 생성하여 상기 송신기(615)로 출력한다. 상기 송신기(615)는 상기 변조기(613)에서 출력한 변조 벡터를 입력하여 송신 신호 처리한 후 안테나를 통해 신호 수신 장치로 송신한다.
다음으로 도 7을 참조하여 본 발명의 실시예에 따른 블록 LDPC 부호를 사용하는 통신 시스템에서 다양한 부호화율들을 지원하여 송신한 신호를 수신하는 장치의 구조에 대해서 설명하기로 한다.
상기 도 7은 본 발명의 실시예에 따른 블록 LDPC 부호를 사용하는 통신 시스템에서 다양한 부호화율들을 지원하여 송신한 신호를 수신하는 장치의 구조를 개략적으로 도시한 도면이다.
상기 도 7을 참조하면, 신호 수신 장치는 수신기(711)와, 복조기(de-modulator)(713)와, 복호기(decoder)(715)를 포함한다. 상기 신호 수신 장치에 대응하는 신호 송신 장치에서 송신한 신호는 상기 신호 수신 장치의 안테나를 통해 수신되고, 상기 안테나를 통해 수신된 신호는 상기 수신기(711)로 전달된다. 상기 수신기(711)는 상기 안테나를 통해 수신된 신호를 수신 신호 처리한 후 상기 복조기(653)로 출력한다. 상기 복조기(653)는 상기 수신기(651)에서 출력한 신호를 입력하여 상기 신호 송신 장치의 변조기, 즉 변조기(613)에서 적용한 변조 방식에 상응하는 복조 방식으로 복조한 후 상기 복호기(715)로 출력한다. 상기 복호기(715)는 상기 복조기(713)에서 출력한 신호를 입력하여 상기 신호 송신 장치의 부호화기, 즉 부호화기(611)에서 적용한 부호화 방식에 상응하는 복호 방식으로 복호한 후 그 복호한 신호를 최종적으로 복원된 정보 벡터로 출력한다. 여기서, 상기 복호 방식은 상기 부호화 방식에 상응하는 복호 방식이며, 상기 복호기(715) 내부 구조는 하기에서 도 9를 참조하여 구체적으로 설명할 것이므로 그 상세한 설명을 생략하기로 한다.
다음으로 도 8을 참조하여 도 6의 부호화기(611) 내부 구조에 대해서 설명하기로 한다.
상기 도 8은 도 6의 부호화기(611) 내부 구조를 도시한 블록도이다.
상기 도 8을 참조하면, 상기 부호화기(611)는 천공기(811)와, 행렬 A 곱셈기(813)와, 행렬 C 곱셈기(815)와, 스위치(switch)(817)와, 행렬 ET-1 곱셈기(819)와, 배타적 논리합 연산기(821)와, 행렬 B 곱셈기(823)와, 배타적 논리합 연산기(825)와, 행렬 ET-1 곱셈기(827)와, 행렬 F 곱셈기(831)와, 조립기(833) 및 제어기(도시하지 않음)를 포함한다.
먼저, 상기 제어기의 동작에 대해서 설명하면 다음과 같다.
상기 제어기는 상기 제어기 자신이 포함하는 내부 메모리(도시하지 않음) 등에 모 패리티 검사 행렬이 확장된 형태인 자 패리티 검사 행렬을 저장하고 있다. 상기 제어기는 상기 신호 송신 장치에서 지원하는 부호화율에 상응하게 모 패리티 검사 행렬을 사용하여 최종 부호어 벡터를 생성하거나, 혹은 자 패리티 검사 행렬을 사용하여 최종 부호어 벡터를 생성하거나, 혹은 상기 모 패리티 검사 행렬을 사용하여 생성한 부호어 벡터를 천공하여 최종 부호어 벡터를 생성하도록 제어한다. 즉, 상기 제어기는 상기 신호 송신 장치에서 지원하는 부호화율에 상응하게 상기 부호화기(611) 전체의 동작을 제어하며, 상기 제어기의 제어 동작에 따른 상기 부호화기(611)의 동작에 대해서 구체적으로 설명하면 다음과 같다.
먼저, 부호화하고자 하는 정보 벡터가 입력되면, 상기 제어기는 상기 신호 송신 장치에서 지원하는 부호화율을 결정하고, 상기 결정한 부호화율에 상응하게 상기 부호화기(611)의 동작을 제어하게 된다. 그러면 첫 번째로, 상기 결정한 부호화율이 모 패리티 검사 행렬이 지원하는 부호화율(이하, '모 부호화율'이라 칭하기로 한다)과 동일할 경우의 상기 부호화기(611) 동작에 대해서 설명하면 다음과 같다. 여기서, 상기 결정한 부호화율이 상기 모 부호화율과 동일하다는 것은 상기 부호화기(611)가 상기 모 패리티 검사 행렬을 사용하여 최종 부호어 벡터를 생성한다는 것을 나타낸다.
먼저, 상기 입력된 정보 벡터는 조립기(833)와, 행렬 A 곱셈기(813)와, 행렬 C 곱셈기(815) 및 스위치(817)로 전달된다. 상기 행렬 A 곱셈기(813)는 상기 정보 벡터와 행렬 A를 곱셈한 후 상기 행렬 ET-1 곱셈기(819)와 배타적 논리합 연산기(825)로 출력한다. 상기 행렬 ET-1 곱셈기(819)는 상기 행렬 A 곱셈기(813)에서 출력한 신호와 행렬 ET-1를 곱셈한 후 상기 배타적 논리합 연산기(821)로 출력한다. 상기 행렬 C 곱셈기(815)는 상기 정보 벡터와 행렬 C를 곱셈한 후 상기 배타적 논리합 연산기(821)로 출력한다. 상기 배타적 논리합 연산기(821)는 상기 행렬 ET-1 곱셈기(819)에서 출력한 신호와 상기 행렬 C 곱셈기(815)에서 출력한 신호를 배타적 논리합 연산한 후 상기 행렬 B 곱셈기(823)와 상기 천공기(811)로 출력한다. 여기서, 상기 배타적 논리합 연산기(821)에서 출력한 신호가 제1패리티 벡터가 되는 것이다.
상기 행렬 B 곱셈기(823)는 상기 배타적 논리합 연산기(821)에서 출력한 신호와 행렬 B를 곱셈한 후 상기 배타적 논리합 연산기(825)로 출력한다. 상기 배타적 논리합 연산기(825)는 상기 행렬 A 곱셈기(813)에서 출력한 신호와 상기 행렬 B 곱셈기(823)에서 출력한 신호를 배타적 논리합 연산한 후 상기 행렬 ET-1 곱셈기(827)로 출력한다. 상기 행렬 ET-1 곱셈기(827)는 상기 배타적 논리합 연산기(825)에서 출력한 신호와 행렬 ET-1를 곱셈한 후 상기 천공기(811)로 출력한다. 여기서, 상기 행렬 ET-1 곱셈기(827)에서 출력하는 신호가 제2패리티 벡터가 되는 것이다.
상기 스위치(817)는 상기 제어기의 제어에 따라 스위칭 동작을 수행하며, 상기 제어기는 제3패리티 벡터를 생성할 필요가 있을 경우에만, 즉 자 패리티 검사 행렬을 사용하여 최종 부호어 벡터를 생성할 필요가 있을 경우에만 상기 스위치(817)를 스위칭 온(switching on)시켜 상기 정보 벡터가 상기 행렬 F 곱셈기(831)로 입력되도록 제어한다. 그런데, 상기 신호 송신 장치에서 지원하는 부호화율이 모 부호화율이므로 상기 제어기는 상기 스위치(817)를 스위치 오프(switching off)시킨다.
상기 천공기(811) 역시 상기 제어기의 제어에 따라 천공 동작을 수행하는데, 상기 신호 송신 장치에서 지원하는 부호화율이 모 부호화율이므로 상기 제어기는 상기 천공기(811)가 천공 동작을 수행하지 않고 상기 제1패리티 벡터 및 제2패리티 벡터를 상기 조립기(833)로 그대로 출력하도록 제어한다. 상기 조립기(822)는 상기 제어기의 제어에 따라 정보 벡터와, 제1패리티 벡터 및 제2패리티 벡터를 조립하여 최종 부호어 벡터로 생성한 후 출력한다.
두 번째로, 상기 결정한 부호화율이 자 패리티 검사 행렬이 지원하는 부호화율(이하, '자 부호화율'이라 칭하기로 한다)과 동일할 경우의 상기 부호화기(611) 동작에 대해서 설명하면 다음과 같다. 여기서, 상기 결정한 부호화율이 상기 자 부호화율과 동일하다는 것은 상기 부호화기(611)가 상기 자 패리티 검사 행렬을 사용하여 최종 부호어 벡터를 생성한다는 것을 나타낸다.
상기 자 패리티 검사 행렬을 사용하여 최종 부호어 벡터를 생성할 경우의 부호화기(611)의 동작은 상기 모 패리티 검사 행렬을 사용하여 최종 부호어 벡터를 생성할 경우의 부호화기(611) 동작과 비교하여 제3패리티 벡터를 추가적으로 생성하여 최종 부호어 벡터를 생성한다는 면에서만 상이하다. 즉, 상기 자 부호화율을 지원하기 때문에 상기 제어기는 상기 스위치(817)를 스위칭 온시켜 상기 정보 벡터가 상기 행렬 F 곱셈기(831)로 전달되도록 제어한다. 그러면, 상기 행렬 F 곱셈기(831)는 상기 스위치(817)에서 전달되는 정보 벡터와 행렬 F를 곱셈한 후 상기 조립기(811)로 출력한다. 여기서, 상기 행렬 F 곱셈기(831)에서 출력하는 신호가 상기 제3패리티 벡터가 되는 것이다. 상기 조립기(822)는 상기 제어기의 제어에 따라 정보 벡터와, 제1패리티 벡터 및 제2패리티 벡터를 조립하여 최종 부호어 벡터로 생성한 후 출력한다.
세 번째로, 상기 결정한 부호화율이 모 부호화율을 초과하는 부호화율(이하, '초과 부호화율'이라 칭하기로 한다)일 경우의 상기 부호화기(611) 동작에 대해서 설명하면 다음과 같다. 여기서, 상기 결정한 부호화율이 상기 초과 부호화율이라는 것은 상기 부호화기(611)가 상기 모 패리티 검사 행렬을 사용하여 부호어 벡터를 생성한 후, 상기 생성한 부호어 벡터를 천공하여 최종 부호어 벡터를 생성한다는 것을 나타낸다. 이 경우의 부호화기(611)의 동작은 상기 모 패리티 검사 행렬을 사용하여 최종 부호어 벡터를 생성할 경우의 부호화기(611) 동작과 비교하여 제1패리티 벡터와 제2패리티 벡터중 상기 초과 부호화율에 상응하게 해당 패리티 비트를 천공하여 최종 부호어 벡터를 생성한다는 면에서만 상이하다. 즉, 상기 초과 부호화율을 지원하기 때문에 상기 제어기는 상기 천공기(811)가 상기 제1패리티 벡터와 제2패리티 벡터중 상기 초과 부호화율에 상응하게 해당 패리티 비트를 천공하도록 제어한다. 따라서, 상기 천공기(811)는 상기 제어기의 제어에 따라 상기 제1패리티 벡터와 제2패리티 벡터중 상기 초과 부호화율에 상응하게 해당 패리티 비트를 천공한 후 상기 조립기(833)로 출력한다. 상기 조립기(833)는 상기 정보 벡터와 상기 천공기(833)에서 출력한 신호를 조립하여 최종 부호어 벡터로 생성한 후 출력한다.
상기 도 8에서는 상기 제어기가 그 부호화율에 상응하게 각 벡터, 즉 상기 정보 벡터와, 제1패리티 벡터와, 제2패리티 벡터 및 제3패리티 벡터를 병렬적으로 생성한 후 조립하여 최종 부호어 벡터를 생성하도록 제어하는 경우를 일 예로 하여 설명하였으나, 상기 제어기가 그 부호화율에 상응하게 각 벡터중 해당하는 벡터만을 순차적으로 생성하여 최종 부호어 벡터를 생성하도록 제어할 수도 있음은 물론이다. 또한, 상기 도 8에서는 상기 제어기가 정보 벡터가 입력될 때 상기 신호 송신 장치에서 사용할 부호화율을 결정하는 경우를 일 예로 하였으나, 미리 결정된 부호화율에 상응하게 상기 도 8에서 설명한 부호화 동작을 수행하도록 제어할 수 있음은 물론이다.
한편, 상기 LDPC 부호 계열의 모든 부호들은 이분(bipartite, 이하 'bipartite'라 칭하기로 한다) 그래프 상에서 합곱 알고리즘(sum-product algorithm)으로 복호가 가능하다. 상기 LDPC 부호의 복호 방식은 크게 양방향 전달 방식과 흐름 전달 방식으로 분류할 수 있다. 상기 양방향 전달 방식으로 복호 동작을 수행할 경우에는 검사 노드(check node) 당 노드 프로세서(processor)가 각각 존재하여 복호기의 복잡도가 상기 검사 노드들의 개수에 비례하여 복잡해지지만, 모든 노드들이 동시에 업데이트되므로 복호 속도가 굉장히 빨라진다.
이와는 달리 상기 흐름 전달 방식은 한 개의 노드 프로세서가 존재하여 모든 bipartite 그래프 상의 노드를 지나가며 정보를 업데이트하게 된다. 따라서, 복호기의 복잡도는 간단해지지만 패리티 검사 행렬의 크기가 커질수록 즉, 노드들의 개수가 증가할수록 복호 속도가 느려지게 된다. 하지만 본 발명에서 제안하는 가변 부호화율을 지원하는 블록 LDPC 부호와 같이 블록 단위로 패리티 검사 행렬을 생성하게 되면, 복호시 상기 패리티 검사 행렬을 구성하고 있는 블록들의 개수만큼의 노드 프로세서를 이용하므로 상기 양방향 전달 방식보다는 복호기 복잡도가 감소되며, 또한 상기 흐름 전달 방식보다는 복호 속도가 빠른 복호기를 구현할 수 있다.
다음으로 도 9를 참조하여 도 7의 복호기(715) 내부 구조에 대해서 설명하기로 한다.
상기 도 9는 도 7의 복호기(715) 내부 구조를 도시한 블록도이다.
상기 도 9를 참조하면, 상기 복호기(715)는 부호어 선택기(911)와, 변수 노드 복호기(913)와, 스위치(915)와, 배타적 논리합 연산기(917)와, 디인터리버(de-interleaver)(919)와, 인터리버(interleaver)(921)와, 제어기(923)와, 메모리(memory)(925)와, 배타적 논리합 연산기(927)와, 검사 노드 복호기(929)와, 경판정기(931)를 포함한다.
먼저, 복조기, 즉 도 7의 복조기(713)에서 출력한 신호는 상기 부호어 선택기(911)로 전달되며, 상기 부호어 선택기(911)는 상기 복조기(713)에서 출력한 신호를 입력하여 신호 송신 장치에서 사용한 부호화율에 상응하게 부호어를 선택한다. 여기서, 상기 부호어 선택기(911)는 상기 신호 송신 장치에서 초과 부호화율을 사용하였을 경우, 그 천공된 패리티 비트에 해당하는 비트에 0을 삽입한 후 상기 변수 노드 복호기(913)로 출력한다. 또한, 상기 부호어 선택기(911)는 상기 신호 송신 장치와 상기 신호 수신 장치간에 미리 규약된 자 패리티 검사 행렬을 미리 저장하고 있으며, 또한 상기 신호 송신 장치에서 사용한 초과 부호화율에 상응하는 패리티 비트들의 천공 정보 등을 미리 저장하고 있다. 여기서, 상기 부호어 선택기(911)는 상기 해당 부호화율에 따라 천공되는 패리티 비트들의 개수 뿐만 아니라 그 위치 정보까지도 미리 저장하고 있다.
상기 변수 노드 복호기(913)는 상기 부호어 선택기(911)에서 출력한 신호를 입력하여 그 확률값들을 계산하고, 상기 계산된 확률값들을 업데이트한 후 상기 스위치(915) 및 상기 배타적 논리합 연산기(917)로 출력한다. 여기서, 상기 변수 노드 복호기(913)는 상기 복호기(715)에 미리 설정되어 있는 패리티 검사 행렬에 상응하게 변수 노드들을 연결하며, 상기 변수 노드들에 연결된 1의 개수만큼의 입력값과 출력값을 갖는 업데이트 연산이 수행된다. 여기서, 상기 복호기(715)는 모 패리티 검사 행렬 혹은 자 패리티 검사 행렬을 사용하므로, 상기 변수 노드 복호기(913)는 상기 모 패리티 검사 행렬 혹은 자 패리티 검사 행렬에 상응하게 변수 노드들을 연결한다. 상기 변수 노드들 각각에 연결된 1의 개수는 상기 패리티 검사 행렬을 구성하는 열들 각각의 웨이트와 동일하다. 따라서, 상기 패리티 검사 행렬을 구성하는 열들 각각의 웨이트에 따라 상기 변수 노드 복호기(913)의 내부 연산이 상이하게 된다.
상기 배타적 논리합 연산기(917)는 상기 변수 노드 복호기(913)에서 출력한 신호와 이전 반복 복호(iteration decoding) 과정에서의 상기 인터리버(921)의 출력 신호를 입력하고, 상기 변수 노드 복호기(913)에서 출력한 신호에서 이전 반복 복호 과정에서의 상기 인터리버(921)의 출력 신호를 감산한 후 상기 디인터리버(919)로 출력한다. 여기서, 상기 복호 과정이 최초의 복호 과정일 경우, 상기 인터리버(921)의 출력 신호는 0이라고 간주해야함은 물론이다.
상기 디인터리버(919)는 상기 배타적 논리합 연산기(917)에서 출력한 신호를 입력하여 미리 설정되어 있는 디인터리빙 방식에 상응하게 디인터리빙(de-interleaving)한 후 상기 배타적 논리합 연산기(927)와 검사 노드 복호기(929)로 출력한다. 여기서, 상기 디인터리버(927)의 내부 구조는 상기 패리티 검사 행렬에 상응하는 구조를 가지며, 그 이유는 상기 패리티 검사 행렬의 1의 값을 가지는 엘리먼트들의 위치에 따라 상기 디인터리버(927)에 대응하는 인터리버(921)의 입력값에 대한 출력값이 상이해지기 때문이다.
상기 배타적 논리합 연산기(927)는 이전 반복 복호 과정에서의 상기 검사 노드 복호기(929)의 출력 신호와 상기 디인터리버(919)의 출력 신호를 입력하고, 상기 이전 반복 복호 과정에서의 상기 검사 노드 복호기(929)의 출력 신호에서 상기 디인터리버(919)의 출력 신호를 감산한 후 상기 인터리버(921)로 출력한다. 상기 검사 노드 복호기(929)는 상기 복호기(715)에 미리 설정되어 있는 패리티 검사 행렬에 상응하게 검사 노드들을 연결하며, 상기 검사 노드들에 연결된 1의 개수만큼의 입력값과 출력값을 갖는 업데이트 연산이 수행된다. 여기서, 상기 복호기(715)는 모 패리티 검사 행렬 혹은 자 패리티 검사 행렬을 사용하므로, 상기 검사 노드 복호기(929)는 상기 모 패리티 검사 행렬 혹은 자 패리티 검사 행렬에 상응하게 변수 노드들을 연결한다. 상기 검사 노드들 각각에 연결된 1의 개수는 상기 패리티 검사 행렬을 구성하는 행들 각각의 웨이트와 동일하다. 따라서, 상기 패리티 검사 행렬을 구성하는 행들 각각의 웨이트에 따라 상기 검사 노드 복호기(929)의 내부 연산이 상이하게 된다.
여기서, 상기 인터리버(921)는 상기 제어기(923)의 제어에 따라 미리 설정되어 있는 설정 방식으로 상기 배타적 논리합 연산기(927)에서 출력한 신호를 인터리빙한 후 상기 배타적 논리합 연산기(917) 및 상기 변수 노드 복호기(913)로 출력한다. 여기서, 상기 제어기(923)는 상기 메모리(925)에 저장되어 있는 인터리빙 방식에 관련된 정보를 읽어 상기 인터리버(921)의 인터리빙 방식을 제어하게 되는 것이다. 또한, 상기 복호 과정이 최초의 복호 과정일 경우에는 상기 디인터리버(919)의 출력 신호는 0이라고 간주해야함은 물론이다.
상기와 같은 과정들을 반복적으로 수행함으로써 오류 없이 신뢰도 높은 복호를 수행하며, 미리 설정한 설정 반복 회수에 해당하는 반복 복호를 수행한 후에는 상기 스위치(915)는 상기 변수 노드 복호기(913)와 배타적 논리합 연산기(917)간을 스위칭 오프(switching off)한 후, 상기 변수 노드 복호기(913)와 경판정기(931)간을 스위칭 온하여 상기 변수 노드 복호기(913)에서 출력한 신호가 상기 경판정기(931)로 출력하도록 한다. 상기 경판정기(931)는 상기 변수 노드 복호기(913)에서 출력한 신호를 입력하여 경판정한 후, 그 경판정 결과를 출력하게 되고, 상기 경판정기(931)의 출력값이 최종적으로 복호된 값이 되는 것이다.
또한, 상기 도 9에서는 상기 부호어 선택기가 복조기(713)에서 출력한 신호가 입력될 때 상기 신호 송신 장치에서 사용한 부호화율을 결정하는 경우를 일 예로 하였으나, 미리 결정된 부호화율에 상응하게 상기 도 9에서 설명한 복호 동작을 수행하도록 제어할 수 있음은 물론이다.
다음으로 도 10을 참조하여 도 6의 부호화기(611)의 동작 과정에 대해서 설명하기로 한다.
상기 도 10은 도 6의 부호화기(611)의 동작 과정을 도시한 순서도이다.
상기 도 10을 참조하면, 먼저 상기 부호화기(611)는 1011단계에서 정보 벡터를 입력받고 1013단계로 진행한다. 상기 1013단계에서 상기 부호화기(611)는 상기 신호 송신 장치에서 사용할 부호화율을 결정하고 1015단계로 진행한다. 상기 1015단계에서 상기 부호화기(611)는 상기 결정한 부호화율이 모 부호화율과 동일한지 검사한다. 상기 검사 결과 상기 결정한 부호화율이 모 부호화율과 동일할 경우 상기 부호화기(611)는 1017단계로 진행한다. 상기 1017단계에서 상기 부호화기(611)는 상기 모 패리티 검사 행렬에 상응하게 제1패리티 벡터와 제2패리티 벡터를 생성하고 1019단계로 진행한다. 상기 1019단계에서 상기 부호화기(611)는 상기 정보 벡터와, 상기 생성한 제1패리티 벡터 및 제2패리티 벡터를 조립하여 최종 부호어 벡터로 생성하고 종료한다.
한편, 상기 1015단계에서 검사 결과 상기 결정한 부호화율이 모 부호화율과 동일하지 않을 경우 상기 부호화기(611)는 1021단계로 진행한다. 상기 1021단계에서 상기 부호화기(611)는 상기 결정한 부호화율이 자 부호화율과 동일한지 검사한 다. 상기 검사 결과 상기 결정한 부호화율이 자 부호화율과 동일할 경우 상기 부호화기(611)는 1023단계로 진행한다. 상기 1023단계에서 상기 부호화기(611)는 자 패리티 검사 행렬에 상응하게 제1패리티 벡터와, 제2패리티 벡터 및 제3패리티 벡터를 생성하고 1025단계로 진행한다. 상기 1025단계에서 상기 부호화기(611)는 상기 정보 벡터와, 상기 생성한 제1패리티 벡터와, 제2패리티 벡터 및 제3패리티 벡터를 조립하여 최종 부호어 벡터로 생성하고 종료한다.
한편, 상기 1021단계에서 상기 결정한 부호화율이 자 부호화율과 동일하지 않을 경우, 즉 상기 결정한 부호화율이 상기 모 부호화율을 초과할 경우 상기 부호화기(611)는 1027단계로 진행한다. 상기 1027단계에서 상기 부호화기(611)는 상기 모 패리티 검사 행렬에 상응하게 제1패리티 벡터와 제2패리티 벡터를 생성하고 1029단계로 진행한다. 상기 1029단계에서 상기 부호화기(611)는 상기 제1패리티 벡터와 제2패리티 벡터중 해당 패리티 비트를 천공한 후 1031단계로 진행한다. 상기 1031단계에서 상기 부호화기(611)는 상기 정보 벡터와, 상기 천공한 제1패리티 벡터와 제2패리티 벡터를 조립하여 최종 부호어 벡터로 생성하고 종료한다.
한편, 상기 도 1에서 설명한 본 발명의 실시예에 따른 블록 LDPC 부호의 패리티 검사 행렬이 포함하는 서브 블록들중 서브 블록 B(121)와, 서브 블록 E(133) 및 서브 블록 T(131) 각각에 대응되는 행렬 B와, 행렬 E 및 행렬 T는 블록 LDPC 부호의 부호화 복잡도를 최소화시키기 위해 도 11에서 나타낸 바와 같은 구조를 가지도록 생성된다.
상기 도 11은 도 1의 행렬 B의 이항 행렬(transpose matrix)과, 행렬 E와, 행렬 T와, 행렬 T의 역행렬(inverse matrix)을 도시한 도면이다.
상기 도 11에는 행렬 B의 이항 행렬인 행렬 BT와, 행렬 E와, 행렬 T와, 행렬 T의 역행렬인 행렬 T-1이 도시되어 있다. 상기 행렬 T는 완전 하삼각 행렬과 유사한 형태를 가진다. 즉, 상기 행렬 T는 그 대각선(diagonal)상에 위치하는 블록들에는 항등 행렬이 매핑되도록 하고, 상기 대각선과 함께 이중 대각선(dual diagonal) 구조를 이루는 블록들에는 순열 행렬들이 매핑되도록 한다. 여기서, 블록에 매핑되는 행렬을 '블록 행렬'이라 칭하기로 하며, 이하 설명의 편의상 블록과 블록 행렬을 혼용하여 사용하기로 한다.
한편, 상기 행렬 BT와, 행렬 E와, 행렬 T와, 행렬 T-1이 상기 도 11에 도시한 바와 같은 구조를 가지도록 생성하는 과정에 대해서 설명하면 다음과 같다.
먼저, 상기 모 패리티 검사 행렬이 도 12에 나타낸 바와 같은 구조를 가진다고 가정하기로 한다.
상기 도 12는 완전 하삼각 행렬 형태와 유사한 형태를 가지는 패리티 검사 행렬을 도시한 도면이다.
상기 도 12에 도시되어 있는 패리티 검사 행렬은 완전 하삼각 행렬 형태의 패리티 검사 행렬에 비해서는 패리티 파트의 형태가 완전 하삼각 행렬 형태를 벗어난다. 상기 도 12에서 정보 파트가 포함하는 순열 행렬 P의 위첨자 aij는
Figure 112006089938502-PAT00002
혹은 aij = ∞를 가진다. 상기 정보 파트가 포함하는 순열 행렬 P의 위 첨자 aij가 0일 경우, 즉 P0는 항등 행렬
Figure 112006089938502-PAT00003
를 나타내며, 상기 순열 행렬 P의 위첨자 aij가 ∞일 때, 즉 순열 행렬 P∞는 영 행렬 나타낸다. 또한, p와 q는 상기 패리티 검사 행렬에서 상기 정보 파트에 해당하는 블록들의 행과 열의 개수를 나타낸다. 또한, 상기 패리티 파트가 포함하는 순열 행렬 P의 위첨자 ai, x, y 역시 순열 행렬 P의 지수를 나타내며, 다만 설명의 편의상 정보 파트와의 구분을 위해 상이하게 설정하였을 뿐이다. 즉, 상기 도 12에서
Figure 112006089938502-PAT00004
내지
Figure 112006089938502-PAT00005
역시 순열 행렬들이며, 상기 패리티 파트의 대각(diagonal) 부분에 위치하는 부분 행렬들에 순차적으로 인덱스(index)를 부여한 것이다. 또한, 상기 도 12에서 Px와 Py 역시 순열 행렬들이며, 설명의 편의상 임의의 인덱스를 부여한 것이다.
그러면 여기서 상기 모 패리티 검사 행렬이 정보 파트(s)와, 제1패러티 파트(p1)와 제2패러티 파트(p2)를 포함하는 경우를 고려하면, 부호어 벡터(vector)
Figure 112006089938502-PAT00006
는 정보 벡터(
Figure 112006089938502-PAT00007
)와, 제1패러티 벡터(
Figure 112006089938502-PAT00008
)와, 제2패러티 벡터(
Figure 112006089938502-PAT00009
)로 분할하여 생각할 수 있고, 이 경우 상기 모 패러티 검사 행렬과 상기 부호어 벡터
Figure 112006089938502-PAT00010
의 곱은 하기 수학식 1 및 수학식 2와 같이 나타낼 수 있다.
Figure 112006089938502-PAT00011
Figure 112006089938502-PAT00012
상기 수학식 1에서 T는 이항(transpose) 연산을 나타내며, 상기 수학식 2에서 제1패러티 벡터(
Figure 112006089938502-PAT00013
)와 연관된 부분, 즉
Figure 112006089938502-PAT00014
는 하기 수학식 3을 사용하여 구할 수 있다.
Figure 112006089938502-PAT00015
상기 수학식 3에서, 행렬 φ의 크기의 제곱에 비례하여 상기 블록 LDPC 부호의 부호화 복잡도가 발생되므로, 본 발명의 실시예에서는 상기 제1패러티 벡터(
Figure 112006089938502-PAT00016
)를 구하기 위해 사용되는 상기 행렬 φ을 항등 행렬 I가 되도록 설정한다. 이렇게 상기 행렬 φ을 항등 행렬 I가 되도록 설정함으로써 상기 블록 LDPC 부호의 부호화 복잡도가 최소화된다. 그러면 여기서 상기 도 11을 참조하여 상기 행렬 φ을 항등 행렬 I가 되도록 설정하는 동작에 대해서 설명하기로 한다.
먼저, 순열 행렬
Figure 112006089938502-PAT00017
는 항등 행렬 I로 고정하기로 한다. 상기 도 11에서 설명한 행렬 T-1이 포함하는 블록들에서
Figure 112006089938502-PAT00018
부분은 행렬
Figure 112006089938502-PAT00019
에서 행렬
Figure 112006089938502-PAT00020
까지의 곱인
Figure 112006089938502-PAT00021
를 나타낸다.
또한, 상기 도 11에서 행렬 E는 하나의 블록을 제외한 모든 블록들에 0 행렬 이 대응되므로, 상기 행렬 E와 상기 행렬 T-1의 곱셈은 상기 행렬 T-1의 마지막 행과 상기 행렬 E의 마지막 블록의 곱셈 형태로 하기 수학식 4와 같이 나타낼 수 있다.
Figure 112006089938502-PAT00022
또한, 상기 행렬 E와 상기 행렬 T-1의 곱셈에 상기 행렬 B를 곱하면 하기 수학식 5와 같이 나타낼 수 있다.
Figure 112006089938502-PAT00023
상기 수학식 5에 나타낸 바와 같이 상기 행렬 E와 상기 행렬 T-1의 곱셈에 행렬 B를 곱할 경우, 상기 행렬 B가 포함하는 블록들중 2개의 블록들을 제외하고 나머지 모든 블록들에는 모두 0 행렬이 대응되므로, 상기 행렬 B의 2개의 블록들에 대해서만 곱셈 연산을 수행하면 되기 때문에 간단한 연산이 된다.
여기서,
Figure 112006089938502-PAT00024
이 되도록 설정하고,
Figure 112006089938502-PAT00025
가 되도록 설정하면,
Figure 112006089938502-PAT00026
의 관계가 성립하므로 상기 행렬 φ은 항등 행렬 I가 된다. 그리고 하기 수학식 6은 상기 행렬 φ이 항등 행렬 I가 되는 조건들을 간략하게 나타낸 것이다.
Figure 112006089938502-PAT00027
상기 수학식 4 내지 수학식 6에서 설명한 바와 같이 상기 행렬 φ이 항등 행렬 I가 되도록 설정하면, 상기 블록 LDPC 부호의 부호화 과정은 그 복잡도가 최소화될 수 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같은 본 발명은, 블록 LDPC 부호를 사용하는 통신 시스템에서 다양한 부호화율들을 지원하여 신호를 송수신하는 것을 가능하게 한다는 이점을 가진다. 또한, 본 발명은 1개의 패리티 검사 행렬만을 가지고도 다양한 부호화율들을 지원하는 것을 가능하게 하여 부호화기 및 복호기 구현 복잡도를 최소화할 수 있다는 이점을 가진다.

Claims (40)

  1. 통신 시스템의 신호 송신 장치에서 신호를 송신하는 방법에 있어서,
    정보 벡터를 부호화율에 상응하게 모 패리티 검사 행렬 혹은 상기 모 패리티 검사 행렬을 기반으로 하여 생성된 자 패리티 검사 행렬을 사용하여 최종 블록 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호어로 생성하는 과정을 포함하는 신호 송신 방법.
  2. 제1항에 있어서,
    상기 자 패리티 검사 행렬이 지원하는 부호화율인 제1부호화율은 상기 모 패리티 검사 행렬이 지원하는 부호화율인 제2부호화율 미만임을 특징으로 하는 신호 송신 방법.
  3. 제1항에 있어서,
    상기 자 패리티 검사 행렬은 상기 모 패리티 검사 행렬을 포함하는 형태를 가짐을 특징으로 하는 신호 송신 방법.
  4. 제3항에 있어서,
    상기 자 패리티 검사 행렬은 상기 모 패리티 검사 행렬에 해당하는 제1파트와 상기 제1파트 이외의 제2파트를 포함하며, 상기 제1파트는 상기 정보 벡터에 매핑되는 정보 파트와, 제1패리티 벡터에 매핑되는 제1패리티 파트와, 제2패리티 벡터에 매핑되는 제2패리티 파트를 포함하며, 상기 제2파트는 상기 정보 벡터에 매핑되는 추가 정보 파트와, 상기 제1패리티 벡터에 매핑되는 추가 제1패리티 파트와, 상기 제2패리티 벡터에 매핑되는 추가 제2패리티 파트와, 제3패리티 벡터에 매핑되는 제3패리티 벡터를 포함함을 특징으로 하는 신호 송신 방법.
  5. 제4항에 있어서,
    상기 정보 파트는 제1행렬과 제2행렬을 포함하며, 상기 제1패리티 파트는 제3행렬과 제4행렬을 포함하며, 상기 제2패리티 파트는 상기 제5행렬과 제6행렬을 포함하며, 상기 추가 정보 파트는 제7행렬을 포함하며, 상기 추가 제1패리티 파트는 제8행렬을 포함하며, 상기 추가 제2패리티 파트는 제9행렬을 포함하며, 상기 제3패리티 파트는 제10행렬과, 제11행렬 및 제12행렬을 포함함을 특징으로 하는 신호 송신 방법.
  6. 제5항에 있어서,
    상기 자 패리티 검사 행렬을 사용하여 최종 블록 LDPC 부호어를 생성하는 과정은;
    상기 정보 벡터를 상기 제1행렬과 곱셈하여 제1신호로 생성하는 과정과,
    상기 정보 벡터를 상기 제2행렬과 곱셈하여 제2신호로 생성하는 과정과,
    상기 제1신호와, 상기 제3행렬과 제4행렬의 역행렬의 행렬곱을 곱셈하여 제3신호로 생성하는 과정과,
    상기 제2신호와 제3신호를 배타적 논리합 연산하여 제4신호인 제1패리티 벡터로 생성하는 과정과,
    상기 제4신호와 상기 제5행렬을 곱셈하여 제5신호로 생성하고, 상기 제1신호와 상기 제5신호를 배타적 논리합 연산하여 제6신호로 생성하는 과정과,
    상기 제6신호와 상기 제4행렬의 역행렬을 곱셈하여 제7신호인 제2패리티 벡터로 생성하는 과정과,
    상기 정보 벡터를 상기 제7행렬과 곱셈하여 제8신호인 제3패리티 벡터를 생성하는 과정과,
    상기 정보 벡터와, 제1패리티 벡터와, 제2패리티 벡터와, 제3패리티 벡터를 조립하여 상기 최종 블록 LDPC 부호어로 생성하는 과정을 포함하는 신호 송신 방법.
  7. 제1항에 있어서,
    상기 최종 블록 LDPC 부호어를 생성하는 과정은;
    상기 부호화율이 상기 모 패리티 검사 행렬이 지원하는 부호화율인 제1부호화율을 초과하는 제2부호화율일 경우, 상기 정보 벡터를 상기 모 패리티 검사 행렬에 상응하게 부호화하여 블록 LDPC 부호어로 생성하는 과정과,
    상기 블록 LDPC 부호어를 상기 제2부호화율에 상응하게 천공하여 상기 최종 LDPC 부호어를 생성하는 과정을 포함하는 신호 송신 방법.
  8. 제7항에 있어서,
    상기 모 패리티 검사 행렬은 상기 정보 벡터에 매핑되는 정보 파트와, 제1패리티 벡터에 매핑되는 제1패리티 파트와, 제2패리티 벡터에 매핑되는 제2패리티 파트를 포함을 특징으로 하는 신호 송신 방법.
  9. 제8항에 있어서,
    상기 정보 파트는 제1행렬과 제2행렬을 포함하며, 상기 제1패리티 파트는 제3행렬과 제4행렬을 포함하며, 상기 제2패리티 파트는 상기 제5행렬과 제6행렬을 포함함을 특징으로 하는 신호 송신 방법.
  10. 제9항에 있어서,
    상기 제2부호화율에 상응하게 상기 최종 블록 LDPC 부호어를 생성하는 과정은;
    상기 정보 벡터를 상기 제1행렬과 곱셈하여 제1신호로 생성하는 과정과,
    상기 정보 벡터를 상기 제2행렬과 곱셈하여 제2신호로 생성하는 과정과,
    상기 제1신호와, 상기 제3행렬과 제4행렬의 역행렬의 행렬곱을 곱셈하여 제3신호로 생성하는 과정과,
    상기 제2신호와 제3신호를 배타적 논리합 연산하여 제4신호인 제1패리티 벡터로 생성하는 과정과,
    상기 제4신호와 상기 제5행렬을 곱셈하여 제5신호로 생성하고, 상기 제1신호와 상기 제5신호를 배타적 논리합 연산하여 제6신호로 생성하는 과정과,
    상기 제6신호와 상기 제4행렬의 역행렬을 곱셈하여 제7신호인 제2패리티 벡터로 생성하는 과정과,
    상기 제1패리티 벡터와 제2패리티 벡터중 미리 설정된 패리티 비트를 천공하는 과정과,
    상기 정보 벡터와, 상기 천공된 제1패리티 벡터 및 제2패리티 벡터를 조립하여 상기 최종 블록 LDPC 부호어로 생성하는 과정을 포함하는 신호 송신 방법.
  11. 제1항에 있어서,
    상기 최종 블록 LDPC 부호어 벡터를 미리 설정되어 있는 변조 방식으로 변조하여 변조 벡터로 생성하는 과정과,
    상기 변조 벡터를 송신하는 과정을 더 포함하는 신호 송신 방법.
  12. 통신 시스템에서 신호를 송신하는 장치에 있어서,
    정보 벡터를 부호화율에 상응하게 모 패리티 검사 행렬 혹은 상기 모 패리티 검사 행렬을 기반으로 하여 생성된 자 패리티 검사 행렬을 사용하여 최종 블록 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호어로 생성하는 부호화기를 포함하는 신호 송신 장치.
  13. 제12항에 있어서,
    상기 자 패리티 검사 행렬이 지원하는 부호화율인 제1부호화율은 상기 모 패리티 검사 행렬이 지원하는 부호화율인 제2부호화율 미만임을 특징으로 하는 신호 송신 장치.
  14. 제12항에 있어서,
    상기 자 패리티 검사 행렬은 상기 모 패리티 검사 행렬을 포함하는 형태를 가짐을 특징으로 하는 신호 송신 장치.
  15. 제14항에 있어서,
    상기 자 패리티 검사 행렬은 상기 모 패리티 검사 행렬에 해당하는 제1파트와 상기 제1파트 이외의 제2파트를 포함하며, 상기 제1파트는 상기 정보 벡터에 매핑되는 정보 파트와, 제1패리티 벡터에 매핑되는 제1패리티 파트와, 제2패리티 벡터에 매핑되는 제2패리티 파트를 포함하며, 상기 제2파트는 상기 정보 벡터에 매핑되는 추가 정보 파트와, 상기 제1패리티 벡터에 매핑되는 추가 제1패리티 파트와, 상기 제2패리티 벡터에 매핑되는 추가 제2패리티 파트와, 제3패리티 벡터에 매핑되는 제3패리티 벡터를 포함함을 특징으로 하는 신호 송신 장치.
  16. 제15항에 있어서,
    상기 정보 파트는 제1행렬과 제2행렬을 포함하며, 상기 제1패리티 파트는 제3행렬과 제4행렬을 포함하며, 상기 제2패리티 파트는 상기 제5행렬과 제6행렬을 포함하며, 상기 추가 정보 파트는 제7행렬을 포함하며, 상기 추가 제1패리티 파트는 제8행렬을 포함하며, 상기 추가 제2패리티 파트는 제9행렬을 포함하며, 상기 제3패리티 파트는 제10행렬과, 제11행렬 및 제12행렬을 포함함을 특징으로 하는 신호 송신 장치.
  17. 제16항에 있어서,
    상기 부호화기는;
    상기 정보 벡터를 상기 제1행렬과 곱셈하여 제1신호로 생성하고,
    상기 정보 벡터를 상기 제2행렬과 곱셈하여 제2신호로 생성하고,
    상기 제1신호와, 상기 제3행렬과 제4행렬의 역행렬의 행렬곱을 곱셈하여 제3신호로 생성하고,
    상기 제2신호와 제3신호를 배타적 논리합 연산하여 제4신호인 제1패리티 벡터로 생성하고,
    상기 제4신호와 상기 제5행렬을 곱셈하여 제5신호로 생성하고, 상기 제1신호와 상기 제5신호를 배타적 논리합 연산하여 제6신호로 생성하고,
    상기 제6신호와 상기 제4행렬의 역행렬을 곱셈하여 제7신호인 제2패리티 벡터로 생성하고,
    상기 정보 벡터를 상기 제7행렬과 곱셈하여 제8신호인 제3패리티 벡터를 생성하고,
    상기 정보 벡터와, 제1패리티 벡터와, 제2패리티 벡터와, 제3패리티 벡터를 조립하여 상기 최종 블록 LDPC 부호어로 생성함을 특징으로 하는 신호 송신 장치.
  18. 제12항에 있어서,
    상기 부호화기는;
    상기 부호화율이 상기 모 패리티 검사 행렬이 지원하는 부호화율인 제1부호화율을 초과하는 제2부호화율일 경우, 상기 정보 벡터를 상기 모 패리티 검사 행렬에 상응하게 부호화하여 블록 LDPC 부호어로 생성하고,
    상기 블록 LDPC 부호어를 상기 제2부호화율에 상응하게 천공하여 상기 최종 LDPC 부호어를 생성함을 특징으로 하는 신호 송신 장치.
  19. 제18항에 있어서,
    상기 모 패리티 검사 행렬은 상기 정보 벡터에 매핑되는 정보 파트와, 제1패리티 벡터에 매핑되는 제1패리티 파트와, 제2패리티 벡터에 매핑되는 제2패리티 파트를 포함을 특징으로 하는 신호 송신 장치.
  20. 제19항에 있어서,
    상기 정보 파트는 제1행렬과 제2행렬을 포함하며, 상기 제1패리티 파트는 제3행렬과 제4행렬을 포함하며, 상기 제2패리티 파트는 상기 제5행렬과 제6행렬을 포함함을 특징으로 하는 신호 송신 장치.
  21. 제20항에 있어서,
    상기 부호화기는;
    상기 정보 벡터를 상기 제1행렬과 곱셈하여 제1신호로 생성하고,
    상기 정보 벡터를 상기 제2행렬과 곱셈하여 제2신호로 생성하고,
    상기 제1신호와, 상기 제3행렬과 제4행렬의 역행렬의 행렬곱을 곱셈하여 제3신호로 생성하고,
    상기 제2신호와 제3신호를 배타적 논리합 연산하여 제4신호인 제1패리티 벡터로 생성하고,
    상기 제4신호와 상기 제5행렬을 곱셈하여 제5신호로 생성하고, 상기 제1신호와 상기 제5신호를 배타적 논리합 연산하여 제6신호로 생성하고,
    상기 제6신호와 상기 제4행렬의 역행렬을 곱셈하여 제7신호인 제2패리티 벡터로 생성하고,
    상기 제1패리티 벡터와 제2패리티 벡터중 미리 설정된 패리티 비트를 천공하고,
    상기 정보 벡터와, 상기 천공된 제1패리티 벡터 및 제2패리티 벡터를 조립하여 상기 최종 블록 LDPC 부호어로 생성함을 특징으로 하는 신호 송신 장치.
  22. 제12항에 있어서,
    상기 신호 송신 장치는;
    상기 최종 블록 LDPC 부호어 벡터를 미리 설정되어 있는 변조 방식으로 변조하여 변조 벡터로 생성하는 변조기와,
    상기 변조 벡터를 송신하는 송신기를 더 포함하는 신호 송신 장치.
  23. 통신 시스템의 신호 수신 장치에서 신호를 수신하는 방법에 있어서,
    상기 신호 수신 장치에 대응하는 신호 송신 장치에서 사용한 부호화율에 상응하게 모 패리티 검사 행렬 혹은 상기 모 패리티 검사 행렬을 기반으로 하여 생성된 자 패리티 검사 행렬을 사용하여 입력 신호에서 정보 벡터를 복원하는 과정을 포함하는 신호 수신 방법.
  24. 제23항에 있어서,
    상기 자 패리티 검사 행렬이 지원하는 부호화율인 제1부호화율은 상기 모 패리티 검사 행렬이 지원하는 부호화율인 제2부호화율 미만임을 특징으로 하는 신호 수신 방법.
  25. 제23항에 있어서,
    상기 입력 신호에서 정보 벡터를 복원하는 과정은;
    상기 신호 송신 장치에서 사용한 부호화율이 자 패리티 검사 행렬에서 지원하는 부호화율일 경우, 상기 입력 신호를 상기 자 패리티 검사 행렬에 상응하게 복원하여 상기 정보 벡터를 복원하는 것임을 특징으로 하는 신호 수신 방법.
  26. 제24항에 있어서,
    상기 자 패리티 검사 행렬은 상기 모 패리티 검사 행렬을 포함하는 형태를 가짐을 특징으로 하는 신호 수신 방법.
  27. 제26항에 있어서,
    상기 자 패리티 검사 행렬은 상기 모 패리티 검사 행렬에 해당하는 제1파트와 상기 제1파트 이외의 제2파트를 포함하며, 상기 제1파트는 상기 정보 벡터에 매핑되는 정보 파트와, 제1패리티 벡터에 매핑되는 제1패리티 파트와, 제2패리티 벡터에 매핑되는 제2패리티 파트를 포함하며, 상기 제2파트는 상기 정보 벡터에 매핑되는 추가 정보 파트와, 상기 제1패리티 벡터에 매핑되는 추가 제1패리티 파트와, 상기 제2패리티 벡터에 매핑되는 추가 제2패리티 파트와, 제3패리티 벡터에 매핑되는 제3패리티 벡터를 포함함을 특징으로 하는 신호 수신 방법.
  28. 제27항에 있어서,
    상기 정보 파트는 제1행렬과 제2행렬을 포함하며, 상기 제1패리티 파트는 제3행렬과 제4행렬을 포함하며, 상기 제2패리티 파트는 상기 제5행렬과 제6행렬을 포함하며, 상기 추가 정보 파트는 제7행렬을 포함하며, 상기 추가 제1패리티 파트는 제8행렬을 포함하며, 상기 추가 제2패리티 파트는 제9행렬을 포함하며, 상기 제3패리티 파트는 제10행렬과, 제11행렬 및 제12행렬을 포함함을 특징으로 하는 신호 수신 방법.
  29. 제23항에 있어서,
    상기 입력 신호에서 정보 벡터를 복원하는 과정은;
    상기 신호 송신 장치에서 사용한 부호화율이 상기 모 패리티 검사 행렬에서 지원하는 제1부호화율을 초과하는 제2부호화율일 경우, 미리 결정된 위치에서 상기 입력 신호에 0을 삽입하는 과정과,
    상기 0을 삽입한 신호를 상기 모 패리티 검사 행렬에 상응하게 복원하여 상기 정보 벡터를 복원하는 과정을 포함하는 신호 수신 방법.
  30. 통신 시스템의 신호 수신 장치에 있어서,
    상기 신호 수신 장치에 대응하는 신호 송신 장치에서 사용한 부호화율에 상 응하게 모 패리티 검사 행렬 혹은 상기 모 패리티 검사 행렬을 기반으로 하여 생성된 자 패리티 검사 행렬을 사용하여 입력 신호에서 정보 벡터를 복원하는 복호기를 포함하는 신호 수신 장치.
  31. 제30항에 있어서,
    상기 자 패리티 검사 행렬이 지원하는 부호화율인 제1부호화율은 상기 모 패리티 검사 행렬이 지원하는 부호화율인 제2부호화율 미만임을 특징으로 하는 신호 수신 장치.
  32. 제30항에 있어서,
    상기 복호기는;
    상기 신호 송신 장치에서 사용한 부호화율이 자 패리티 검사 행렬에서 지원하는 부호화율일 경우, 상기 입력 신호를 상기 자 패리티 검사 행렬에 상응하게 복원하여 상기 정보 벡터를 복원하는 것임을 특징으로 하는 신호 수신 장치.
  33. 제32항에 있어서,
    상기 자 패리티 검사 행렬은 상기 모 패리티 검사 행렬을 포함하는 형태를 가짐을 특징으로 하는 신호 수신 장치.
  34. 제33항에 있어서,
    상기 자 패리티 검사 행렬은 상기 모 패리티 검사 행렬에 해당하는 제1파트와 상기 제1파트 이외의 제2파트를 포함하며, 상기 제1파트는 상기 정보 벡터에 매핑되는 정보 파트와, 제1패리티 벡터에 매핑되는 제1패리티 파트와, 제2패리티 벡터에 매핑되는 제2패리티 파트를 포함하며, 상기 제2파트는 상기 정보 벡터에 매핑되는 추가 정보 파트와, 상기 제1패리티 벡터에 매핑되는 추가 제1패리티 파트와, 상기 제2패리티 벡터에 매핑되는 추가 제2패리티 파트와, 제3패리티 벡터에 매핑되는 제3패리티 벡터를 포함함을 특징으로 하는 신호 수신 장치.
  35. 제34항에 있어서,
    상기 정보 파트는 제1행렬과 제2행렬을 포함하며, 상기 제1패리티 파트는 제3행렬과 제4행렬을 포함하며, 상기 제2패리티 파트는 상기 제5행렬과 제6행렬을 포함하며, 상기 추가 정보 파트는 제7행렬을 포함하며, 상기 추가 제1패리티 파트는 제8행렬을 포함하며, 상기 추가 제2패리티 파트는 제9행렬을 포함하며, 상기 제3패리티 파트는 제10행렬과, 제11행렬 및 제12행렬을 포함함을 특징으로 하는 신호 수신 장치.
  36. 제30항에 있어서,
    상기 복호기는;
    상기 신호 송신 장치에서 사용한 부호화율이 상기 모 패리티 검사 행렬에서 지원하는 제1부호화율을 초과하는 제2부호화율일 경우, 미리 결정된 위치에서 상기 입력 신호에 0을 삽입하고, 상기 0을 삽입한 신호를 상기 모 패리티 검사 행렬에 상응하게 복원하여 상기 정보 벡터를 복원함을 특징으로 하는 신호 수신 장치.
  37. 제5항에 있어서,
    상기 제3행렬과, 제5행렬 및 제6행렬 각각은 다수의 블록들을 포함하며,
    상기 제3행렬의 이항 행렬이 포함하는 블록들중 2개의 블록들에는 순열 행렬들이 매핑되며,
    상기 제5행렬이 포함하는 블록들중 대각선에 위치하는 블록들에는 순열 행렬들이 매핑되며, 상기 대각선과 함께 이중 대각선 구조를 이루는 블록들에는 순열 행렬이 매핑되며,
    상기 제6행렬이 포함하는 블록들중 1개의 블록에는 순열 행렬이 매핑됨을 특징으로 하는 신호 송신 방법.
  38. 제16항에 있어서,
    상기 제3행렬과, 제5행렬 및 제6행렬 각각은 다수의 블록들을 포함하며,
    상기 제3행렬의 이항 행렬이 포함하는 블록들중 2개의 블록들에는 순열 행렬들이 매핑되며,
    상기 제5행렬이 포함하는 블록들중 대각선에 위치하는 블록들에는 순열 행렬들이 매핑되며, 상기 대각선과 함께 이중 대각선 구조를 이루는 블록들에는 순열 행렬이 매핑되며,
    상기 제6행렬이 포함하는 블록들중 1개의 블록에는 순열 행렬이 매핑됨을 특징으로 하는 신호 송신 장치.
  39. 제28항에 있어서,
    상기 제3행렬과, 제5행렬 및 제6행렬 각각은 다수의 블록들을 포함하며,
    상기 제3행렬의 이항 행렬이 포함하는 블록들중 2개의 블록들에는 순열 행렬들이 매핑되며,
    상기 제5행렬이 포함하는 블록들중 대각선에 위치하는 블록들에는 순열 행렬들이 매핑되며, 상기 대각선과 함께 이중 대각선 구조를 이루는 블록들에는 순열 행렬이 매핑되며,
    상기 제6행렬이 포함하는 블록들중 1개의 블록에는 순열 행렬이 매핑됨을 특징으로 하는 신호 수신 방법.
  40. 제35항에 있어서,
    상기 제3행렬과, 제5행렬 및 제6행렬 각각은 다수의 블록들을 포함하며,
    상기 제3행렬의 이항 행렬이 포함하는 블록들중 2개의 블록들에는 순열 행렬들이 매핑되며,
    상기 제5행렬이 포함하는 블록들중 대각선에 위치하는 블록들에는 순열 행렬들이 매핑되며, 상기 대각선과 함께 이중 대각선 구조를 이루는 블록들에는 순열 행렬이 매핑되며,
    상기 제6행렬이 포함하는 블록들중 1개의 블록에는 순열 행렬이 매핑됨을 특징으로 하는 신호 수신 장치.
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