KR20070118941A - Semiconductor package and method of manufacturing the same - Google Patents

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한상욱
임충빈
심종보
변학균
이정도
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Abstract

A semiconductor package is provided to reduce defects caused by short-circuit between interconnections while guaranteeing sufficient coupling force between an interconnection and a wire by using a plurality of bonding plates with uniform sizes even if the pitch of the interconnections is reduced according to miniaturization of a semiconductor package. A plurality of interconnections(120) are disposed on a substrate(100). A plurality of bonding plates(150) are electrically connected to the surface of the plurality of interconnections. At least one semiconductor chip(130) includes a plurality of bonding pads(132), mounted on the substrate. The plurality of bonding pads are electrically connected to the plurality of bonding pads by a plurality of wires(140). The width of the bonding plate can be smaller than the pitch of the interconnection and be greater than the width of the interconnection. The plurality of bonding plates can have the same height.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method of manufacturing the same}Semiconductor package and method of manufacturing the same

도 1은 종래의 와이어 본딩 공정을 이용한 종래의 반도체 패키지를 도시하는 사시도이다.1 is a perspective view showing a conventional semiconductor package using a conventional wire bonding process.

도 2는 도 1에 도시된 종래의 접속 패드와 와이어의 본딩을 개략적으로 도시하는 단면도이다.FIG. 2 is a cross-sectional view schematically showing bonding of the conventional connection pad and wire shown in FIG. 1.

도 3은 본 발명의 일 실시예에 따른 본딩 플레이트를 포함하는 와이어 본딩 공정을 이용한 반도체 패키지를 도시하는 사시도이다.3 is a perspective view illustrating a semiconductor package using a wire bonding process including a bonding plate according to an embodiment of the present invention.

도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 본딩 플레이트의 부착 공정을 도시하는 단면도이다.4A to 4C are cross-sectional views showing a bonding plate attaching process according to an embodiment of the present invention.

도 5은 본 발명의 일 실시예에 따른 본딩 플레이트의 내부 구조를 도시하는 단면도이다.5 is a cross-sectional view showing an internal structure of a bonding plate according to an embodiment of the present invention.

도 6a 내지 도 6c는 도 3의 반도체 패키지의 배선 상에 부착된 본딩 플레이트의 배열방법을 도시하는 여러 예이다.6A through 6C are various examples illustrating a method of arranging a bonding plate attached on a wiring of the semiconductor package of FIG. 3.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100: 기판 110, 110a, 110b: 배선부100: substrate 110, 110a, 110b: wiring portion

120: 배선 130: 반도체 칩120: wiring 130: semiconductor chip

132: 본딩패드 140: 와이어132: bonding pad 140: wire

150, 150a: 본딩 플레이트 500: 반도체 패키지150, 150a: bonding plate 500: semiconductor package

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 반도체 칩의 본딩 패드가 와이어 본딩에 의해 반도체 패키지 내부의 배선부와 전기적으로 연결되는 반도체 패키지 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package and a method of manufacturing the same, and more particularly, to a semiconductor package in which a bonding pad of a semiconductor chip is electrically connected to a wiring part inside a semiconductor package by wire bonding.

최근 반도체 집적 기술과 전자 공학 기술의 발전에 의해 전자 제품의 소형화, 고용량화 및 다기능화가 촉진되고 있다. 그 대표적 예로서, 휴대용 멀티미디어 재생 장치 또는 휴대 전화 또는 이들의 기능이 결합된 다양한 디지털 장치들이 상용화됨을 지적할 수 있다. 이와 같은 디지털 장치는 소형화되면서도 대용량의 멀티미디어 정보를 처리하거나 다중 기능을 수행하여야 하므로, 칩스케일 패키지(chip scale package; CSP), 시스템온칩(system on chip; SOC) 패키지 또는 멀티칩 패키지(multi chip package)와 같은 고집적 패키지 기술에 의해 구현된다. 상기 칩 스케일 패키지의 경우 반도체 칩과 외부 배선을 솔더 범프에 의해 직접 연결하여 배선 공정을 단순화시킬 수 있지만, 와이어를 이용하여 반도체 칩의 본딩 패드와 외부 배선을 연결하는 방법이 신뢰성이 높고 저비용의 공정을 실현할 수 있기 때문에 보편적으로 사용되고 있다.Recently, with the development of semiconductor integrated technology and electronic engineering technology, miniaturization, high capacity, and multifunctionalization of electronic products have been promoted. As a representative example, it can be pointed out that a portable multimedia playback device or a mobile phone or various digital devices in which their functions are combined are commercially available. Such digital devices have to be miniaturized and process a large amount of multimedia information or perform multiple functions. Thus, a chip scale package (CSP), a system on chip (SOC) package, or a multi chip package is required. Is implemented by a highly integrated package technology. In the case of the chip scale package, the wiring process can be simplified by directly connecting the semiconductor chip and the external wiring by solder bumps, but the method of connecting the bonding pad and the external wiring of the semiconductor chip using a wire is a reliable and low-cost process. It is widely used because it can be realized.

도 1은 종래의 와이어 본딩 공정을 이용한 종래의 반도체 패키지(50)를 도시 하는 사시도이다. 도 2는 도 1에 도시된 종래의 접속 패드(22)와 와이어(40)의 본딩을 개략적으로 도시하는 단면도이다.1 is a perspective view showing a conventional semiconductor package 50 using a conventional wire bonding process. FIG. 2 is a cross-sectional view schematically showing bonding of the conventional connection pad 22 and the wire 40 shown in FIG.

도 1 및 도 2를 참조하면, 인쇄회로기판 또는 세라믹 기판과 같은 기판(10) 상에, 일정한 간격으로 이격되어 전기적으로 분리된 복수의 접속 패드들(22)로 이루어진 배선부(20)가 배치된다. 반도체 칩(30)은 접착층(미도시)에 의해 기판(10) 상에 부착될 수 있다. 반도체 칩(30)의 가장자리부에는 전력 및 신호의 입출력을 위한 본딩 패드들(32)이 배치된다. 본딩 패드(32)는 와이어(40)에 의하여 접속 패드(22)에 전기적으로 연결된다. 당해 기술분야에 잘 알려진 바와 같이, 와이어 본딩 공정에서는, 캐필러리(미도시)를 사용하여, 접속 패드(22)에 와이어 볼(42)에 의해 와이어(40)의 일단부를 본딩한 후, 반도체 칩(30)의 본딩 패드(32) 상에 와이어(40)의 타단부를 본딩시킴으로써, 본딩 패드(32)와 접속 패드(22)가 전기적으로 연결될 수 있다.1 and 2, a wiring unit 20 including a plurality of connection pads 22 separated from each other at regular intervals and electrically separated from each other is disposed on a substrate 10 such as a printed circuit board or a ceramic substrate. do. The semiconductor chip 30 may be attached onto the substrate 10 by an adhesive layer (not shown). Bonding pads 32 for inputting and outputting power and signals are disposed at edges of the semiconductor chip 30. The bonding pads 32 are electrically connected to the connection pads 22 by wires 40. As is well known in the art, in the wire bonding process, after the end of the wire 40 is bonded to the connection pad 22 by the wire ball 42 using a capillary (not shown), the semiconductor By bonding the other end of the wire 40 on the bonding pad 32 of the chip 30, the bonding pad 32 and the connection pad 22 may be electrically connected.

접속 패드(22) 및 와이어(40)의 갯수는 탑재된 반도체 칩(30)에 요구되는 입출력 신호의 수와 관련되며, 상술한 바와 같이 전자 제품의 고용량화 및 다기능화에 따라 그 개수는 점차 증가하고 있다. 그러나, 접속 패드(22)의 피치(P)와 그에 따른 접속 패드(22)의 폭(w1, w2) 및 간격(d)은. 상술한 전자 제품의 소형화 요구에 따라 점차 감소되고 있는 추세이다. 특히, 피치(P)는 100 μm 이하의 수준까지 감소되어 왔으며, 80 μm 이하에서는 종래의 와이어 볼(42)에 의한 본딩이 어려워진다. 즉, 두 개의 접속 패드(22) 상에 각각 형성된 와이어 볼(42)이 서로 전기적으 로 접촉되고, 이에 따른 전기적 단락이 발생할 수 있다(도 2의 영역 A 참조). 이로 인하여, 최종 제품의 불량률이 증가하고 있으며, 이를 방지할 수 있는 고정밀 와이어링 설비는 비용 상승의 심각한 원인이 되고 있다.The number of the connection pads 22 and the wires 40 is related to the number of input / output signals required for the semiconductor chip 30 mounted thereon. have. However, the pitch P of the connection pads 22 and the widths w 1 , w 2 and the spacing d of the connection pads 22 accordingly are as follows. In accordance with the demand for miniaturization of the electronic products described above, it is gradually decreasing. In particular, the pitch P has been reduced to a level of 100 μm or less, and bonding by the conventional wire ball 42 becomes difficult at 80 μm or less. That is, the wire balls 42 respectively formed on the two connection pads 22 may be in electrical contact with each other, and an electrical short may occur accordingly (see area A of FIG. 2). Due to this, the defective rate of the final product is increasing, high precision wiring facilities that can prevent this is a serious cause of the increase in cost.

따라서, 본 발명이 이루고자 하는 기술적 과제는, 반도체 패키지의 소형화에 따라 반도체 패키지 내부의 배선들의 피치가 감소됨에도 불구하고, 배선과 와이어 사이에 충분한 결합력을 확보할 수 있는 반도체 패키지를 제공하는 것이다.Accordingly, the technical problem to be achieved by the present invention is to provide a semiconductor package capable of securing a sufficient coupling force between the wiring and the wire, despite the decrease in the pitch of the wirings in the semiconductor package as the semiconductor package is reduced in size.

또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 반도체 패키지의 소형화에 따라 반도체 패키지 내부의 배선들의 피치가 감소됨에도 불구하고, 인접한 배선들 사이에 단락을 초래하지 않는 와이어 본딩 공정을 수행할 수 있는 반도체 패키지의 제조 방법을 제공하는 것이다.In addition, another technical problem to be achieved by the present invention is a semiconductor capable of performing a wire bonding process that does not cause a short circuit between adjacent wirings, even though the pitch of the wirings inside the semiconductor package is reduced according to the miniaturization of the semiconductor package. It is to provide a method of manufacturing a package.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 패키지는, 기판; 상기 기판 상에 배치되는 복수의 배선들; 상기 복수의 배선들 상에 전기적으로 연결되도록 부착되는 복수의 본딩 플레이트; 상기 기판 상에 탑재되며, 복수의 본딩 패드들을 포함하는 하나 이상의 반도체 칩; 및 상기 본딩 플레이트들과 상기 본딩 패드들을 전기적으로 연결하는 복수의 와이어를 포함한다.The semiconductor package according to the present invention for achieving the above technical problem, the substrate; A plurality of wirings disposed on the substrate; A plurality of bonding plates attached to the plurality of wires to be electrically connected to each other; At least one semiconductor chip mounted on the substrate and including a plurality of bonding pads; And a plurality of wires electrically connecting the bonding plates and the bonding pads.

상기 기판은 인쇄회로기판이며, 상기 배선은 상기 인쇄회로기판 상에 형성된 접속 패드일 수 있다. 또한, 상기 배선은 리드 프레임의 리드일 수 있다.The substrate may be a printed circuit board, and the wiring may be a connection pad formed on the printed circuit board. In addition, the wiring may be a lead of the lead frame.

본 발명의 일부 실시예에서, 상기 복수의 본딩 플레이트들의 높이는 모두 동 일할 수 있다. 상기 복수의 본딩 플레이트들은 상기 복수의 배선 상에 하나 또는 그 이상의 열로 나란히 배열될 수 있다. 상기 복수의 본딩 플레이트들은 상기 복수의 배선 상에 둘 또는 그 이상의 열들로 교차하여 지그재그(zigzag) 배열될 수 있다.In some embodiments of the present invention, the heights of the plurality of bonding plates may all be the same. The plurality of bonding plates may be arranged side by side in one or more rows on the plurality of wires. The plurality of bonding plates may be arranged zigzag in two or more rows on the plurality of wires.

본 발명의 일부 실시예에서, 상기 복수의 본딩 플레이트들은 제1 높이를 갖는 복수의 제1 본딩 플레이트들과 상기 제1 높이보다 큰 제2 높이를 갖는 제2 본딩 플레이트를 포함할 수 있다. 상기 제1 본딩 플레이트들과 상기 제2 본딩 플레이트들은 상기 복수의 배선상에 하나 또는 그 이상의 열로 서로 교차하여 배열될 수 있다.In some embodiments of the present disclosure, the plurality of bonding plates may include a plurality of first bonding plates having a first height and a second bonding plate having a second height greater than the first height. The first bonding plates and the second bonding plates may be arranged to cross each other in one or more rows on the plurality of wires.

본 발명의 실시예에 따르면, 반도체 패키지의 소형화에 따라 상기 배선들의 피치가 감소되어도, 별도로 성형되어 균일한 크기를 갖는 복수의 본딩 플레이트들을 적용함으로써, 상기 배선과 와이어 사이에 충분한 결합력을 확보하면서도, 와이어 볼 또는 범프 형성의 불규칙성에 의하여 야기되는 배선 사이의 단락에 의한 불량을 감소시킬 수 있다.According to an embodiment of the present invention, even if the pitch of the wirings is reduced according to the miniaturization of the semiconductor package, by applying a plurality of bonding plates having a separate shape and a uniform size, while ensuring sufficient coupling force between the wiring and the wire, Defects caused by short circuits between wirings caused by irregularities in wire ball or bump formation can be reduced.

또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 패키지의 제조 방법은, 복수의 배선들을 포함하는 기판을 제공하는 단계; 복수의 본딩 플레이트들을 접착층이 형성된 평판 상에 상기 배선들의 위치에 대응하도록 배열하는 단계; 상기 복수의 본딩 플레이트들을 상기 복수의 배선들과 전기적으로 연결되도록 부착하는 단계; 상기 기판 상에 복수의 본딩 패드들을 포함하는 하나 이상의 반도체 칩을 제공하는 단계; 및 상기 본딩 패드들과 상기 본딩 플레이트들을 와이 어 본딩하는 단계를 포함한다.In addition, a method of manufacturing a semiconductor package according to the present invention for achieving the above another technical problem, providing a substrate including a plurality of wiring; Arranging a plurality of bonding plates corresponding to the positions of the wirings on the flat plate on which the adhesive layer is formed; Attaching the plurality of bonding plates to be electrically connected to the plurality of wires; Providing at least one semiconductor chip comprising a plurality of bonding pads on the substrate; And wire-bonding the bonding pads and the bonding plates.

상기 복수의 본딩 플레이트들을 상기 복수의 배선들과 전기적으로 연결되도록 부착하는 단계는, 열압착에 의하여 수행될 수 있다.Attaching the plurality of bonding plates to be electrically connected to the plurality of wires may be performed by thermocompression bonding.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.The embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art, and the following examples can be modified in various other forms, and the scope of the present invention is It is not limited to an Example. In the following description, when a layer is described as being on top of another layer, it may be directly on top of another layer, and a third layer may be interposed therebetween. In addition, the thickness or size of each layer in the drawings is exaggerated for convenience and clarity, the same reference numerals in the drawings refer to the same elements. As used herein, the term "and / or" includes any and all combinations of one or more of the listed items.

본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지 칭할 수 있다.Although the terms first, second, etc. are used herein to describe various members, parts, regions, layers, and / or parts, these members, parts, regions, layers, and / or parts are defined by these terms. It is obvious that not. These terms are only used to distinguish one member, part, region, layer or portion from another region, layer or portion. Thus, the first member, part, region, layer or portion described below may refer to the second member, component, region, layer or portion without departing from the teachings of the present invention.

도 3은 본 발명의 일 실시예에 따른 본딩 플레이트를 포함하는 와이어 본딩 공정을 이용한 반도체 패키지(500)를 도시하는 사시도이다.3 is a perspective view illustrating a semiconductor package 500 using a wire bonding process including a bonding plate according to an embodiment of the present invention.

도 3을 참조하면, 반도체 패키지(500)의 기판(100) 상에는 배선부(110)가 제공될 수 있다. 배선부(110)는 복수의 배선들(120)을 포함한다. 기판(100)은 당해 기술분야에 공지된 바와 같이 인쇄회로기판일 수 있으며, 배선들(120)은 상기 인쇄회로기판 상에 형성된 접속 패드일 수 있다. 배선들(120)은 상부에 금(Au)층이 도금된 니켈(Ni) 및 구리(Cu) 등의 금속층으로 이루어질 수 있다.Referring to FIG. 3, a wiring unit 110 may be provided on the substrate 100 of the semiconductor package 500. The wiring unit 110 includes a plurality of wirings 120. The substrate 100 may be a printed circuit board as known in the art, and the wirings 120 may be connection pads formed on the printed circuit board. The wirings 120 may be formed of metal layers, such as nickel (Ni) and copper (Cu), on which a gold (Au) layer is plated.

복수의 배선들(120) 상에는 복수의 본딩 플레이트들(150)가 부착되어, 복수의 배선들(120)과 전기적으로 연결된다. 이때, 본딩 플레이트들(150) 간에 단락이 생기지 않도록 배선들(120)과 부착하여야 하며, 이를 위한 본딩 플레이트들(150)의 배열에 대하여는 하기에 상세하게 설명하기로 한다. 또한, 복수의 본딩 플레이트들(150)는 다각형 또는 원형의 형상을 가질 수 있다. 또한, 복수의 본딩 플레이트들(150)의 폭은 배선의 피치(P, 도 2 참조)보다는 작고, 상기 배선의 폭(W2, 도2 참조) 보다는 클 수 있다.A plurality of bonding plates 150 are attached on the plurality of wires 120 to be electrically connected to the plurality of wires 120. In this case, the wirings 120 and the wirings 120 may be attached to the bonding plates 150 so that a short circuit does not occur. The arrangement of the bonding plates 150 for this purpose will be described in detail below. In addition, the plurality of bonding plates 150 may have a polygonal or circular shape. In addition, the widths of the plurality of bonding plates 150 may be smaller than the pitch P of the wirings (see FIG. 2) and larger than the widths of the wirings (W 2 and FIG. 2).

기판(100) 상에 반도체 칩(130)이 배치될 수 있다. 도시되지는 않았지만, 반도체 칩(130)은 복수의 반도체 칩이 적층된 형태이거나 서로 다른 영역에 개별적으로 배치될 수도 있다. 반도체 칩(130) 상에는 전력 및 신호의 입출력을 위한 복수의 본딩 패드들(132)이 형성된다.The semiconductor chip 130 may be disposed on the substrate 100. Although not shown, the semiconductor chip 130 may be stacked in a plurality of semiconductor chips or may be individually disposed in different areas. A plurality of bonding pads 132 are formed on the semiconductor chip 130 for inputting and outputting power and signals.

와이어 본딩 공정을 수행하여, 본딩 패드들(132)과 이에 대응되는 복수의 배선들(120)을 와이어(140)에 의해 전기적으로 연결할 수 있다. 이 경우에 있어서, 와이어(140)는 배선들(120) 상에 부착된 복수의 본딩 플레이트들(150)에 접촉된다. 본딩 플레이트(150)와 와이어(140)의 전기적 접촉을 좋게 하기 위하여, 고전압 방전에 의해 와이어(140)의 일단부에 와이어 볼(미도시)을 형성하고, 상기 와이어 볼을 본딩 플레이트(150) 상에 접촉 및 가압시킬 수 있다. 종래의 방법과는 달리, 본 발명은 일정한 면적을 가지는 본딩 플레이트(150)을 서로 단락되지 않도록 배선(120) 상에 미리 부착하여, 이후에 와이어(140) 또는 와이어 볼을 본딩 플레이트(150)의 면적을 벗어나지 않도록 본딩 플레이트(150) 상에 부착함으로써, 와이어 본딩이 용이해지고 또한 단락방지에 효과적이다.By performing the wire bonding process, the bonding pads 132 and the plurality of wires 120 corresponding thereto may be electrically connected by the wire 140. In this case, the wire 140 is in contact with the plurality of bonding plates 150 attached on the wires 120. In order to improve electrical contact between the bonding plate 150 and the wire 140, a wire ball (not shown) is formed at one end of the wire 140 by high voltage discharge, and the wire ball is formed on the bonding plate 150. Can be contacted and pressurized. Unlike the conventional method, the present invention attaches the bonding plate 150 having a predetermined area on the wiring 120 in advance so as not to short-circuit each other, and then attaches the wire 140 or the wire ball to the bonding plate 150. By attaching on the bonding plate 150 so as not to deviate from the area, wire bonding becomes easy and is effective for preventing short circuit.

도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 본딩 플레이트의 부착 공정을 도시하는 단면도이다.4A to 4C are cross-sectional views showing a bonding plate attaching process according to an embodiment of the present invention.

도 4a를 참조하면, 복수의 배선들(120)이 그 표면에 형성된 기판(100)을 제공한다. 기판(100)은 당해 기술분야에 공지된 바와 같이 인쇄회로기판일 수 있으며, 배선들(120)은 상기 인쇄회로기판 상에 형성된 접속 패드일 수 있다. 배선들(120)은 상부에 금(Au)층이 도금된 니켈(Ni) 및 구리(Cu) 등의 금속층으로 이루어질 수 있다.Referring to FIG. 4A, a plurality of wires 120 provide a substrate 100 formed on a surface thereof. The substrate 100 may be a printed circuit board as known in the art, and the wirings 120 may be connection pads formed on the printed circuit board. The wirings 120 may be formed of metal layers, such as nickel (Ni) and copper (Cu), on which a gold (Au) layer is plated.

이어서, 복수의 본딩 플레이트들(150)을 평판(160) 상에 배선들(120)의 위치에 대응하도록 배열한다. 본딩 플레이트들(150)의 배열에 대하여는 하기에 상세하게 설명하기로 한다. 복수의 본딩 플레이트들(150)은 접착층(미도시)에 의하여 평 판(160)에 부착되며, 평판(160)은 예를 들어 접착테이프일 수 있다. 이어서, 평판(160)을 뒤집어, 복수의 본딩 플레이트들(150)이 복수의 배선들(120)과 대면시킨다.Next, the plurality of bonding plates 150 are arranged to correspond to the positions of the wires 120 on the flat plate 160. The arrangement of the bonding plates 150 will be described in detail later. The plurality of bonding plates 150 may be attached to the flat plate 160 by an adhesive layer (not shown), and the flat plate 160 may be, for example, an adhesive tape. Subsequently, the flat plate 160 is turned upside down so that the plurality of bonding plates 150 face the plurality of wires 120.

도 4b를 참조하면, 복수의 본딩 플레이트들(150)을 각각에 대응하는 복수의 배선들(120)과 전기적으로 연결되도록 부착한다. 상기 부착은 예를 들어 프레스부재(170)를 이용한 열 압착에 의하여 수행될 수 있다. 그러나 이는 예시적으로 반드시 이에 한정되는 것은 아니다.Referring to FIG. 4B, the plurality of bonding plates 150 are attached to the plurality of wires 120 corresponding to the plurality of bonding plates 150. The attachment may be performed, for example, by thermal compression using the press member 170. However, this is not necessarily limited thereto by way of example.

도 4c를 참조하면, 상기 부착공정을 완료한 후 평판(160)을 제거한다. 이에 따라, 복수의 본딩 플레이트들(150)은 각각 대응하는 복수의 배선들(120) 상에 부착된다.4C, the plate 160 is removed after completing the attachment process. Accordingly, the plurality of bonding plates 150 are attached on the corresponding plurality of wires 120, respectively.

도시되지는 않았지만, 이어서 기판(100) 상에 복수의 본딩 패드들(132)을 포함하는 하나 또는 그 이상의 반도체 칩(130)을 제공한다. 이어서, 본딩 패드들(132)과 이에 대응하는 본딩 플레이트들(150)을 와이어(140)를 이용하여 본딩한다. 당해 기술 분야에서 알려진 바와 같이, 와이어 본딩 시에 와이어(140)의 선단부에 와이어 볼을 미리 형성하여 본딩하거나, 또는 본딩 플레이트들(150) 상에 캐필러리를 이용하여 볼 범프를 미리 형성하여 본딩을 할 수도 있다.Although not shown, there is then provided one or more semiconductor chips 130 including a plurality of bonding pads 132 on the substrate 100. Subsequently, the bonding pads 132 and the bonding plates 150 corresponding thereto are bonded using the wire 140. As known in the art, a wire ball may be formed in advance at the tip of the wire 140 at the time of wire bonding, or a ball bump may be previously formed on the bonding plates 150 using a capillary to bond. You can also do

도 5은 본 발명의 일 실시예에 따른 본딩 플레이트(150)의 내부 구조를 도시하는 단면도이다.5 is a cross-sectional view showing the internal structure of the bonding plate 150 according to an embodiment of the present invention.

도 5를 참조하면, 본딩 플레이트들(150)는 세 개의 내부층들(152, 154, 156)을 가질 수 있다. 제1 내부층(152)은 구리(Cu) 또는 구리 합금을 포함할 수 있다. 제2 내부층(154)은 니켈(Ni) 또는 니켈 합금을 포함할 수 있다. 제3 내부층(156)은 금(Au) 또는 금 합금을 포함할 수 있다. 그러나, 이는 예시적이며, 반드시 이에 한정되는 것은 아니다. 즉, 상기의 구조는 구리 또는 구리 합금으로 통상적으로 형성되는 배선(120)과 본딩 플레이트(150)의 부착, 즉 기계적 및 전기적 접촉을 좋게 하기 위한 하나의 예시적인 구조로서, 상기의 목적을 위한 다른 구조 및 다른 재질도 가능하다. 예를 들어, 본딩 플레이트(150)는 구리(Cu), 니켈(Ni) 및 금(Au)의 조합으로 형성한 합금의 단일 구조로 가질 수 있다.Referring to FIG. 5, the bonding plates 150 may have three inner layers 152, 154, and 156. The first inner layer 152 may include copper (Cu) or a copper alloy. The second inner layer 154 may include nickel (Ni) or a nickel alloy. The third inner layer 156 may include gold (Au) or a gold alloy. However, this is exemplary and is not necessarily limited thereto. That is, the above structure is one exemplary structure for the adhesion of the wiring 120 and the bonding plate 150, which is usually formed of copper or a copper alloy, that is, mechanical and electrical contact. Structures and other materials are also possible. For example, the bonding plate 150 may have a single structure of an alloy formed of a combination of copper (Cu), nickel (Ni), and gold (Au).

도 6a 내지 도 6c는 도 3의 반도체 패키지의 배선 상에 부착된 본딩 플레이트의 배열방법을 도시하는 여러 예이다.6A through 6C are various examples illustrating a method of arranging a bonding plate attached on a wiring of the semiconductor package of FIG. 3.

도 6a는 복수의 배선들(120) 상에 복수의 본딩 플레이트들(150)이 나란히 배열함으로써 구현한 배선부(110)를 도시한다. 복수의 본딩 플레이트들(150) 간에 서로 접촉하거나 또는 복수의 배선에 하나의 본딩 플레이트(150)가 접촉함에 의한 전기적 단락이 발생하지 않도록 배열하여야 한다. 복수의 본딩 플레이트들(150)의 높이는 모두 동일하거나 또는 서로 다를 수도 있다. 또한, 도 6a에서는 복수의 본딩 플레이트들(150)이 배선(120) 상에 하나의 열로 배열되어 있으나, 이는 예시적이며, 반드시 이에 한정되는 것은 아니다. 즉, 복수의 본딩 플레이트들(150)이 이와 동일한 방법으로 둘 또는 그 이상의 열로 배선(120) 상에 부착될 수 있다. FIG. 6A illustrates a wiring unit 110 implemented by arranging a plurality of bonding plates 150 side by side on a plurality of wirings 120. The plurality of bonding plates 150 should be arranged so as not to cause an electrical short circuit due to contact with each other or contact of a plurality of bonding plates 150 with a plurality of wires. The heights of the plurality of bonding plates 150 may be the same or different from each other. In addition, although a plurality of bonding plates 150 are arranged in a row on the wiring 120 in FIG. 6A, this is exemplary and is not necessarily limited thereto. That is, the plurality of bonding plates 150 may be attached on the wiring 120 in two or more rows in the same manner.

도 6b는 복수의 본딩 플레이트들(150)이 복수의 배선들(120) 상에 둘 또는 그 이상의 열들로 교차하여 지그재그(zigzag) 배열함으로써 구현한 배선부(110a)를 도시한다. 본 배열 예는 인접한 배선(120) 상의 본딩 플레이트들(150)이 서로 다 른 열에 배열됨으로서, 결과적으로 동일한 열에 배열되는 본딩 플레이트들(150) 간의 간격을 넓히게 된다. 따라서, 도 6a에 도시된 배열 예에 비하여 더 작은 피치 또는 폭을 갖는 배선에 적용할 수 있는 장점을 갖는다.FIG. 6B illustrates a wiring unit 110a in which a plurality of bonding plates 150 are arranged in zigzag by crossing two or more columns on the plurality of wirings 120. In this arrangement example, the bonding plates 150 on the adjacent wiring 120 are arranged in different columns, thereby increasing the spacing between the bonding plates 150 arranged in the same row. Therefore, it has the advantage that it can be applied to the wiring having a smaller pitch or width as compared to the arrangement example shown in Fig. 6A.

도 6c를 참조하면, 제1 높이를 갖는 복수의 제1 본딩 플레이트들(150)과 상기 제1 높이보다 큰 제2 높이를 갖는 복수의 제2 본딩 플레이트들(150a)을 각각 다른 열에 배열함으로써 구현한 배선부(110b)를 도시한다. 이는 높이가 다른 복수의 본딩 플레이트들(150)의 높이 차에 의하여 와이어 본딩 시 와이어들 및/ 또는 배선들 간에서 발생하는 전기적 단락을 효과적으로 방지할 수 있다.Referring to FIG. 6C, a plurality of first bonding plates 150 having a first height and a plurality of second bonding plates 150a having a second height greater than the first height are arranged in different rows, respectively. One wiring portion 110b is shown. This may effectively prevent an electrical short circuit between wires and / or wires during wire bonding due to the height difference between the plurality of bonding plates 150 having different heights.

또한, 도시되지는 않았지만, 제1 본딩 플레이트들(150)과 상기 제2 본딩 플레이트들(150)은 상기 복수의 배선상에 하나 또는 그 이상의 열로 서로 교차하여 배열될 수 있다. 즉, 제1 본딩 플레이트들(150)과 상기 제2 본딩 플레이트들(150)이 복수의 배선(120) 상에 하나의 열을 이루면서 서로 교대로 배열될 수 있다. 또한, 제1 본딩 플레이트들(150)과 상기 제2 본딩 플레이트들(150)이 복수의 배선(120) 상에 둘 또는 그 이상의 열을 이루면서 서로 교대로 교차하여 배열될 수 있다. 또한, 셋 또는 그 이상의 다른 높이를 갖는 복수의 본딩 플레이트들(150)를 상기와 같은 방법으로 배열할 수도 있다.In addition, although not shown, the first bonding plates 150 and the second bonding plates 150 may be arranged to cross each other in one or more rows on the plurality of wires. That is, the first bonding plates 150 and the second bonding plates 150 may be alternately arranged in a row on the plurality of wirings 120. In addition, the first bonding plates 150 and the second bonding plates 150 may be arranged alternately alternately with each other while forming two or more rows on the plurality of wires 120. In addition, a plurality of bonding plates 150 having three or more different heights may be arranged in the above manner.

상술한 바와 같이, 도 3은 기판 및 기판 상에 형성된 배선에 대하여 도시하고 있으나, 본 발명은 이에 한정되지 아니하며, 와이어 본딩에 의해 반도체 칩과 연결되는 반도체 패키지 내부의 임의의 배선 예를 들면, 리드 프레임의 리드 등도 본 발명에 포함될 수 있음은 자명하다. As described above, FIG. 3 illustrates a substrate and a wiring formed on the substrate. However, the present invention is not limited thereto, and any wiring inside the semiconductor package connected to the semiconductor chip by wire bonding, for example, leads Obviously, the lead of the frame may be included in the present invention.

이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible within the scope not departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.

본 발명의 반도체 패키지는, 반도체 패키지의 소형화에 따라 상기 배선들의 피치가 감소되어도, 별도로 성형되어 균일한 크기를 갖는 복수의 본딩 플레이트들을 적용함으로써, 상기 배선과 와이어 사이에 충분한 결합력을 확보하면서도, 와이어 볼 또는 범프 형성의 불규칙성에 의하여 야기되는 배선 사이의 단락에 의한 불량을 감소시킬 수 있다. 즉, 일정한 면적을 가지는 본딩 플레이트을 서로 단락되지 않도록 배선 상에 미리 부착하여, 와이어 또는 와이어 볼을 상기 본딩 플레이트의 면적을 벗어나지 않도록 본딩 플레이트 상에 부착함으로써, 와이어 본딩이 용이해지고 또한 단락방지에 효과적이다.According to the semiconductor package of the present invention, even if the pitch of the wirings is reduced according to the miniaturization of the semiconductor package, by applying a plurality of bonding plates having a separate shape and having a uniform size, a sufficient bonding force between the wiring and the wires is ensured, Defects caused by short circuits between wirings caused by irregularities in ball or bump formation can be reduced. That is, by attaching a bonding plate having a constant area on the wiring in advance so as not to short-circuit each other, and attaching a wire or wire ball on the bonding plate so as not to leave the area of the bonding plate, wire bonding is facilitated and effective in preventing short circuit. .

Claims (15)

기판;Board; 상기 기판 상에 배치되는 복수의 배선들;A plurality of wirings disposed on the substrate; 상기 복수의 배선들 상에 전기적으로 연결되도록 부착되는 복수의 본딩 플레이트;A plurality of bonding plates attached to the plurality of wires to be electrically connected to each other; 상기 기판 상에 탑재되며, 복수의 본딩 패드들을 포함하는 하나 이상의 반도체 칩; 및At least one semiconductor chip mounted on the substrate and including a plurality of bonding pads; And 상기 본딩 플레이트들과 상기 본딩 패드들을 전기적으로 연결하는 복수의 와이어를 포함하는 것을 특징으로 하는 반도체 패키지.And a plurality of wires electrically connecting the bonding plates and the bonding pads. 제 1 항에 있어서, 상기 본딩 플레이트는 구리, 니켈, 및 금 중의 하나, 또는 이들의 조합을 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the bonding plate comprises one of copper, nickel, and gold, or a combination thereof. 제 1 항에 있어서, 상기 복수의 본딩 플레이트들은 다각형 또는 원형의 형상인 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the plurality of bonding plates have a polygonal or circular shape. 제 1 항에 있어서, 상기 복수의 본딩 플레이트들의 폭은 상기 배선의 피치보다는 작고, 상기 배선의 폭보다는 큰 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein a width of the plurality of bonding plates is smaller than a pitch of the wiring and larger than a width of the wiring. 제 1 항에 있어서, 상기 복수의 본딩 플레이트들의 높이는 모두 동일한 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the plurality of bonding plates have the same height. 제 1 항에 있어서, 상기 복수의 본딩 플레이트들은 상기 복수의 배선 상에 하나 또는 그 이상의 열로 나란히 배열되는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the plurality of bonding plates are arranged side by side in one or more rows on the plurality of wires. 제 1 항에 있어서, 상기 복수의 본딩 플레이트들은 상기 복수의 배선 상에 둘 또는 그 이상의 열들로 교차하여 지그재그(zigzag) 배열되는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the plurality of bonding plates are arranged zigzag in two or more rows on the plurality of wires. 제 1 항에 있어서, 상기 복수의 본딩 플레이트들은 제1 높이를 갖는 복수의 제1 본딩 플레이트들과 상기 제1 높이보다 큰 제2 높이를 갖는 제2 본딩 플레이트를 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the plurality of bonding plates comprises a plurality of first bonding plates having a first height and a second bonding plate having a second height greater than the first height. 제 8 항에 있어서, 상기 제1 본딩 플레이트들과 상기 제2 본딩 플레이트들은 상기 복수의 배선상에 하나 또는 그 이상의 열로 서로 교대로 및/또는 교차하여 배열된 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 8, wherein the first bonding plates and the second bonding plates are arranged alternately and / or alternately with each other in one or more rows on the plurality of wires. 제 1 항에 있어서, 상기 기판은 인쇄회로기판이며, 상기 배선은 상기 인쇄회로기판 상에 형성된 접속 패드인 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the substrate is a printed circuit board, and the wiring is a connection pad formed on the printed circuit board. 제 1 항에 있어서, 상기 배선은 리드 프레임의 리드인 것을 특징으로 하는 반도체 패키지.The semiconductor package according to claim 1, wherein the wiring is a lead of a lead frame. 복수의 배선들을 포함하는 기판을 제공하는 단계;Providing a substrate including a plurality of wirings; 복수의 본딩 플레이트들을 접착층이 형성된 평판 상에 상기 배선들의 위치에 대응하도록 배열하는 단계;Arranging a plurality of bonding plates corresponding to the positions of the wirings on the flat plate on which the adhesive layer is formed; 상기 복수의 본딩 플레이트들을 상기 복수의 배선들과 전기적으로 연결되도록 부착하는 단계;Attaching the plurality of bonding plates to be electrically connected to the plurality of wires; 상기 기판 상에 복수의 본딩 패드들을 포함하는 하나 이상의 반도체 칩을 제공하는 단계; 및Providing at least one semiconductor chip comprising a plurality of bonding pads on the substrate; And 상기 본딩 패드들과 상기 본딩 플레이트들을 와이어 본딩하는 단계를 포함하는 반도체 패키지의 제조 방법.Wire bonding the bonding pads and the bonding plates. 제 12 항에 있어서, 상기 복수의 본딩 플레이트들을 상기 복수의 배선들과 전기적으로 연결되도록 부착하는 단계는, 열압착에 의하여 수행되는 것을 특징으로 하는 반도체 패키지의 제조방법.The method of claim 12, wherein attaching the plurality of bonding plates to be electrically connected to the plurality of wires is performed by thermocompression bonding. 제 12 항에 있어서, 상기 기판은 인쇄회로기판이며, 상기 배선은 상기 인쇄회로기판 상에 형성된 접속 패드인 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 12, wherein the substrate is a printed circuit board, and the wiring is a connection pad formed on the printed circuit board. 제 12 항에 있어서, 상기 배선은 리드 프레임의 리드인 것을 특징으로 하는 반도체 패키지.The semiconductor package according to claim 12, wherein the wiring is a lead of a lead frame.
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