KR20070118474A - Storage node contact plug and method for manufacturing the same - Google Patents

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KR20070118474A
KR20070118474A KR1020060052652A KR20060052652A KR20070118474A KR 20070118474 A KR20070118474 A KR 20070118474A KR 1020060052652 A KR1020060052652 A KR 1020060052652A KR 20060052652 A KR20060052652 A KR 20060052652A KR 20070118474 A KR20070118474 A KR 20070118474A
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강인철
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삼성전자주식회사
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Abstract

A storage node contact plug and a method for manufacturing the same are provided to enlarge an area thereof by burying a concave part with a silicon layer using a selective epitaxial growth process. An impurity region(108a,108b) is formed on a surface of a semiconductor substrate(100). A plugging member(130) having a concave upper surface is formed on the semiconductor substrate in order to be electrically to the impurity region. A buried layer(134) having a flat upper surface is formed to bury the concave upper surface of the plugging member. The plugging member includes a lower part connected electrically to the impurity region, and an upper part having a concave upper surface. The width of the upper part is larger than the width of the lower part. Further, the plugging member is a impurities-doped amorphous polysilicon.

Description

스토리지 노드 콘택 플러그 및 이의 제조 방법{Storage node contact plug and method for manufacturing the same}Storage node contact plug and method for manufacturing the same

도 1은 종래 기술에 따른 상부가 확장된 스토리지 노드 콘택 플러그를 포함한 반도체 장치를 설명하기 위한 개략적인 단면도이다. 1 is a schematic cross-sectional view illustrating a semiconductor device including an extended storage node contact plug according to the related art.

도 2는 본 발명의 일 실시예에 따른 상부가 확장된 스토리지 노드 콘택 플러그를 포함한 반도체 장치를 설명하기 위한 개략적인 단면도이다. 2 is a schematic cross-sectional view illustrating a semiconductor device including an extended storage node contact plug according to an exemplary embodiment of the present invention.

도 3 내지 도 9는 도 2에 도시된 상부가 확장된 스토리지 노드 콘택 플러그를 포함한 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 3 to 9 are schematic cross-sectional views illustrating a method of manufacturing a semiconductor device including an extended storage node contact plug shown in FIG. 2.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 필드 영역100 semiconductor substrate 102 field region

104 : 액티브 패턴 106 : 게이트 구조물104: active pattern 106: gate structure

108 : 불순물 영역 110 : 콘택 패드108: impurity region 110: contact pad

112 : 제1 층간 절연막 114 : 식각 저지막112: first interlayer insulating film 114: etch stop film

116 : 제2 층간 절연막 118 : 포토레지스트 패턴116: Second interlayer insulating film 118: Photoresist pattern

120 : 제1 홀 122 : 제2 홀120: first hole 122: second hole

124 : 제3 홀 126 : 스토리지 노드 콘택홀124: third hole 126: storage node contact hole

128 : 도전 물질 130 : 플러깅 부재128: conductive material 130: plugging member

132 : 오목한 부위 134 : 매립층132: recessed portion 134: buried layer

136 : 스토리지 노드 콘택 플러그 140 : 커패시터 136: storage node contact plug 140: capacitor

본 발명은 스토리지 노드 콘택 플러그 및 이의 형성 방법에 관한 것이다. 보다 상세하게는, 평탄한 상부 표면을 갖는 매립층을 포함하는 스토리지 노드 콘택 플러그 및 이의 형성 방법에 관한 것이다. The present invention relates to a storage node contact plug and a method of forming the same. More specifically, it relates to a storage node contact plug and a method of forming the same comprising a buried layer having a flat top surface.

최근의 반도체 장치들은 기능적인 면에 있어 높은 축적 용량을 가지면서 고속 동작이 요구된다. 이를 위하여 상기 반도체 장치들은 집적도, 응답 속도 및 신뢰도를 향상시키기 위한 방향으로 제조 기술들이 개발되고 있다.Recent semiconductor devices require high speed operation while having a high storage capacity in terms of functionality. To this end, the semiconductor devices have been developed with manufacturing techniques in order to improve the degree of integration, response speed and reliability.

상기 반도체 장치로서는 정보의 입력과 출력이 자유롭고, 고용량을 갖는 디램(DRAM) 장치가 범용적으로 이용되고 있다. 상기 디램 장치의 각 메모리 셀에는 하나의 액서스 트랜지스터(access transistor)와 하나의 축적 커패시터가 포함된다. As the semiconductor device, a DRAM device having free input and output of information and having a high capacity is widely used. Each memory cell of the DRAM device includes one access transistor and one storage capacitor.

상기 메모리 셀의 집적도가 증가됨에 따라, 각 셀이 형성되는 수평 면적은 더욱 감소되고 있다. 때문에, 상기 축소된 면적 내에 높은 커패시턴스를 갖는 것이 보다 중요한 문제로 부각되고 있다. As the degree of integration of the memory cells is increased, the horizontal area in which each cell is formed is further reduced. For this reason, having a high capacitance in the reduced area has emerged as a more important problem.

상기 커패시턴스 증가를 위하여, 유전율이 높은 유전막을 적용하는 방법 및 커패시터의 유효면적의 증가시키는 방법을 생각할 수 있다. In order to increase the capacitance, a method of applying a dielectric film having a high dielectric constant and a method of increasing the effective area of a capacitor can be considered.

구체적으로, Al2O3, Ta2O5, HfO2막 등과 같이 고유전율을 갖는 물질을 커패시터의 유전막으로 사용하는 방법이 활발히 연구되고 있다. 그러나, 상기 고 유전물질을 갖는 유전막을 형성하는 경우, 이 후의 공정 조건들까지 최적화시켜야 하므로 실제적으로 적용하는데는 어려움이 있다. Specifically, a method of using a material having a high dielectric constant such as an Al 2 O 3 , Ta 2 O 5 , HfO 2 film, etc. as a dielectric film of a capacitor has been actively studied. However, in the case of forming the dielectric film having the high dielectric material, it is difficult to apply practically since it must be optimized up to the following process conditions.

또한 커패시터의 유효 면적을 증가시키기 위해서는 초기의 평면 커패시터 구조에서 스택형 또는 트렌치형 커패시터 구조로 변화되고 있으며, 스택형 커패시터 구조에서도 실린더형 커패시터 구조로 변화되고 있다. In addition, in order to increase the effective area of the capacitor has been changed from the initial planar capacitor structure to the stacked or trench capacitor structure, the stacked capacitor structure is also changed to the cylindrical capacitor structure.

그리고 상기 커패시터의 배치 방법이 중요하게 부각되고 있다. 상기 디램 장치의 경우, 커패시터는 액서스 트랜지스터의 소스/드레인의 어느 한 영역과 전기적으로 접속하여야 하므로, 상기 커패시터가 형성되는 영역은 하부의 소스/드레인의 위치에 따라 한정된다. 그러므로, 이웃하는 커패시터간의 마진이 협소하여 커패시터가 서로 쇼트되는 등의 불량이 발생하게 된다. In addition, a method of arranging the capacitor is important. In the case of the DRAM device, since the capacitor must be electrically connected to any one region of the source / drain of the access transistor, the region where the capacitor is formed is defined according to the position of the lower source / drain. Therefore, the margins between neighboring capacitors are narrow, resulting in a defect such as shorting of capacitors with each other.

이를 해결하기 위하여 한정된 영역 내에서 상기 커패시터들이 하부의 소스/드레인의 위치에 관계없이 최대한 유효 면적을 증가시키고 이웃하는 커패시터들 사이가 넓게 배치될 수 있도록 스토리지 노드 콘택 플러그 상에 랜딩 패드 전극을 더 형성하고 있다. In order to solve this problem, a landing pad electrode is further formed on the storage node contact plug so that the capacitors can increase the effective area as much as possible regardless of the position of the underlying source / drain and be disposed widely between neighboring capacitors. Doing.

그러나 상기 랜딩 패드 전극을 형성하기 위해서는 증착 공정, 사진 공정 및 식각 공정을 추가하여야 하므로 공정이 매우 복잡해진다. 더구나, 상기 랜딩 패드 전극을 형성하기 위해서는 미세한 포토레지스트 패턴이 요구되므로, 매우 짧은 파 장을 갖는 노광 소스인 ArF를 이용한 사진 공정을 수행하여야 한다. 때문에, 공정 비용이 매우 증가되는 단점이 있다.However, in order to form the landing pad electrode, a deposition process, a photo process, and an etching process need to be added, which makes the process very complicated. In addition, since a fine photoresist pattern is required to form the landing pad electrode, a photo process using ArF, an exposure source having a very short wavelength, must be performed. Therefore, there is a disadvantage that the process cost is greatly increased.

최근에는 이를 해결하기 위해 상기 랜딩 패드 전극을 형성하지 않고, 상기 스토리지 노드 콘택 플러그의 상부를 컵(cup) 모양과 같이 확장시키는 방법을 이용하고 있다. 상기 방법은 소위 ‘enlarging 공정’으로 불려진다.Recently, in order to solve this problem, a method of extending the upper portion of the storage node contact plug like a cup without forming the landing pad electrode is used. This method is called the 'enlarging process'.

도 1은 종래 기술에 따른 상부가 확장된 스토리지 노드 콘택 플러그를 포함한 반도체 장치를 설명하기 위한 개략적인 단면도이다. 여기서 상기 반도체 장치는 디램(DRAM) 장치 인 것이 바람직하다. 1 is a schematic cross-sectional view illustrating a semiconductor device including an extended storage node contact plug according to the related art. The semiconductor device is preferably a DRAM device.

도 1을 참조하면, 상부가 확장된 스토리지 노드 콘택 플러그(16, 점선까지 포함)가 상부에는 커패시터(18, 점선)과 하부에는 콘택 패드(14)와 연결되어 있다. 그리고 상기 커패시터(18)은 상기 스토리지 노드 콘택 플러그(16)의 상부 표면의 일측에 위치하고 있다. 그리고 상기 콘택 패드(14)는 반도체 기판(10)의 아래에 형성된 드레인 영역(12)에 전기적으로 접촉되어 있다. 그리고 상기 스토리지 노드 콘택 플러그(16)는 제1 층간 절연막(20), 식각 저지막(22) 및 제2 층간 절연막(24)에 매립되어 있다.Referring to FIG. 1, an extended storage node contact plug 16 (including a dotted line) is connected to a capacitor 18 (dashed line) at an upper portion and a contact pad 14 at a lower portion thereof. The capacitor 18 is located on one side of an upper surface of the storage node contact plug 16. The contact pad 14 is in electrical contact with the drain region 12 formed under the semiconductor substrate 10. The storage node contact plug 16 is buried in the first interlayer insulating layer 20, the etch stop layer 22, and the second interlayer insulating layer 24.

도시된 바와 같이, 상기의 방법은 상술된 랜딩 패드 전극을 형성하지 않아도 되고, 또한 상기 커패시터(18)와 다른 커패시터의 거리(A)가 넓어 배치가 용이한 장점을 갖고 있다.As shown, the above method does not need to form the above-described landing pad electrode, and also has the advantage that the distance A between the capacitor 18 and the other capacitor is large, so that the arrangement is easy.

그러나 실제적으로 도 1에서 실선으로 도시된 바와 같이, 상기 스토리지 노드 콘택 플러그의 상부에 에지 부위에서 중앙 부위로 갈수록 깊어지는 오목한 부 위(26)가 발생된다. 상기 오목한 부위(26)는 상기 스토리지 노드 콘택 플러그를 제조하는 과정 중에 사용되는 화학적 기계적 연마의 디싱(dishing)에 의하여 발생된다.In practice, however, as shown by the solid line in FIG. 1, a concave portion 26 is formed in the upper portion of the storage node contact plug that deepens from an edge portion to a center portion. The recess 26 is caused by dishing of chemical mechanical polishing used during the manufacture of the storage node contact plug.

이로 말미암아. 상기 스토리지 노드 콘택 플러그의 상부 표면은 오목한 형상으로 라운딩(rounding)되고, 이는 후속에 형성되는 커패시터(18, 실선)를 기울어지게 만들고, 상기 오목한 부위(26) 만큼 면적이 줄어 저항을 증가시킨다. Because of this. The upper surface of the storage node contact plug is rounded into a concave shape, which inclines the capacitor 18 (solid line) that is subsequently formed and reduces the area by the concave portion 26 to increase the resistance.

따라서, 본 발명의 목적은 커패시터의 기울어짐을 방지하고, 상기 커패시터와의 저항을 낮추는 스토리지 노드 콘택 플러그를 제공하는 것이다.Accordingly, an object of the present invention is to provide a storage node contact plug which prevents the inclination of a capacitor and lowers the resistance with the capacitor.

본 발명의 다른 목적은 상기 스토리지 노드 콘택 플러그를 제조하는데 적합한 형성 방법을 제공하는 것이다.Another object of the present invention is to provide a forming method suitable for manufacturing the storage node contact plug.

상기한 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 스토리지 노드 콘택 플러그는 반도체 기판의 표면 부위에 형성된 불순물 영역과 전기적으로 접속하도록 상기 반도체 기판 상에 형성되며, 오목한 상부 표면을 갖는 플러깅 부재 및 상기 상부 표면의 오목한 부위를 매립하고, 평탄한 상부 표면을 갖는 매립층으로 이루어진다. In order to achieve the above object, a storage node contact plug according to an embodiment of the present invention is formed on the semiconductor substrate to electrically connect with an impurity region formed on a surface portion of the semiconductor substrate, and a plugging member having a concave upper surface. A recessed portion of the upper surface is embedded, and a buried layer having a flat upper surface.

여기서 상기 플러깅 부재는 상기 불순물 영역과 전기적으로 접속하는 하부 및 상기 하부보다 넓은 폭을 가지며 상기 오목한 상부 표면을 갖는 상부를 포함하는 것이 바람직하다.Preferably, the plugging member includes a lower portion electrically connected to the impurity region and an upper portion having a wider width than the lower portion and having the concave upper surface.

그리고 상기 플러깅 부재는 불순물이 도핑된 비정질 폴리 실리콘을 포함하는 것이 바람직하다. The plugging member may include amorphous polysilicon doped with impurities.

그리고 상기 매립층은 에피텍셜 성장된 실리콘층 인 것이 바람직하다.The buried layer is preferably an epitaxially grown silicon layer.

상기한 다른 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 스토리지 노드 콘택 플러그 형성 방법은 먼저, 반도체 기판의 표면 부위에 형성된 불순물 영역과 전기적으로 접속하도록 상기 반도체 기판 상에 오목한 상부 표면을 갖는 플러깅 부재를 형성한다. 이어서 상기 상부 표면의 오목한 부위를 매립하고, 평탄한 상부 표면을 갖는 매립층을 형성하여 이루어진다. In order to achieve the above object, a method of forming a storage node contact plug according to an embodiment of the present invention may first include plugging a concave upper surface on the semiconductor substrate to electrically connect with an impurity region formed on a surface portion of the semiconductor substrate. Forms a member. Subsequently, the recessed portion of the upper surface is embedded, and a buried layer having a flat upper surface is formed.

여기서 상기 플러깅 부재는 상기 불순물 영역과 전기적으로 접속하는 하부 및 상기 하부보다 넓은 폭을 가지며 상기 오목한 상부 표면을 갖는 상부를 형성하여 이루어지는 것이 바람직하다. Here, the plugging member is preferably formed by forming a lower portion electrically connected to the impurity region and an upper portion having a wider width than the lower portion and having the concave upper surface.

그리고 상기 플러깅 부재는 불순물이 도핑된 비정질 폴리 실리콘을 포함하는 것이 바람직하다. The plugging member may include amorphous polysilicon doped with impurities.

그리고 상기 매립층은 선택적 에피텍셜 성장 기술에 의해 형성되는 것이 바람직하다. And the buried layer is preferably formed by a selective epitaxial growth technique.

본 발명의 일 실시예에 따르면, 연마 공정의 디싱에 의하여 발생된 오목한 부위를 선택적 에피텍셜 성장 기술을 이용한 실리콘층으로 매립시켜 스토리지 노드 콘택 플러그의 면적을 확장시킬 뿐만 아니라 상기 스토리지 노드 콘택 플러그의 상부 표면을 평탄하게 한다. 이로써, 후속에 형성되는 커패시터와의 저항을 낮추고, 상기 커패시터의 기울어짐을 방지할 수 있다.According to an embodiment of the present invention, the recessed portion generated by the dishing of the polishing process is embedded in the silicon layer using the selective epitaxial growth technique to expand the area of the storage node contact plug as well as the upper portion of the storage node contact plug. Level the surface. As a result, the resistance with the capacitor formed subsequently can be lowered, and the inclination of the capacitor can be prevented.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 일 실시예에 따른 상부가 확장된 스토리지 노드 콘택 플러그를 포함한 반도체 장치를 설명하기 위한 개략적인 단면도이다. 2 is a schematic cross-sectional view illustrating a semiconductor device including an extended storage node contact plug according to an exemplary embodiment of the present invention.

도 2를 참조하면, 필드 영역(102)에 의하여 액티브 패턴(104)이 정의된 반도체 기판(100) 상에 게이트 구조물(106)들이 형성되어 있다. 그리고, 상기 게이트 구조물(106) 양측의 반도체 기판(100)의 아래에 제1 불순물 영역(108a)과 제2 불순물 영역(108b)이 형성되어 있다. 여기서 상기 액티브 패턴(104)의 중심 부위에 해당하는 제1 불순물 영역(108a)은 비트 라인(도시하지 않음)과 전기적으로 접속하기 위한 영역이 되고, 상기 액티브 패턴(104)의 양측에 해당하는 제2 불순물 영역(108b)은 커패시터(140)와 전기적으로 접속하기 위한 영역이 된다. Referring to FIG. 2, gate structures 106 are formed on the semiconductor substrate 100 in which the active pattern 104 is defined by the field region 102. The first impurity region 108a and the second impurity region 108b are formed under the semiconductor substrate 100 on both sides of the gate structure 106. Here, the first impurity region 108a corresponding to the center portion of the active pattern 104 is a region for electrically connecting with a bit line (not shown), and is formed on both sides of the active pattern 104. The two impurity regions 108b become regions for electrically connecting the capacitor 140.

상기 게이트 구조물(106)들 사이에 상기 액티브 패턴(104)의 제1 불순물 영역(108a)과 연결되는 자기 정렬 제1 콘택 패드(110a) 및 제2 불순물 영역(108b)과 접속하는 자기 정렬 제2 콘택 패드(110b)가 형성되어 있다. Self-aligned second connected to the first contact pad 110a and the second impurity region 108b that are connected to the first impurity region 108a of the active pattern 104 between the gate structures 106. The contact pad 110b is formed.

상기 게이트 구조물(106)들과 상기 제1 콘택 패드(110a)와 상기 제2 콘택 패드(110b) 상에 제1 층간 절연막(112), 식각 저지막(114) 및 제2 층간 절연막(116)이 순차적으로 형성되어 있다. The first interlayer insulating layer 112, the etch stop layer 114, and the second interlayer insulating layer 116 are formed on the gate structures 106, the first contact pad 110a, and the second contact pad 110b. It is formed sequentially.

상기 제2 콘택 패드(110b)와 전기적으로 접속하도록 상기 제1 층간 절연막(112)과 상기 식각 저지막(114)을 관통하는 하부(130a)와 제2 층간 절연막(116) 에 의하여 둘러 쌓이고, 상기 하부의 폭 보다 넓은 폭을 가지며, 오목한 상부 표면을 갖는 상부(130b)를 포함하는 플러깅 부재(plugging member, 130)와 상기 상부 표면의 오목한 부위를 매립하고, 평탄한 상부 표면(134a)을 갖는 매립층(134)을 포함하는 스토리지 콘택 플러그(136)가 형성되어 있다. The lower interlayer insulating layer 112 and the lower interlayer insulating layer 116 penetrating the first interlayer insulating layer 112 and the etch stop layer 114 are electrically surrounded by the second contact pad 110b. A buried layer having a wider width than the lower portion and having a plugging member 130 including an upper portion 130b having a concave upper surface and a recessed portion of the upper surface, and having a flat upper surface 134a. A storage contact plug 136 is formed that includes 134.

여기서 상기 플러깅 부재(130)는 불순물이 도핑된 비정질 폴리 실리콘을 포함하는 것이 바람직하다. 그리고 상기 매립층(134)은 에피텍셜 성장된 실리콘층 인 것이 바람직하다. Here, the plugging member 130 preferably includes amorphous polysilicon doped with impurities. The buried layer 134 may be an epitaxially grown silicon layer.

상기 스토리지 노드 콘택 플러그(136)의 상부 표면(134a)의 일측에 커패시터(140)가 형성되어 있다. A capacitor 140 is formed on one side of the upper surface 134a of the storage node contact plug 136.

이하에서는 상기에서 설명한 반도체 장치를 제조하기에 적합한 방법들을 설명한다. Hereinafter, methods suitable for manufacturing the semiconductor device described above will be described.

도 3 내지 도 9는 도 2에 도시된 상부가 확장된 스토리지 노드 콘택 플러그를 포함한 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 3 to 9 are schematic cross-sectional views illustrating a method of manufacturing a semiconductor device including an extended storage node contact plug shown in FIG. 2.

도 3을 참조하면, 반도체 기판(100)에 통상의 소자 분리 공정을 수행하여 필드 영역(102)과 액티브 패턴(104)을 형성한다. 계속하여 상기 액티브 패턴(104)의 아래에 열산화법(thermal oxidation)으로 얇은 게이트 산화막을 성장시킨 후, 도전 물질로 이루어지는 게이트 전극막 및 하드 마스크막을 형성한다. 다음에, 상기 하드 마스크막 및 게이트 전극막을 패터닝하여 게이트 전극 패턴 및 하드 마스크 패턴이 적층된 형태의 게이트 구조물(106)을 형성한다. 이어서, 게이트 구조물(106)을 마스크로 이용하여 불순물을 이온 주입하여 상기 게이트 구조물(106) 양 측의 반도체 기판(100)의 아래에 제1 불순물 영역(108a)과 제2 불순물 영역(108b)을 형성한다. Referring to FIG. 3, a field isolation process is performed on the semiconductor substrate 100 to form a field region 102 and an active pattern 104. Subsequently, a thin gate oxide film is grown under the active pattern 104 by thermal oxidation, and then a gate electrode film and a hard mask film made of a conductive material are formed. Next, the hard mask film and the gate electrode film are patterned to form a gate structure 106 in which a gate electrode pattern and a hard mask pattern are stacked. Subsequently, impurities are ion-implanted using the gate structure 106 as a mask to form the first impurity region 108a and the second impurity region 108b under the semiconductor substrate 100 on both sides of the gate structure 106. Form.

여기서 상기 액티브 패턴(104)의 중심 부위에 해당하는 제1 불순물 영역(108a)은 비트 라인(도시하지 않음)과 전기적으로 접속하기 위한 영역이 되고, 상기 액티브 패턴(104)의 양측에 해당하는 제2 불순물 영역(108b)은 커패시터(140)과 전기적으로 접속하기 위한 영역이 된다. Here, the first impurity region 108a corresponding to the center portion of the active pattern 104 is a region for electrically connecting with a bit line (not shown), and is formed on both sides of the active pattern 104. The two impurity regions 108b become regions for electrically connecting with the capacitor 140.

계속하여 상기 게이트 구조물(106) 사이에 자기 정렬 제1 콘택 패드(110a)와 자기 정렬 제2 콘택 패드(110b)를 형성한다. 여기서 자기 정렬 제1 콘택 패드(110a)는 상기 제1 불순물 영역(108a)과 전기적으로 접속된다. 그리고 자기 정렬 제2 콘택 패드(110b)는 상기 제2 불순물 영역(108b)과 전기적으로 접속된다. Subsequently, a self-aligned first contact pad 110a and a self-aligned second contact pad 110b are formed between the gate structures 106. The self-aligned first contact pad 110a is electrically connected to the first impurity region 108a. The self-aligned second contact pad 110b is electrically connected to the second impurity region 108b.

그리고 상기 제1 콘택 패드(110a)는 후속에 형성되는 비트라인(도시하지 않음)과 전기적으로 접속된다. The first contact pad 110a is electrically connected to a bit line (not shown) that is formed later.

이어서 상기 게이트 구조물(106)과 상기 제1 콘택 패드(110a) 및 제2 콘택 패드(110b) 상에 제1 층간 절연막(112)을 형성한다. 계속하여 상기 제1 층간 절연막(112) 상에 식각 저지막(114)을 형성한다. 다음에 상기 식각 저지막(114) 상에 제2 층간 절연막(116)을 형성한다. Subsequently, a first interlayer insulating layer 112 is formed on the gate structure 106, the first contact pad 110a, and the second contact pad 110b. Subsequently, an etch stop layer 114 is formed on the first interlayer insulating layer 112. Next, a second interlayer insulating layer 116 is formed on the etch stop layer 114.

도 4를 참조하면, 상기 제2 층간 절연막(116)상에 상기 스토리지 노드 콘택홀을 패터닝하기 위한 포토레지스트 패턴(118)을 형성한다. 상기 스토리지 노드 콘택홀을 형성하기 위하여, 상기 포토레지스트 패턴(118) 대신에 하드 마스크 패턴을 이용할 수도 있다. 이 때, 사용할 수 있는 하드 마스크 패턴으로는 실리콘 질화막 패턴 또는 실리콘 산화막 패턴 등이 있다. Referring to FIG. 4, a photoresist pattern 118 for patterning the storage node contact hole is formed on the second interlayer insulating layer 116. In order to form the storage node contact hole, a hard mask pattern may be used instead of the photoresist pattern 118. At this time, the hard mask pattern which can be used includes a silicon nitride film pattern, a silicon oxide film pattern and the like.

이어서 상기 포토레지스트 패턴(118)을 식각 마스크로 이용하여 상기 제2 층간 절연막(116)을 부분적으로 이방성 식각하여 제1 홀(120)을 형성한다. Subsequently, the second interlayer insulating layer 116 is partially anisotropically etched using the photoresist pattern 118 as an etching mask to form the first hole 120.

도 5를 참조하면, 상기 포토레지스트 패턴(118)을 제거하지 않은 상태로 상기 제1 홀(120)들의 양 측면 및 바닥 면의 제2 층간 절연막(116)을 등방성으로 식각하여 상기 제1 홀(120)들에 비해 폭이 증가된 제2 홀(122)들을 형성한다. 상기 등방성 식각 공정은 통상의 습식 식각 공정에 의해 수행할 수 있다. Referring to FIG. 5, the second interlayer insulating layer 116 of both side surfaces and the bottom surfaces of the first holes 120 is isotropically etched without removing the photoresist pattern 118 and the first hole ( The second holes 122 are formed to have an increased width compared to the 120. The isotropic etching process may be performed by a conventional wet etching process.

도 6을 참조하면, 상기 포토레지스트 패턴(118)을 마스크로 이용하여 상기 제2 홀(122) 바닥 아래의 식각 저지막(114) 및 제1 층간 절연막(112)을 이방성 식각하여 상기 제2 콘택 패드(110b)의 상부 표면을 노출시키는 제3 홀(124)을 형성한다. 따라서, 상기 제3 홀(124)의 폭은 상기 제2 홀(122)의 폭보다 작다. 이하에서는, 상기 제2 홀(122) 및 제3 홀(124)을 통칭하여 스토리지 노드 콘택홀(126)이라 한다. Referring to FIG. 6, by using the photoresist pattern 118 as a mask, the etch stop layer 114 and the first interlayer insulating layer 112 under the bottom of the second hole 122 are anisotropically etched to form the second contact. A third hole 124 is formed to expose the top surface of the pad 110b. Therefore, the width of the third hole 124 is smaller than the width of the second hole 122. Hereinafter, the second hole 122 and the third hole 124 are collectively referred to as a storage node contact hole 126.

도 7을 참조하면, 상기 포토레지스트 패턴(118)을 통상의 에싱 및 스트립 공정에 의해 제거한다. 이어서 상기 스토리지 노드 콘택홀(126)을 충분하게 매립하도록 상기 제2 층간 절연막(116) 상에 도전 물질(128)을 매립한다.Referring to FIG. 7, the photoresist pattern 118 is removed by a conventional ashing and stripping process. Subsequently, the conductive material 128 is buried in the second interlayer insulating layer 116 to sufficiently fill the storage node contact hole 126.

여기서 상기 도전 물질(128)은 불순물이 도핑된 비정질 폴리 실리콘을 포함하는 것이 바람직하다. The conductive material 128 may include amorphous polysilicon doped with impurities.

도 8을 참조하면, 상기 도전 물질(128)을 화학적 기계적 연마 기술을 이용하여 상기 제2 층간 절연막(116)의 표면이 노출될 때까지 연마하여 플러깅 부재(130) 를 형성한다. Referring to FIG. 8, the conductive material 128 is polished using a chemical mechanical polishing technique until the surface of the second interlayer insulating layer 116 is exposed to form a plugging member 130.

이로써, 상기 제2 콘택 패드(110b)와 전기적으로 접속하도록 상기 제1 층간 절연막(112)과 상기 식각 저지막(114)을 관통하는 하부(130a)와 제2 층간 절연막(116)에 의하여 둘러 쌓이고, 상기 하부의 폭 보다 넓은 폭을 갖는 상부(130b)를 포함하는 플러깅 부재(130)가 형성된다. As a result, it is surrounded by the lower interlayer insulating layer 112 and the lower interlayer insulating layer 116 penetrating the first interlayer insulating layer 112 and the etch stop layer 114 so as to be electrically connected to the second contact pad 110b. A plugging member 130 including an upper portion 130b having a width wider than that of the lower portion is formed.

그러나 이 때, 상기 연마 과정에서 화학적 기계적 연마 공정의 디싱에 의하여 상기 플러깅 부재(130)의 상부 표면(130c)에 오목한 부위(132)가 형성된다. However, at this time, the recessed portion 132 is formed on the upper surface 130c of the plugging member 130 by dishing of the chemical mechanical polishing process in the polishing process.

이로 말미암아. 상기 플러깅 부재(130)의 상부 표면(130c)은 오목한 형상으로 라운딩(rounding)되고, 이는 후속에 형성되는 커패시터를 기울어지게 만들고, 상기 오목한 부위(132) 만큼 면적이 줄어 저항을 증가시킨다. Because of this. The upper surface 130c of the plugging member 130 is rounded in a concave shape, which inclines the subsequently formed capacitor and decreases the area by the concave portion 132 to increase the resistance.

도 9를 참조하면, 상기 연마 공정 후에 클리닝(cleaning) 공정을 수행한다. 상기 클리닝 공정은 통상의 습식 식각 공정에 의해 수행할 수 있다. 이어서 상기 상부 표면(130c)의 오목한 부위(132)를 매립시켜 상기 오목한 부위(132)의 면적만큼 저항을 낮추고, 후속에 형성되는 커패시터(140, 도 2 참조)의 기울어짐을 방지하도록 평탄한 상부 표면(134a) 갖는 매립층(134)을 형성한다.9, a cleaning process is performed after the polishing process. The cleaning process may be performed by a conventional wet etching process. Subsequently, the concave portion 132 of the upper surface 130c is buried to lower the resistance by the area of the concave portion 132, and the flat upper surface (to prevent the inclination of the capacitor 140 (see FIG. 2) formed subsequently) A buried layer 134 having 134a) is formed.

여기서 상기 매립층(134)은 상기 도전 물질(128)을 이용한 선택적 에피텍셜 성장 기술에 의한 실리콘층으로 형성되는 것이 바람직하다. The buried layer 134 is preferably formed of a silicon layer by a selective epitaxial growth technique using the conductive material 128.

그리고 상기 실리콘층의 성장이 가능한 이유는 상기 도전 물질(128)의 구성 물질이 불순물이 도핑된 비정질 폴리 실리콘이기 때문이다. The growth of the silicon layer is possible because the material of the conductive material 128 is amorphous polysilicon doped with impurities.

그리고 상기 매립층(134)의 상부 표면(134a)이 평탄한 이유는, 상기 선택적 에피텍셜 성장 기술을 이용하여 성장된 실리콘층의 성장 특성이 상기 플러깅 부재(130)의 상부 표면(130c)의 에지 부위 같이 뾰족한 첨점(B) 부위에서는 실리콘이 자라지 않는 반면, 이 외의 라운딩(rounding) 부위(C)에서는 상기 실리콘이 잘 자라기 때문이다. The reason why the top surface 134a of the buried layer 134 is flat is that the growth characteristics of the silicon layer grown using the selective epitaxial growth technique are similar to the edges of the top surface 130c of the plugging member 130. This is because the silicon does not grow at the pointed point (B), whereas the silicon grows well at the other rounding (C).

이로써, 상기 제2 콘택 패드(110b)와 전기적으로 접속되고, 상기 제1 층간 절연막(112)과 상기 식각 저지막(114)을 관통하는 하부(130a)와 제2 층간 절연막(116)에 의하여 둘러 쌓이고, 상기 하부의 폭 보다 넓은 폭을 가지며 오목한 상부 표면을 갖는 상부(130b)를 포함하는 플러깅 부재(130)와 상기 상부 표면의 오목한 부위(132)를 매립하고, 평탄한 상부 표면을 갖는 매립층(134)을 포함하는 스토리지 콘택 플러그(136)가 완성된다. As a result, the lower surface 130a and the second interlayer insulating layer 116 are electrically connected to the second contact pad 110b and penetrate the first interlayer insulating layer 112 and the etch stop layer 114. A buried layer 134 having a flat upper surface and a plugging member 130 having a width greater than the width of the lower portion and having a concave upper surface and a concave portion 132 of the upper surface. The storage contact plug 136 is completed.

이어서 상기 도 2를 참조하면, 상기 스토리지 노드 콘택 플러그(136)들 상부의 표면의 일측에 커패시터(140)들을 형성한다. 상기 커패시터(140)을 형성하는 방법을 간단히 설명하면, 우선, 스토리지 노드 콘택 플러그(136)가 형성되어 있는 제2 층간 절연막(116) 상에, BPSG, TEOS 또는 이들이 적층된 형태의 몰드막을 형성한다. 상기 몰드막의 소정 영역을 식각하여 상기 스토리지 노드 콘택 플러그 상부 표면을 노출시키는 개구부를 형성한다. 다음에, 상기 개구부의 표면 및 상기 몰드막 상에 불순물이 도핑된 폴리 실리콘막을 증착하고, 상기 폴리 실리콘막이 증착되어 있는 개구부를 매몰하도록 USG와 같은 물질로서 희생막을 형성한다. 다음에, 상기 몰드막 상에 형성되어 있는 폴리 실리콘막이 제거되어 각 노드가 분리되도록 화학 기계적 연마 공정을 수행한다. 다음에, 상기 희생막 및 몰드막을 등방성 식각 공정 으로 제거하여, 상기 실린더형 스토리지 전극을 형성된다. 이어서, 상기 실린더형 스토리지 전극 내부면 및 외부면에 유전막을 증착한다. 이어서, 상기 유전막 상에 플레이트 전극을 형성한다. 이로써 커패시터(140)가 완성된다.Subsequently, referring to FIG. 2, capacitors 140 are formed on one side of a surface of the storage node contact plugs 136. A method of forming the capacitor 140 will be briefly described. First, on the second interlayer insulating layer 116 on which the storage node contact plug 136 is formed, a BPSG, TEOS, or a mold layer in which these layers are stacked is formed. . A predetermined region of the mold layer is etched to form an opening exposing the upper surface of the storage node contact plug. Next, a polysilicon film doped with impurities is deposited on the surface of the opening and the mold film, and a sacrificial film is formed of a material such as USG to bury the opening on which the polysilicon film is deposited. Next, the polysilicon film formed on the mold film is removed to perform a chemical mechanical polishing process so that each node is separated. Next, the sacrificial film and the mold film are removed by an isotropic etching process to form the cylindrical storage electrode. A dielectric film is then deposited on the inner and outer surfaces of the cylindrical storage electrode. Subsequently, a plate electrode is formed on the dielectric layer. This completes the capacitor 140.

상술한 바와 같이 본 발명에 의하면, 연마 공정의 디싱에 의하여 발생된 오목한 부위를 선택적 에피텍셜 성장 기술을 이용한 실리콘층으로 매립시켜 스토리지 노드 콘택 플러그의 면적을 확장시킬 뿐만 아니라 상기 스토리지 노드 콘택 플러그의 상부 표면을 평탄하게 한다. 이로써, 후속에 형성되는 커패시터와의 저항을 낮추고, 상기 커패시터의 기울어짐을 방지할 수 있다. As described above, according to the present invention, the concave portion generated by dishing in the polishing process is buried in the silicon layer using the selective epitaxial growth technique to expand the area of the storage node contact plug, as well as the upper portion of the storage node contact plug. Level the surface. As a result, the resistance with the capacitor formed subsequently can be lowered, and the inclination of the capacitor can be prevented.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.

Claims (8)

반도체 기판의 표면 부위에 형성된 불순물 영역과 전기적으로 접속하도록 상기 반도체 기판 상에 형성되며, 오목한 상부 표면을 갖는 플러깅 부재(plugging member); 및A plugging member formed on the semiconductor substrate to electrically connect with an impurity region formed on a surface portion of the semiconductor substrate, the plugging member having a concave upper surface; And 상기 상부 표면의 오목한 부위를 매립하고, 평탄한 상부 표면을 갖는 매립층을 포함하는 것을 특징으로 하는 스토리지 노드 콘택 플러그.And a buried layer buried in the concave portion of the top surface, the buried layer having a flat top surface. 제1항에 있어서, 상기 플러깅 부재는 상기 불순물 영역과 전기적으로 접속하는 하부 및 상기 하부보다 넓은 폭을 가지며 상기 오목한 상부 표면을 갖는 상부를 포함하는 것을 특징으로 하는 스토리지 노드 콘택 플러그.The storage node contact plug of claim 1, wherein the plugging member comprises a lower portion electrically connected to the impurity region and an upper portion having a wider width than the lower portion and having the concave upper surface. 제1항에 있어서, 상기 플러깅 부재는 불순물이 도핑된 비정질 폴리 실리콘을 포함하는 것을 특징으로 하는 스토리지 노드 콘택 플러그.The storage node contact plug of claim 1, wherein the plugging member comprises amorphous polysilicon doped with impurities. 제1항에 있어서, 상기 매립층은 에피텍셜 성장된 실리콘층 인 것을 특징으로 하는 스토리지 노드 콘택 플러그.The storage node contact plug of claim 1, wherein the buried layer is an epitaxially grown silicon layer. 반도체 기판의 표면 부위에 형성된 불순물 영역과 전기적으로 접속하도록 상기 반도체 기판 상에 오목한 상부 표면을 갖는 플러깅 부재를 형성하는 단계; 및Forming a plugging member having a concave upper surface on the semiconductor substrate to electrically connect with an impurity region formed in a surface portion of the semiconductor substrate; And 상기 상부 표면의 오목한 부위를 매립하고, 평탄한 상부 표면을 갖는 매립층을 형성하는 단계를 포함하는 것을 특징으로 하는 스토리지 노드 콘택 플러그 제조 방법.Embedding the concave portions of the top surface, and forming a buried layer having a flat top surface. 제5항에 있어서, 상기 플러깅 부재를 형성하는 단계는,The method of claim 5, wherein the forming of the plugging member comprises: 상기 불순물 영역과 전기적으로 접속하는 하부 및 상기 하부보다 넓은 폭을 가지며 상기 오목한 상부 표면을 갖는 상부를 형성하는 단계를 포함하는 것을 특징으로 하는 스토리지 노드 콘택 플러그 제조 방법.Forming a lower portion electrically connected to the impurity region and an upper portion having a wider width than the lower portion and having an upper surface having the concave upper surface. 제5항에 있어서, 상기 플러깅 부재는 불순물이 도핑된 비정질 폴리 실리콘을 포함하는 것을 특징으로 하는 스토리지 노드 콘택 플러그 제조 방법.The method of claim 5, wherein the plugging member comprises amorphous polysilicon doped with an impurity. 제5항에 있어서, 상기 매립층은 선택적 에피텍셜 성장(selective epitaxial growth) 기술에 의해 형성되는 것을 특징으로 하는 스토리지 노드 콘택 플러그 제조 방법.6. The method of claim 5 wherein the buried layer is formed by a selective epitaxial growth technique.
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