KR20070113344A

KR20070113344A - Semiconductor memory apparatus

Info

Publication number: KR20070113344A
Application number: KR1020060046046A
Authority: KR
Inventors: 이지은
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-05-23
Filing date: 2006-05-23
Publication date: 2007-11-29

Abstract

A semiconductor memory device is provided to prevent degradation of operation performance of a sense amplifier according to the voltage difference of a VBLP(Voltage Bit Line Precharge) and a VCP(Voltage Cell Plate). A first voltage generation unit(100) generates a first voltage. A second voltage generation unit(200) generates a second voltage. A voltage stabilization unit(300) maintains a constant level of the first voltage and the second voltage according to a first control signal and a second control signal. The first voltage and the second voltage has an equal target voltage level. The first voltage is a bit line precharge voltage and the second voltage is a cell plate voltage.

Description

Semiconductor Memory Apparatus

도 1은 종래의 기술에 따른 반도체 메모리의 비트 라인 프리차지 전압 발생기와 셀 플레이트 전압 발생기의 블록도,1 is a block diagram of a bit line precharge voltage generator and a cell plate voltage generator of a conventional semiconductor memory;

도 2는 본 발명에 따른 반도체 메모리 장치의 블록도,2 is a block diagram of a semiconductor memory device according to the present invention;

도 3은 본 발명에 따른 반도체 메모리 장치의 회로도이다.3 is a circuit diagram of a semiconductor memory device according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100: VBLP 전압 발생 수단 200: VCP 전압 발생 수단100: VBLP voltage generating means 200: VCP voltage generating means

300: 전압 안정화 수단300: voltage stabilization means

310: 제어부 320: 단락부310: control unit 320: short circuit

본 발명은 반도체 메모리에 관한 것으로, 더욱 구체적으로는 비트 라인 프리차지 전압과 셀 플레이트 전압을 일정한 레벨로 유지하게 하는 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory, and more particularly to a semiconductor memory device for maintaining a bit line precharge voltage and a cell plate voltage at a constant level.

도 1에 도시된 바와 같이 종래의 비트 라인 프리차지 전압(voltage bit line precharge: 이하, VBLP)과 셀 플레이트 전압(voltage cell plate: 이하, VCP)은 VBLP 발생 수단(10)과 VCP 발생 수단(20)에서 각각 생성되어 출력된다.As shown in FIG. 1, a conventional voltage bit line precharge voltage (VBLP) and a cell plate voltage (VCP) may include the VBLP generating means 10 and the VCP generating means 20. Are each generated and output.

각각의 발생 수단은 내부 회로가 동일하고 두 신호 모두 코어전압(voltage core: 이하, VCORE)을 입력으로 하여 생성되며 그 목표 레벨은 VCORE/2로 동일하다. 단, 용도에 따라 이름만 다르게 한 것이다.Each generating means has the same internal circuit and both signals are generated by inputting a voltage core (VCORE), and the target level is the same as VCORE / 2. However, the name is different depending on the purpose.

그러나 종래의 반도체 메모리의 VBLP 발생 수단과 VCP 발생 수단은 같은 레벨의 출력 전압을 생성하여야 하지만 제조공정상의 오차가 있는 경우, 예를 들어 드라이버가 다르거나 또는 저항이나 커패시터의 값이 틀릴 경우, 또는 노이즈(noise)로 인하여 상기 VBLP와 상기 VCP의 전압 차이가 발생할 수 있다. 이와 같이 상기 VBLP와 상기 VCP가 다를 경우, 센스 엠프(sense-amp)의 셀 데이터(cell data) 감지 동작을 열화시키는 문제점이 있다.However, the VBLP generating means and the VCP generating means of the conventional semiconductor memory must generate the same output voltage, but there are errors in the manufacturing process, for example, when the driver is different or the value of the resistor or capacitor is incorrect, or the noise is generated. Noise may cause a voltage difference between the VBLP and the VCP. As described above, when the VBLP and the VCP are different from each other, there is a problem of deteriorating a cell data sensing operation of a sense amp.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 상기 VBLP와 상기 VCP의 전압 차가 발생함에 따라 센스 엠프의 동작 성능 열화를 방지할 수 있도록 한 반도체 메모리 장치를 제공함에 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the above-described problem, and an object thereof is to provide a semiconductor memory device capable of preventing deterioration of operating performance of a sense amplifier as a voltage difference between the VBLP and the VCP occurs.

상기 문제를 해결하기 위한 본 발명에 따른 반도체 메모리 장치는 제 1 전압을 발생시키는 제 1 전압 발생 수단, 제 2 전압을 발생시키는 제 2 전압 발생 수단, 제 1 제어 신호 또는 제 2 제어 신호에 따라 상기 제 1 전압 및 상기 제 2 전압이 일정한 레벨을 유지하도록 하는 전압 안정화 수단을 포함한다.The semiconductor memory device according to the present invention for solving the above problem is based on the first voltage generating means for generating the first voltage, the second voltage generating means for generating the second voltage, the first control signal or the second control signal. And voltage stabilization means for maintaining the first voltage and the second voltage at a constant level.

이하, 본 발명에 따른 반도체 메모리 장치의 바람직한 일실시예를 첨부도면 에 의거하여 상세하게 설명하면 다음과 같다.Hereinafter, a preferred embodiment of a semiconductor memory device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 반도체 메모리 장치의 블록도, 도 3은 본 발명에 따른 반도체 메모리 장치의 회로도이다.2 is a block diagram of a semiconductor memory device according to the present invention, and FIG. 3 is a circuit diagram of the semiconductor memory device according to the present invention.

본 발명은 도 2에서 도시된 바와 같이 제 1 전압을 발생시키는 제 1 전압 발생 수단(100), 제 2 전압을 발생시키는 제 2 전압 발생 수단(200), 제 1 제어 신호 또는 제 2 제어 신호에 따라 상기 제 1 전압 및 상기 제 2 전압이 일정한 레벨을 유지하도록 하는 전압 안정화 수단(300)을 포함한다.As shown in FIG. 2, the present invention relates to a first voltage generating means 100 for generating a first voltage, a second voltage generating means 200 for generating a second voltage, a first control signal or a second control signal. Accordingly, the voltage stabilization means 300 is configured to maintain the first voltage and the second voltage at a constant level.

상기 제 1 전압 발생 수단(100)은 도 2 에 도시된 바와 같이 비트 라인 프리차지 전압(이하, VBLP)을 발생시키는 장치이다.The first voltage generating means 100 is a device for generating a bit line precharge voltage (hereinafter referred to as VBLP) as shown in FIG. 2.

상기 제 2 전압 발생 수단(200)은 도 2 에 도시된 바와 같이 셀 플레이트 전압(이하, VCP)을 발생시키는 장치이다.The second voltage generating means 200 is a device for generating a cell plate voltage (hereinafter referred to as VCP) as shown in FIG.

상기 전압 안정화 수단(300)은 도 3 에 도시된 바와 같이 리셋 신호(RST) 또는 퓨즈(311) 연결 상태에 따라 상기 제 1 제어 신호를 생성하는 제어부(310), 및 상기 제 1 제어 신호와 상기 제 2 제어 신호에 따라 상기 VBLP 발생 수단(100)의 출력단과 상기 VCP 발생 수단(200)의 출력단을 단락 시키는 단락부(320)를 포함한다. 상기 제 2 제어 신호는 테스트 모드 신호(이하, TEST)이다.As illustrated in FIG. 3, the voltage stabilization means 300 includes a controller 310 which generates the first control signal according to a reset signal RST or a fuse 311 connected state, and the first control signal and the first control signal. And a short circuit 320 which short-circuits the output terminal of the VBLP generating means 100 and the output terminal of the VCP generating means 200 according to a second control signal. The second control signal is a test mode signal (hereinafter, TEST).

상기 제어부(310)는 도 3에 도시된 바와 같이 일단에 외부 전압(VDD)을 인가 받는 퓨즈(311), 드레인단이 상기 퓨즈(311)의 타단과 연결되고 게이트단에 리셋 신호(RST)가 인가되며 소오스단은 접지단(VSS)과 연결된 제 1 트랜지스터(N11), 드레인단이 상기 제 1 트랜지스터(N11)의 드레인단과 연결되고 소오스단이 상기 접지 단(VSS)과 연결된 제 2 트랜지스터(N12), 입력단이 상기 제 2 트랜지스터의 드레인단과 연결되고 출력단이 상기 제 2 트랜지스터(N12)의 게이트단과 연결된 제 1 인버터(IV11)를 포함한다. 이때 리셋 신호는 초기에 리셋(rest)할 때 잠깐 하이 상태를 유지하다가 그 이후에는 항상 로우를 유지하는 신호이다.As shown in FIG. 3, the control unit 310 has a fuse 311 having one end applied with an external voltage VDD, a drain end thereof connected to the other end of the fuse 311, and a reset signal RST at the gate end thereof. The second transistor N12 is applied and has a source terminal connected to the first terminal N11 connected to the ground terminal VSS, a drain terminal connected to the drain terminal of the first transistor N11, and a source terminal connected to the ground terminal VSS. ), A first inverter IV11 connected to a drain terminal of the second transistor and an output terminal connected to a gate terminal of the second transistor N12. In this case, the reset signal is a signal that is initially held high for a short time and then always kept low after rest.

상기 단락부(320)는 도 3에 도시된 바와 같이 상기 제 1 제어 신호와 상기 제 2 제어 신호(TEST)를 입력 받는 노어 게이트(NR11), 입력단이 상기 노어 게이트(NR11)의 출력단과 연결된 제 2 인버터(IV12), 게이트단이 상기 제 2 인버터(IV12)의 출력단과 연결되고 드레인단과 소오스단이 각각 상기 VBLP 발생 수단 및 상기 VCP 발생 수단의 출력단과 연결된 제 3 트랜지스터(N13)를 포함한다.As illustrated in FIG. 3, the short circuit 320 includes a NOR gate NR11 receiving the first control signal and the second control signal TEST, and an input terminal connected to an output terminal of the NOR gate NR11. The second inverter IV12 and the gate terminal are connected to the output terminal of the second inverter IV12 and the drain terminal and the source terminal respectively include a third transistor N13 connected to the output terminal of the VBLP generating means and the VCP generating means.

이와 같이 구성된 본 발명에 따른 반도체 메모리의 전압 안정화 장치의 동작 설명은 다음과 같다.Operation of the voltage stabilization device of the semiconductor memory according to the present invention configured as described above is as follows.

먼저 상기 퓨즈(311)가 컷팅(cutting)되지 않고, 상기 테스트 모드 신호(TEST)를 로우로 하면 상기 제 1 인버터(IV11)의 출력 신호는 항상 로우로 출력된다. 또한 테스트 모드 신호(TEST)가 로우이므로 상기 노어 게이트(NR11)의 출력 신호 레벨이 하이가 되고 상기 제 2 인버터(IV12)의 출력 신호가 로우가 되어 상기 제 3 트랜지스터(N13)가 턴오프 된다. 이때 상기VBLP와 상기 VCP의 전압차가 발생하는지 실제로 검측 장치로 측정해보고 전압차가 발생하면 테스트(TEST) 신호를 하이로 천이 시킨다. First, when the fuse 311 is not cut and the test mode signal TEST is set low, the output signal of the first inverter IV11 is always output low. In addition, since the test mode signal TEST is low, the output signal level of the NOR gate NR11 becomes high, and the output signal of the second inverter IV12 becomes low so that the third transistor N13 is turned off. At this time, the voltage difference between the VBLP and the VCP is actually measured by a detection device. When the voltage difference occurs, the test signal is shifted high.

이에 상기 노어 게이트(NR11)의 출력 신호가 로우가 되고 상기 제 2 인버터(IV12)의 출력 신호가 하이가 되어 상기 제 3 트랜지스터(N13)는 턴온 되므로 상 기 VBLP 발생 수단(100)의 출력단과 상기 VCP 발생 수단의 출력단이 단락된다. 따라서 상기 VBLP와 상기 VCP의 상기 전압차가 없어지면 퓨즈(311)을 끊는다. 이어서 테스트 모드를 종료하고 노멀 모드로 진입하면 리셋 신호(RST)에 의해 상기 제 1 인버터(IV11)의 출력 신호 레벨이 하이로 유지된다. 이때 제 2 트랜지스터(N12)는 상기 제 1 인버터(IV11)의 출력 신호가 항상 하이로 유지할 수 있게 하기 위해 상기 제 1 인버터(IV11)와 래치 구조를 하고 있다. 상기 제 1 인버터(IV11)의 출력 신호가 하이가 되면 상기 노어 게이트(NR11)의 출력 신호는 항상 로우로 유지되고 상기 제 2 인버터(IV12)의 출력 신호도 항상 하이로 유지되어 상기 제 3 트랜지스터(N13)는 항상 턴온된다. 따라서 상기 VBLP 발생 수단(100)의 출력단과 상기 VCP 발생 수단(200)의 출력단은 항상 단락 되어 항상 같은 레벨의 출력을 유지할 수 있다. Accordingly, since the output signal of the NOR gate NR11 becomes low and the output signal of the second inverter IV12 becomes high, the third transistor N13 is turned on so that the output terminal of the VBLP generating means 100 and the The output terminal of the VCP generating means is shorted. Therefore, the fuse 311 is blown when the voltage difference between the VBLP and the VCP disappears. Subsequently, when the test mode ends and the normal mode is entered, the output signal level of the first inverter IV11 is kept high by the reset signal RST. In this case, the second transistor N12 has a latch structure with the first inverter IV11 in order to keep the output signal of the first inverter IV11 always high. When the output signal of the first inverter IV11 becomes high, the output signal of the NOR gate NR11 is always kept low, and the output signal of the second inverter IV12 is always kept high, thereby allowing the third transistor ( N13) is always turned on. Therefore, the output terminal of the VBLP generating means 100 and the output terminal of the VCP generating means 200 are always short-circuited to always maintain the same level of output.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

본 발명에 따른 반도체 메모리 장치는 비트 라인 프리차지 전압과 셀 플레이 트 전압을 안정적으로 공급하므로 센스 엠프의 감지 동작 성능을 보장하는 효과가 있다.The semiconductor memory device according to the present invention stably supplies the bit line precharge voltage and the cell plate voltage, thereby ensuring the sensing operation performance of the sense amplifier.

Claims

First voltage generating means for generating a first voltage;

Second voltage generating means for generating a second voltage;

And voltage stabilizing means for maintaining said first voltage and said second voltage at a constant level according to a first control signal or a second control signal.

The method of claim 1,

And a target voltage level of the first voltage and the second voltage is the same.

The method of claim 1,

And wherein the first voltage is a bit line precharge voltage and the second voltage is a cell plate voltage.

The method of claim 1,

The voltage stabilization means includes a control unit for generating the first control signal according to a reset signal and a fuse connection state, and

And a short circuit section for shorting an output terminal of the first voltage generating means and an output terminal of the second voltage generating means in accordance with the first control signal and the second control signal.

The method of claim 4, wherein

The control unit is a fuse that receives an external voltage at one end,

A first transistor having a drain terminal connected to the other end of the fuse, receiving a reset signal at a gate terminal, and a source terminal connected to a ground terminal;

A second transistor having a drain terminal connected to the drain terminal of the first transistor and a source terminal connected to the ground terminal; and

And an inverter having an input terminal coupled to the drain terminal of the second transistor and an output terminal coupled to the gate terminal of the second transistor.

The method of claim 4, wherein

The short circuit part may include a NOR gate configured to receive the first control signal and the second control signal.

An inverter having an input terminal connected to an output terminal of the NOR gate, and

And a gate terminal is connected to an output terminal of the inverter, and a source terminal and a drain terminal each include a transistor connected to an output terminal of the first voltage generating means and the second voltage generating means, respectively.