KR20070106289A - Capacitor with yttrium titanium oxide and method of manufacturing the same - Google Patents
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Abstract
Description
도 1은 종래기술에 따른 MIM 캐패시터의 구조를 도시한 도면,1 is a view showing the structure of a MIM capacitor according to the prior art,
도 2a 및 도 2b는 본 발명의 실시예에 따른 MIM 캐패시터의 구조를 도시한 도면, 2A and 2B illustrate the structure of a MIM capacitor according to an embodiment of the present invention;
도 3은 본 발명의 실시예에 따른 YxTiyOz 유전막이 형성되는 과정을 도시한 도면, 3 is a view showing a process of forming a YxTiyOz dielectric film according to an embodiment of the present invention,
도 4는 YxTiyOz 유전막의 증착을 위한 제1사이클메카니즘을 나타낸 도면,4 shows a first cycle mechanism for depositing a YxTiyOz dielectric film;
도 5는 YxTiyOz 유전막의 증착을 위한 제2사이클메카니즘을 나타낸 도면,5 is a view showing a second cycle mechanism for depositing a YxTiyOz dielectric film;
도 6은 YxTiyOz 유전막 증착공정의 제3사이클메카니즘을 나타낸 도면.FIG. 6 illustrates a third cycle mechanism of the YxTiyOz dielectric film deposition process. FIG.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
21 : 하부전극 22 : NbYO 유전막21: lower electrode 22: NbYO dielectric film
23 : 상부전극23: upper electrode
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 이트륨티타늄산화막(Yttrium Titanium Oxide, YxTyOz)을 구비한 반도체소자의 캐패시터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE
최근에 미세화된 반도체공정기술의 급속한 발전으로 메모리제품의 고집적화가 가속화됨에 따라 단위 셀면적이 크게 감소하고 있으며, 동작전압의 저전압화가 이루어지고 있다.Recently, due to the rapid development of miniaturized semiconductor processing technology, as the integration of memory products is accelerated, the unit cell area is greatly reduced, and the operating voltage is lowered.
이에 따라 메모리소자의 동작에 필요한 충전용량은 셀면적 감소에도 불구하고, 소프트에러(Soft error)의 발생과 리프레시 시간(Refresh time)의 단축을 방지하기 위해서 25fF/cell 이상의 충분한 셀 충전용량이 지속적으로 요구되고 있다.As a result, the charging capacity required for the operation of the memory device is not limited to the cell area, but sufficient cell charge capacity of 25 fF / cell or more is continuously maintained in order to prevent the occurrence of soft errors and shortening of the refresh time. It is required.
충분한 셀 충전용량을 확보하기 위해 알루미늄산화막(Al2O3)을 유전막으로 채택한 SIS(Silicon Insulator Silicon) 형태의 캐패시터가 제안되었으나, 알루미늄산화막을 유전막으로 채택한 SIS 캐패시터는 512M 이상의 차세대 DRAM 제품에 필요한 충전용량을 확보하는데 한계를 보이고 있기 때문에, TiN 하부전극과 HfO2/Al2O3 스택(Stack)의 유전막을 채용한 MIS(Metal Insulator Silicon) 형태 또는 HfO2/Al2O3/HfO2 스택의 유전막과 메탈계 상/하부전극을 채용한 MIM(Metal Insulator Metal) 형태의 캐패시터 개발이 주류를 이루고 있다.In order to secure sufficient cell charge capacity, a silicon insulator silicon (SIS) type capacitor using aluminum oxide (Al 2 O 3 ) as a dielectric film has been proposed.However, SIS capacitors using aluminum oxide as a dielectric film are required for next generation DRAM products of 512M or more. As the capacity to secure the capacity is limited, the MIS (Metal Insulator Silicon) type or the HfO 2 / Al 2 O 3 / HfO 2 stack with the TiN lower electrode and the HfO 2 / Al 2 O 3 stack dielectric film are employed. MIM (Metal Insulator Metal) type capacitors employing dielectric films and metal upper / lower electrodes are becoming mainstream.
그러나, 이들 캐패시터의 경우 기대할 수 있는 등가산화막두께(Equivalent oxide thickness, Tox)의 한계가 11Å 정도이기 때문에 70nm급 이하의 금속배선 공정이 적용되는 반도체 DRAM 제품군에서는 25fF/cell 이상의 셀 충전용량(Cell capacitance)을 얻기 어렵다.However, these capacitors have a limit of equivalent equivalent oxide thickness (Tox) of about 11Å, so the semiconductor DRAM product line of 70nm or less metal wiring process is applied to the cell capacitance of more than 25fF / cell Difficult to obtain).
그리하여 최근에는 도 1에 도시된 것처럼 루테늄(Ru)과 같은 노블메탈(Novel metal)을 채용하고 탄탈륨산화막(Ta2O5), 하프늄산화막(HfO2)과 같은 단일 유전막을 채용한 MIM 캐패시터의 개발이 본격적으로 이루어져 왔다.Thus, recently, as shown in FIG. 1, a MIM capacitor employing a noble metal such as ruthenium (Ru) and a single dielectric film such as tantalum oxide (Ta 2 O 5 ) and hafnium oxide (HfO 2 ) is developed. This has been done in earnest.
도 1은 종래기술에 따른 MIM 캐패시터의 구조를 도시한 도면이다.1 is a view showing the structure of a MIM capacitor according to the prior art.
도 1을 참조하면, 메탈계 하부전극(Storagenode, 11), 하부전극(11) 상의 하프늄산화막(HfO2, 12), 하프늄산화막(12) 상의 메탈계 상부전극(Plate electrode, 13)을 포함한다. 이때, 하부전극(11)과 상부전극(13)은 Ru 등의 노블메탈을 사용한다.Referring to FIG. 1, a metal
도 1과 같은 구조를 채용하면, MIM 캐패시터의 등가산화막 두께를 11Å 이하로 낮출 수 있고, 이로써 25fF/cell 이상의 셀 충전용량(Cell capacitance)을 얻기가 용이하다.By employing the structure as shown in FIG. 1, the equivalent oxide film thickness of the MIM capacitor can be lowered to 11 kW or less, thereby making it easy to obtain cell capacitance of 25 fF / cell or more.
그러나, 도 1과 같은 구조를 채용하여 MIM 캐패시터의 등가산화막 두께를 8Å 이하로 낮추게 되면, 누설전류가 0.5fA/cell 이상으로 증가하는 문제점이 수반되고 있기 때문에 사실상 제품적용이 어려운 상황이다. However, when the equivalent oxide film thickness of the MIM capacitor is lowered to 8 mA or less by employing the structure as shown in FIG. 1, the application of the product is difficult because the leakage current is increased to 0.5 fA / cell or more.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 등가산화막두께를 8Å 이하로 낮추어 25fF/cell 이상의 셀 충전용량(Cell capacitance)을 충분히 확보하면서도 제품의 정상적인 동작전압하에서는 물론이고 보다 가혹적인 동작전압 하에서도 신뢰성이 보장될 만한 0.5fA/cell 이하의 안정적인 수준의 누설전류특성을 확보할 수 있는 반도체소자의 캐패시터 및 그의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above-mentioned problems of the prior art, and lowers the equivalent oxide film thickness to 8 Å or less, thereby sufficiently securing cell capacitance of 25 fF / cell or more, while being more severe under normal operating voltage of the product. It is an object of the present invention to provide a capacitor of a semiconductor device and a method of manufacturing the same, which can ensure a stable leakage current characteristic of 0.5 fA / cell or less that can be guaranteed under a typical operating voltage.
상기 목적을 달성하기 위한 본 발명의 캐패시터는 하부전극; 상기 하부전극 상의 이트륨산화막과 티타늄산화막이 혼합된 YxTiyOz 유전막; 및 상기 YxTiyOz 유전막 상의 상부전극을 포함하는 것을 특징으로 한다.Capacitor of the present invention for achieving the above object is a lower electrode; A YxTiyOz dielectric film in which an yttrium oxide film and a titanium oxide film are mixed on the lower electrode; And an upper electrode on the YxTiyOz dielectric layer.
그리고, 본 발명의 캐패시터의 제조 방법은 하부전극을 형성하는 단계; 상기 하부전극 상에 이트륨산화막과 티타늄산화막이 혼합된 YxTiyOz 유전막을 형성하는 단계; 및 상기 YxTiyOz 유전막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the capacitor manufacturing method of the present invention comprises the steps of forming a lower electrode; Forming a YxTiyOz dielectric film on which the yttrium oxide film and the titanium oxide film are mixed on the lower electrode; And forming an upper electrode on the YxTiyOz dielectric layer.
바람직하게, 상기 YxTiyOz 유전막의 ALD 증착은, 티타늄소스와 이트륨소스를 동시에 주입하는 단계, 퍼지 가스 주입 단계, 반응제를 주입 단계 및 퍼지 가스 주입단계로 구성된 단위사이클을 반복진행하는 것을 특징으로 한다.Preferably, ALD deposition of the YxTiyOz dielectric layer is characterized in that the unit cycle consisting of the step of simultaneously injecting the titanium source and the yttrium source, the purge gas injection step, the reagent injection step and the purge gas injection step.
바람직하게, 상기 YxTiyOz 유전막의 ALD 증착은 티타늄산화막 증착을 위한 단위사이클과 이트륨산화막 증착을 위한 단위사이클을 소정 비율로 반복진행하는 것을 특징으로 한다.Preferably, ALD deposition of the YxTiyOz dielectric film is characterized in that the unit cycle for the titanium oxide film deposition and the yttrium oxide film deposition cycle is repeated at a predetermined rate.
바람직하게, 상기 YxTiyOz 유전막의 ALD 증착은 티타늄소스주입 단계, 퍼지가스 주입단계, 이트륨소스주입단계, 퍼지가스 주입단계, 반응제 주입 단계 및 퍼지가스 주입단계로 이루어지는 단위사이클을 반복 진행하는 것을 특징으로 한다.Preferably, the ALD deposition of the YxTiyOz dielectric film is characterized by repeating the unit cycle consisting of a titanium source injection step, purge gas injection step, yttrium source injection step, purge gas injection step, reactant injection step and purge gas injection step do.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
후술하는 본 발명의 실시예에서는 MIM 캐패시터의 전기적 두께인 등가산화막두께(Tox)를 8Å 이하로 낮추어 25fF/cell 이상의 셀 충전용량(Cell capacitance)을 충분히 확보하면서도 제품의 정상적인 동작전압하에서는 물론이고 보다 가혹적인 동작전압 하에서도 신뢰성이 보장될 만한 0.5fA/cell 이하의 안정적인 수준의 누설전류특성을 확보하기 위해 다음과 같은 원리와 방법을 사용한다.In the embodiments of the present invention described below, the equivalent oxide film thickness (Tox), which is the electrical thickness of the MIM capacitor, is lowered to 8 μs or less to sufficiently secure cell capacitance of 25 fF / cell or more, but also under severe operating voltage of the product. The following principles and methods are used to ensure stable leakage current characteristics of less than 0.5fA / cell that can be guaranteed under normal operating voltage.
메모리소자인 캐패시터에서 많은 정보를 저장하기 위해서는 분할된 전압들에 대응하는 전하량들의 차이가 크고 일정해야 한다. 따라서, 캐패시터에 사용되는 유전막은 캐패시턴스의 전압효율(Voltage coeffiecient of capacitance, VCC), 즉 전압에 따른 캐패시턴스의 변화량이 작고 캐패시턴스가 커야 한다.In order to store a large amount of information in a capacitor, which is a memory device, a difference in charge amounts corresponding to divided voltages must be large and constant. Therefore, the dielectric film used for the capacitor should have a small voltage change of capacitance (VCC), that is, a change in capacitance according to voltage, and a large capacitance.
일반적으로 유전막의 캐패시턴스는 전압에 의존한다. 즉, 캐패시턴스(C)는 인가전압(V)의 함수로 다음과 같이 표현한다.In general, the capacitance of the dielectric film depends on the voltage. That is, the capacitance C is expressed as a function of the applied voltage V as follows.
C(V)=Co(1+aV+bV2)C (V) = Co (1 + aV + bV 2 )
여기서, Co는 인가전압 0V에서 캐패시터가 갖는 캐패시턴스를 의미하며, a와 b는 각각 VCC의 1차항 계수(linear coefficient) 및 2차항 계수(qudratic coefficient)를 나타낸다.Here, Co denotes a capacitance of the capacitor at an applied voltage of 0 V, and a and b denote linear coefficients and quadratic coefficients of VCC, respectively.
결과적으로, VCC가 작은 값을 갖기 위해서는 a와 b가 0에 가까워야 하며, 특히 b가 0에 가까워야 한다.As a result, in order for VCC to have a small value, a and b must be close to zero, in particular b must be close to zero.
대부분의 단일 유전막들을 채택하는 캐패시터는 VCC의 2차항의 계수가 양 또는 음의 값을 갖는다. 따라서, VCC의 2차항의 계수가 큰 단일의 유전막들을 대체할 수 있는 물질을 채용하여 캐패시터의 VCC 특성을 최적화할 필요가 있다.Capacitors employing most single dielectric films have a positive or negative coefficient in the secondary term of the VCC. Therefore, it is necessary to optimize the VCC characteristics of the capacitor by employing a material that can replace single dielectric films having a large coefficient of the secondary term of the VCC.
따라서, 본 발명은 충분히 낮은 누설전류특성 및 대용량의 캐패시턴스를 나타내면서 VCC 특성이 개선된 유전막을 제안하고자 한다.Therefore, the present invention is to propose a dielectric film having improved VCC characteristics while exhibiting sufficiently low leakage current characteristics and large capacitance.
이를 위해서 본 발명에서는 서로 반대의 VCC 특성을 갖는 유전막들을 혼합막 형태로 제조하고, 등가산화막두께를 8Å 이하로 낮추었을 때, 종래 TiO2, Ta2O5 또는 HfO2 단일막을 사용한 MIM 캐패시터에서 문제점으로 지적되었던 누설전류증가문제와 열안정성 문제를 개선하기 위하여 VCC 1차항의 계수가 양인 이트륨산화막(Y2O3, Yttrium oxide), VCC 2차항의 계수가 음인 유전막으로 티타늄산화막(TiO2, Titanium oxide)을 ALD(Atomic Layer Deposition)법을 사용하여 나노층(nano layer)으로 번갈아 증착하여 혼합막 형태의 YxTiyOz 유전막을 형성한다.To this end, in the present invention, when dielectric films having opposite VCC characteristics are manufactured in a mixed film form and the equivalent oxide film thickness is lowered to 8 Å or less, problems in the MIM capacitor using a conventional TiO 2 , Ta 2 O 5, or HfO 2 single layer In order to improve the leakage current increase problem and thermal stability problem, the yttrium oxide (Y2O3, Yttrium oxide) with positive coefficient of VCC primary term and the dielectric constant with negative coefficient of VCC secondary term are used as titanium oxide (TiO 2 , Titanium oxide). The ALD (Atomic Layer Deposition) method is used to alternately deposit a nano layer to form a YxTiyOz dielectric film in the form of a mixed film.
YxTiyOz 유전막은 증착공정조건(예컨대, 온도, 압력, 플로우율)과 박막의 물리/화학적 상태(예컨대, 그레인사이즈, 결정도(crystallinity), 막두께 및 조성) 변화에 따라 유전상수 값을 30∼60 범위내에서 조절가능하다. 예를 들어, 이트륨(Y) 성분의 함유량에 따라 누설전류발생수준(Leakage current density)과 항복전압(Breakdown voltage) 수준을 제어할 수 있다.The YxTiyOz dielectric film has a dielectric constant of 30 to 60 depending on the deposition process conditions (eg, temperature, pressure, flow rate) and the physical / chemical state (eg, grain size, crystallinity, film thickness, and composition) of the thin film. Adjustable within the range. For example, the leakage current density level and the breakdown voltage level may be controlled according to the content of the yttrium (Y) component.
즉, 전하저장전극의 종류와 캐패시터의 사양에 따라 YxTiyOz 유전막 증착공정을 통해 유전특성 제어가 실제로 가능하기 때문에 종래의 Ta2O5, HfO2와 같은 단일 유전막을 채용한 MIM 캐패시터의 유전성의 한계와 누설전류발생문제점을 유전율이 큰 TiO2와 누설전류억제력이 상대적으로 우수하고 열안정성이 높은 Y2O3를 혼합한 YxTiyOz 유전막을 사용하여 앞서 기술한 문제점을 효과적으로 극복하므로써 메모리소자의 성능과 신뢰성을 향상시킬 수 있다. 그리고, YxTiyOz 유전막은 캐패시턴스가 Al2O3(유전율=9), Y2O3(유전율=15), HfO2(유전율=20), Ta2O5(유전율=25)보다 크고, TiO2(유전율=40∼80)보다 누설전류가 작다. 즉, YxTiyOz 유전막은 Y2O3보다 유전율은 크고, TiO2보다 누설전류가 작으므로, 유전율 특성이 좋으면서 누설전류 특성도 동시에 좋은 유전막이다.That is, since the dielectric characteristics can be controlled through the YxTiyOz dielectric film deposition process according to the type of the charge storage electrode and the capacitor specification, the dielectric properties of the MIM capacitor employing a single dielectric film such as Ta 2 O 5 and HfO 2 can be controlled. The problem of leakage current is solved by using YxTiyOz dielectric film containing TiO 2 , which has a high dielectric constant and Y 2 O 3, which has relatively high leakage current suppression ability and high thermal stability. Can be improved. The YxTiyOz dielectric film has a capacitance larger than Al 2 O 3 (dielectric constant = 9), Y 2 O 3 (dielectric constant = 15), HfO 2 (dielectric constant = 20), Ta 2 O 5 (dielectric constant = 25), and TiO 2 ( The leakage current is smaller than the dielectric constant = 40 to 80). That is, since the YxTiyOz dielectric film has a higher dielectric constant than Y 2 O 3 and a smaller leakage current than TiO 2 , the YxTiyOz dielectric film has a good dielectric constant and a good leakage current.
도 2a 및 도 2b는 본 발명의 실시예에 따른 MIM 캐패시터의 구조를 도시한 도면으로서, 도 2a는 실린더 구조의 하부전극모듈을 갖는 MIM 캐패시터이고, 도 2b는 콘케이브 구조의 하부전극모듈을 갖는 MIM 캐패시터이다.2A and 2B are views illustrating the structure of a MIM capacitor according to an embodiment of the present invention, and FIG. 2A is a MIM capacitor having a lower electrode module having a cylinder structure, and FIG. 2B has a lower electrode module having a concave structure. It is a MIM capacitor.
도 2a 및 도 2b에 도시된 바와 같이, 본 발명의 실시예에 따른 캐패시터는 하부전극(21), 상부전극(23), 그리고 하부전극(21)과 상부전극(23) 사이의 YxTiyOz 유전막(22)을 포함한다. 여기서, YxTiyOz 유전막(22)에서 x,y,z는 몰분율이고, x+y+z=1이며, x/y=1∼10이다. As shown in FIGS. 2A and 2B, a capacitor according to an embodiment of the present invention may include a
도 2a 및 도 2b에 도시된 캐패시터의 제조 방법을 설명하면 다음과 같다.A method of manufacturing the capacitor illustrated in FIGS. 2A and 2B is as follows.
먼저, 반도체기판(101) 상에 제1층간절연막(102)을 형성하고, 제1층간절연막(102)을 관통하여 반도체기판(101)에 연결되는 스토리지노드콘택플러그(103)를 형성한다.First, a first
이어서, 스토리지노드콘택플러그(103) 상에 제2층간절연막(104)을 형성하고, 하부전극이 형성될 공간을 제공하는 식각공정을 진행하여 스토리지노드콘택플러그(103)의 표면을 노출시키는 홀(도면부호 생략)을 형성한다. 이어서, 홀 내부에 하부전극(21)을 형성한다. 이후, 제2층간절연막(104)을 습식딥아웃을 통해 제거하면 도 2a와 같은 실린더 구조의 하부전극모듈이 되고, 제2층간절연막(104)을 잔류시킨 상태에서 YxTiyOz 유전막(22)을 증착하면 도 2b와 같은 콘케이브 구조의 하부전극모듈이 된다.Subsequently, a hole for exposing the surface of the storage
상기 하부전극(21)은 TiN, Ru, RuO2, TiN, TaN, W, WN, Ir, IrO2 및 Pt로 이루어진 그룹중에서 선택된 어느 하나의 메탈계 전극을 100∼500Å 두께로 형성하며, 하부전극(21) 형성후에는 하부전극(21)을 치밀화하거나 박막내 또는 박막 표면에 누설전류의 원인이 되는 잔류 불순물을 휘발시키거나 표면의 거칠기를 완화하여 전계집중을 피할 목적으로 N2, H2, N2/H2, O2, O3 및 NH3로 이루어진 분위기 가스 그룹중에서 선택된 어느 하나를 택일하여 열처리한다. 이때, 열처리는 플라즈마어닐 링, 전기로(Furnace) 어닐링 또는 RTP(Rapid Thermal Preocess) 어닐을 진행한다.The
먼저, 플라즈마어닐링은 200∼500℃ 범위의 온도와 0.1∼10torr 범위의 압력하에서 선택된 분위기가스(5sccm∼5slm) 상태에 놓여있는 챔버내에서 1분∼5분 동안 RF 파워를 100∼500W 범위로 인가하여 플라즈마처리한다.First, the plasma annealing is applied to the RF power in the range of 100 to 500 W for 1 to 5 minutes in a chamber placed in a selected atmosphere gas (5 sccm to 5 slm) at a temperature in the range of 200 to 500 ° C. and a pressure in the range of 0.1 to 10 torr. To plasma treatment.
그리고, 전기로 어닐링은 상압(700∼760torr) 또는 감압(1∼100torr)의 전기로 챔버 내에서 600∼800℃ 범위의 온도와 선택된 분위기가스(5sccm∼5slm) 상태에서 어닐링한다.Furnace annealing is annealed at temperatures in the range of 600 to 800 ° C. and selected atmospheric gases (5 sccm to 5 slm) in an electric furnace chamber at atmospheric pressure (700 to 760 torr) or reduced pressure (1 to 100 torr).
그리고, RTP 어닐링은 상압(700∼760torr) 또는 감압(1∼100torr)의 RTP 챔버 내에서 500∼800℃ 범위의 온도와 선택된 분위기가스(5sccm∼5slm) 상태에서 어닐링한다.The RTP annealing is then annealed at a temperature in the range of 500 to 800 ° C. and a selected atmospheric gas (5 sccm to 5 slm) in an RTP chamber at atmospheric pressure (700 to 760 torr) or reduced pressure (1 to 100 torr).
다음으로, YxTiyOz 유전막(22)은 원자층증착법(ALD), 플라즈마원자층증착법(Plasma Enhanced ALD; PEALD) 또는 의사원자층증착법(Pseudo-ALD)을 이용하여 증착한다. 위와 같이 원자층증착 방식 계열의 증착법을 이용하여 YxTiyOz 유전막(22)을 증착하면 항복전압특성을 양산적용이 가능한 수준인 2.0V(@1pA/cell) 이상으로 증가시키고, 누설전류특성도 0.5fA/cell 이하 수준으로 유지할 수 있다. 그리고, YxTiyOz 유전막(22)은 캐패시턴스가 Al2O3(유전율=9), Y2O3(유전율=15), HfO2(유전율=20), Ta2O5(유전율=25)보다 크고, TiO2(유전율=40∼80)보다 누설전류가 작다. 즉, YxTiyOz 유전막(22)은 Y2O3보다 유전율은 크고, TiO2보다 누설전류가 작으므로, 유전율 특성이 좋으면서 누설전류 특성도 동시에 좋은 유전막이다.Next, the
마지막으로, 상부전극(Top electrode, 23)은 TiN, Ru, RuO2, TiN, TaN, W, WN, Ir, IrO2 및 Pt로 이루어진 그룹중에서 선택된 어느 하나의 메탈계 전극으로 형성한다. 위와 같이 하부전극과 상부전극을 모두 메탈계 물질로 형성하여, 예를 들면 RIT(Ru-YxTiyOz-TiN), RIR(Ru-YxTiyOz-Ru), TIT(TiN-YxTiyOz-TiN) 등과 같은 MIM 형태의 캐패시터를 형성한다.Finally, the
이후, 상부전극(23) 형성후에는 DRAM 제조공정중의 백엔드(Back-end) 공정에서의 열공정 및 큐어링공정(H2, N2, N2/H2 분위기), 그 밖의 패키지공정 및 신뢰성과 관련된 환경실험(Environment test) 진행과정에서 습도, 온도 또는 전기적 충격으로부터의 구조적인 안정성을 향상시키기 위한 일종의 보호막 또는 완충층으로서 원자층증착방식(ALD)으로 증착한 Al2O3, HfO2, Ta2O5, ZrO2, TiO2와 같은 산화막 또는 TiN과 같은 금속층을 50∼200Å 두께로 적층하여 MIM 캐패시터를 보호해주는 캡핑층을 형성해준다.Thereafter, after the
도 3은 본 발명의 실시예에 따른 YxTiyOz 유전막이 형성되는 과정을 도시한 도면이고, 도 4는 YxTiyOz 유전막의 증착을 위한 제1사이클메카니즘을 나타낸 도면이며, 도 5는 YxTiyOz 유전막의 증착을 위한 제2사이클메카니즘을 나타낸 도면이다. 그리고, 도 6은 YxTiyOz 유전막 증착공정의 제3사이클메카니즘을 나타낸 도면이다.3 is a view illustrating a process of forming a YxTiyOz dielectric film according to an embodiment of the present invention, Figure 4 is a view showing a first cycle mechanism for depositing a YxTiyOz dielectric film, Figure 5 is a first view for depositing a YxTiyOz dielectric film A diagram showing a two cycle mechanism. 6 is a view showing a third cycle mechanism of the YxTiyOz dielectric film deposition process.
이하, 자세히 설명하면 다음과 같다.It will be described below in detail.
도 3을 참조하면, 하부전극(21) 상에 유기금속화합물을 전구체로 사용하여 YxTiyOz 유전막(22)을 증착하는데, YxTiyOz(YTO) 유전막(22)은 이트륨소스(Y source), 티타늄소스(Ti source) 및 반응제(Reactant)를 이용한 원자증증착법(ALD) 또는 플라즈마원자층증착법(PEALD)으로 증착한다. 여기서, 반응제는 O3, O2 플라즈마(plasma O2), N2O, N2O 플라즈마 또는 H2O 증기(즉, 수증기)를 사용하며, O3의 농도(Concentration)는 300±100g/m3으로 한다.Referring to FIG. 3, a
도 4를 참조하여 YxTiyOz 유전막 증착공정의 제1사이클메타니즘을 자세히 설명하면 다음과 같다.Referring to FIG. 4, the first cycle mechanism of the YxTiyOz dielectric film deposition process is described in detail as follows.
일반적으로 원자층 증착법(ALD)은 챔버에 웨이퍼를 로딩하고 소스(Source)를 주입하는 제1단계, 퍼지 가스(Purge gas)를 주입하는 제2단계, 반응제(Reactant)를 주입하는 제3단계 및 퍼지 가스를 주입하는 제4단계로 구성된 단위사이클을 설정된 두께로 증착될 때까지 반복진행한다.In general, atomic layer deposition (ALD) is a first step of loading a wafer into a chamber and injecting a source, a second step of injecting a purge gas, and a third step of injecting a reactant And repeating the unit cycle including the fourth step of injecting the purge gas until the deposition is performed at a predetermined thickness.
제1단계(T1)는 소스 주입 단계로서, 웨이퍼를 증착 챔버 내에 로딩시킨 다음, 티타늄소스(Ti source)와 이트륨소스(Y source)를 동시에 증착 챔버 내부에 주입하여, 웨이퍼 상에 티타늄소스와 이트륨소스를 흡착시킨다. 이때, 티타늄소스는 Ti[OCH(CH3)2]4 또는 Ti을 함유한 기타 유기금속화합물을 전구체(precursor)로 사용하고, 이트륨소스는 Y[(CH3)2CH-CH3CONH2], Y(CH3)3, Y(OC2H5)3, Y(C2H5)3, Y[N(CH3)C2H5]4 또는 이트륨을 함유한 기타 유기금속화합물을 전구체로 사용한다. 그리고, 티타늄소스와 이트륨소스는 각각 50∼500scmm의 유량으로 주입한다.The first step T1 is a source implantation step, in which a wafer is loaded into a deposition chamber, and then a titanium source and a yttrium source are simultaneously implanted into the deposition chamber, whereby titanium source and yttrium are deposited on the wafer. Adsorb the source. At this time, the titanium source uses Ti [OCH (CH 3 ) 2 ] 4 or other organometallic compound containing Ti as a precursor, and the yttrium source uses Y [(CH 3 ) 2 CH—CH 3 CONH 2 ] Precursors of Y (CH 3 ) 3 , Y (OC 2 H 5 ) 3 , Y (C 2 H 5 ) 3 , Y [N (CH 3 ) C 2 H 5 ] 4 or other organometallic compounds containing yttrium Used as. The titanium source and the yttrium source are injected at a flow rate of 50 to 500 scmm, respectively.
다음으로, 제2단계(T2)는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 웨이퍼의 표면에 흡착되지 않고 잔류하는 미반응 티타늄소스 및 이트륨소스를 챔버로부터 제거한다. 이때, 퍼지 가스는 비활성 가스로서 Ar, He 또는 N2 가스를 단독 또는 혼합하여 사용한다.Next, the second step T2 is a purge gas injection step, in which a purge gas is injected into the deposition chamber to remove unreacted titanium and yttrium sources remaining without being adsorbed on the surface of the wafer. At this time, the purge gas is used alone or mixed with Ar, He or N 2 gas as an inert gas.
다음으로, 제3단계(T3)는 반응제 주입 단계로서, 증착 챔버 내에 반응제를 주입한다. 이때, 반응제는 O3, O2 플라즈마, N2O, N2O 플라즈마 또는 H2O 증기(즉, 수증기)를 사용하며, O3의 농도(Concentration)는 300±100g/m3으로 하고, 이들 반응제는 0.1∼1slm의 유량으로 주입한다.Next, the third step T3 is a reagent injection step, injecting the reagent into the deposition chamber. At this time, the reactant is O 3 , O 2 plasma, N 2 O, N 2 O plasma or H 2 O steam (ie, water vapor), the concentration (O 3 ) concentration of 300 ± 100g / m 3 These reactants are injected at a flow rate of 0.1 to 1 slm.
상기 반응제를 주입하여 흡착되어 있는 티타늄소스 및 이트륨소스와 반응 제간의 반응을 유도하여 YxTiyOz 박막을 증착한다. 따라서, 웨이퍼의 표면 상에 원자층 단위의 YxTiyOz 박막이 형성된다. The reactant is injected to induce a reaction between the adsorbed titanium source and yttrium source and the reactant to deposit a YxTiyOz thin film. Thus, YxTiyOz thin films in atomic layer units are formed on the surface of the wafer.
마지막으로, 제4단계(T4)는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 반응제 및 반응부산물을 제거한다. 이때, 퍼지 가스는 비활성 가스로서 Ar, He 또는 N2 가스를 단독 또는 혼합하여 사용한다.Finally, the fourth step T4 is a purge gas injection step, in which a purge gas is injected into the deposition chamber to remove unreacted reactants and reaction byproducts. At this time, the purge gas is used alone or mixed with Ar, He or N 2 gas as an inert gas.
상술한 바와 같이, 소스 주입(T1), 퍼지 가스 주입(T2), 반응제 주입(T3) 및 퍼지 가스 주입(T4)을 단위사이클(1 Cycle)로 하는 공정을 반복 수행하여 원하는 두께의 YxTiyOz 박막을 증착한다. As described above, a YxTiyOz thin film having a desired thickness is repeatedly performed by repeating the process of source injection (T1), purge gas injection (T2), reactant injection (T3), and purge gas injection (T4) as one cycle. Deposit.
전술한 바와 같은 원리에 의해 단위사이클을 여러번 반복진행하여 YxTiyOz 박막을 50∼150Å 두께로 증착한다. 그리고, YxTiyOz 박막 증착시 증착온도는 200∼500℃의 범위로 한다.By repeating the unit cycle several times according to the principle described above, a YxTiyOz thin film is deposited to a thickness of 50 to 150 Å. The deposition temperature during deposition of the YxTiyOz thin film is in the range of 200 to 500 ° C.
도 5를 참조하여 YxTiyOz 박막 증착공정의 제2사이클메타니즘을 자세히 설명하면 다음과 같다.A second cycle mechanism of the YxTiyOz thin film deposition process will be described in detail with reference to FIG. 5 as follows.
도 5에서, YxTiyOz 박막의 증착공정은, 티타늄소스주입 단계(T11), 퍼지가스 주입단계(T12), 반응제 주입 단계(T13), 퍼지가스 주입단계(T14)로 이루어지는 티타늄산화막 증착(TiOx) 사이클과 이트륨소스 주입 단계(T15), 퍼지가스 주입단계(T16), 반응제 주입 단계(T17), 퍼지가스 주입단계(T18)로 이루어지는 이트륨산화막(YxOy) 증착사이클을 이용한다. 이때, 티타늄산화막 증착사이클과 이트륨산화막증착사이클의 사이클비율은 적어도 5:5 비율 이하(1:5∼5:5)로 반복진행하므로써, YxTiyOz 박막 내에서 이트륨의 함량을 조절한다. 즉, 적어도 티타늄보다는 이트륨의 함량을 많게 한다.In FIG. 5, the deposition process of the YxTiyOz thin film is a titanium oxide film deposition (TiO x ) comprising a titanium source injection step (T11), a purge gas injection step (T12), a reagent injection step (T13), and a purge gas injection step (T14). ) Yttrium oxide film (Y x O y ) deposition cycle comprising a yttrium source injection step (T15), a purge gas injection step (T16), a reagent injection step (T17), and a purge gas injection step (T18). At this time, the cycle ratio between the titanium oxide film deposition cycle and the yttrium oxide film deposition cycle is repeated at least 5: 5 or less (1: 5 to 5: 5), thereby controlling the content of yttrium in the YxTiyOz thin film. That is, at least the content of yttrium is higher than titanium.
도 6을 참조하여 YxTiyOz 박막 증착공정의 제3사이클메타니즘을 자세히 설명하면 다음과 같다.The third cycle mechanism of the YxTiyOz thin film deposition process will be described in detail with reference to FIG. 6 as follows.
도 6에서, YxTiyOz 박막의 증착공정은, 티타늄소스주입 단계(T21), 퍼지가스 주입단계(T22), 이트륨소스주입단계(T23), 퍼지가스 주입단계(T24), 반응제 주입 단계(T25), 퍼지가스 주입단계(T26)로 이루어지는 단위사이클을 반복 진행한다. 이때, 티타늄소스주입 대 이트늄소스주입의 횟수 비율을 적어도 5:5 비율 이하(1:5∼5:5)로 이트늄소스주입 횟수를 제어하여 반복진행하므로써, YxTiyOz 박막 내에서 이트륨의 함량을 조절한다.In Figure 6, the deposition process of the YxTiyOz thin film, titanium source injection step (T21), purge gas injection step (T22), yttrium source injection step (T23), purge gas injection step (T24), reagent injection step (T25) The unit cycle consisting of the purge gas injection step T26 is repeatedly performed. In this case, the content of yttrium in the YxTiyOz thin film can be increased by controlling the number of yttrium source injections at a rate of at least 5: 5 or less (1: 5 to 5: 5). Adjust
한편, YxTiyOz 박막을 PEALD에 의해 증착하는 경우에는, 도 4 내지 도 6에 도시된 ALD의 주입단계(소스주입, 퍼지가스주입, 반응제주입) 진행 중에 적어도 1개 이상의 스텝에서 플라즈마를 방전시키는 것이며, PEALD를 이용하면 YxTiyOz 박막의 막질을 향상시킨다.On the other hand, in the case of depositing the YxTiyOz thin film by PEALD, the plasma is discharged in at least one or more steps during the ALD injection step (source injection, purge gas injection, and reagent injection) shown in FIGS. 4 to 6. Using PEALD improves the film quality of YxTiyOz thin film.
전술한 도 4 내지 도 6에 도시된 방법을 이용하여 YxTiyOz 박막을 증착한 후에는 YxTiyOz 박막의 누설전류발생 최소화 및 항복전압 강화 목적으로 선택적으로 YxTiyOz 박막에 대해 200∼800℃ 범위의 저온에서 N2, H2, N2/H2, O2, O3 및 NH3로 이루어진 분위기 가스 그룹중에서 선택된 어느 하나를 택일하여 저온 열처리한다. 이때, 저온 열처리는 플라즈마어닐링, 전기로(Furnace) 어닐링 또는 RTP(Rapid Thermal Preocess) 어닐을 진행한다.After the deposition of the YxTiyOz thin film using the method shown in FIGS. 4 to 6 described above, for the purpose of minimizing leakage current generation and strengthening of the breakdown voltage of the YxTiyOz thin film, the YxTiyOz thin film is optionally N 2 at a low temperature ranging from 200 to 800 ° C. Alternatively, any one selected from the group of atmospheric gases consisting of H 2 , N 2 / H 2 , O 2 , O 3 and NH 3 is subjected to low temperature heat treatment. At this time, the low-temperature heat treatment is performed by plasma annealing, furnace annealing or RTP (Rapid Thermal Preocess) annealing.
먼저, 플라즈마어닐링은 200∼500℃ 범위의 온도와 0.1∼10torr 범위의 압력하에서 선택된 분위기가스(5sccm∼5slm) 상태에 놓여있는 챔버내에서 1분∼5분 동안 RF 파워를 100∼500W 범위로 인가하여 플라즈마처리한다.First, the plasma annealing is applied to the RF power in the range of 100 to 500 W for 1 to 5 minutes in a chamber placed in a selected atmosphere gas (5 sccm to 5 slm) at a temperature in the range of 200 to 500 ° C. and a pressure in the range of 0.1 to 10 torr. To plasma treatment.
그리고, 전기로 어닐링은 상압(700∼760torr) 또는 감압(1∼100torr)의 전기로 챔버 내에서 600∼800℃ 범위의 온도와 선택된 분위기가스(5sccm∼5slm) 상태에서 어닐링한다.Furnace annealing is annealed at temperatures in the range of 600 to 800 ° C. and selected atmospheric gases (5 sccm to 5 slm) in an electric furnace chamber at atmospheric pressure (700 to 760 torr) or reduced pressure (1 to 100 torr).
그리고, RTP 어닐링은 상압(700∼760torr) 또는 감압(1∼100torr)의 RTP 챔버 내에서 500∼800℃ 범위의 온도와 선택된 분위기가스(5sccm∼5slm) 상태에서 어 닐링한다.The RTP annealing is then annealed at a temperature in the range of 500 to 800 ° C. and a selected atmospheric gas (5 sccm to 5 slm) in an RTP chamber at atmospheric pressure (700 to 760 torr) or reduced pressure (1 to 100 torr).
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 본 발명은 YxTiyOz 유전막을 캐패시터의 유전막으로 채용하면 8Å 이하의 등가산화막두께를 얻을 수 있기 때문에 단일 유전막을 채용한 캐패시터보다 상대적으로 큰 충전용량을 얻을 수 있으며, 특히 TiO2만을 채용한 캐패시터보다 누설전류발생을 효과적으로 억제시킬 수 있는 효과가 있다.Than the present invention above, by employing the YxTiyOz dielectric layer to dielectric layer of the capacitor because it can obtain the equivalent oxide film thickness of not more than 8Å can be obtained a relatively large charge capacity than employing a single dielectric layer capacitor, in particular employing only TiO 2 capacitor There is an effect that can effectively suppress the occurrence of leakage current.
또한, 본 발명은 YxTiyOz 유전막은 단일유전막(HfO2, Ta2O5, TiO2 등)보다 열적/전기적 안정성이 우수하기 때문에 60nm급 이하의 금속배선공정이 적용되는 반도체 메모리 제품군의 캐패시터의 내구성과 신뢰성을 동시에 향상시킬 수 있는 효과가 있다.In addition, since the YxTiyOz dielectric film has better thermal and electrical stability than a single dielectric film (HfO 2 , Ta 2 O 5 , TiO 2, etc.), the durability of the capacitor of the semiconductor memory family to which a metal wiring process of 60 nm or less is applied There is an effect that can improve the reliability at the same time.
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