KR20070105772A - 반도체 소자의 저항 형성방법 - Google Patents
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Abstract
본 발명은 저항의 크기가 서로 다른 2종류의 저항을 구현하여 설계 성능을 향상시키며, 이를 통해, 제조 수율을 효과적으로 개선할 수 있는 반도체 소자의 저항 형성방법을 개시한다. 개시된 본 발명의 반도체 소자의 저항 형성방법은, 제1 및 제2저항 형성 영역을 포함하는 소자분리막이 구비된 반도체 기판을 제공하는 단계; 상기 소자분리막의 제1저항 형성 영역을 식각하여 홈을 형성하는 단계; 상기 홈을 포함한 기판 결과물 상에 저항용막을 형성하는 단계; 및 상기 저항용막을 식각하여 상기 홈 상에 제1저항체를 형성함과 아울러 상기 소자분리막의 제2저항 형성 영역 상에 제2저항체를 형성하는 단계;를 포함한다.
Description
도 1은 본 발명의 기술적인 원리를 보여주는 반도체 소자의 사진.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 저항 형성방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
21 : 반도체 기판 22 : 소자분리막
23 : 버퍼산화막 24 : 마스크 패턴
H : 제1홈 25 : 스페이서막
H1 : 제1리세스게이트용 제2홈 H2 : 제2리세스게이트용 홈
RH1 : 제1저항용 홈 26 : 게이트절연막
27 : 게이트도전막 28 : 금속계막
29 : 하드마스크막 30a : 제1리세스게이트
30b : 제2리세스게이트 31a : 제1저항
31b : 제2저항
본 발명은 반도체 소자의 저항 형성방법에 관한 것으로, 특히, 설계 성능을 향상시키며, 제조 수율을 효과적으로 개선할 수 있는 반도체 소자의 저항 형성방법에 관한 것이다.
일반적으로, 디램(DRAM)과 같은 반도체 소자에서의 저항 소자는 저압 분배 회로나 신호 지연(Delay) 회로에 주로 사용되고 있으며, 필요에 따라서는, 회로의 마디 부분에 해당하는 노드(Node)에서 발생하는 전압 변동을 방지할 목적으로 파워 라인(Power Line)과 열결되도록 형성하기도 한다. 이때, 사용되는 저항 소자의 저항 값은 100KΩ∼1MΩ 정도이다.
한편, 게이트 저항은 비트라인(Bit Line) 저항과 플레이트(Plate) 저항 사이의 값을 가지며, 그 값은 일정한 값으로 정해지게 된다. 이에, 현재는, 저항 패턴의 길이와 폭을 조절하여 서로 다른 저항 값을 갖는 다양한 저항을 구현하고 있다.
그러나, 최근 반도체 소자의 고집적화에 따라 설계 회로가 복잡해지면서 항의 길이 및 폭을 조절하는데 제약이 발생함으로써, 각 회로의 용도에 적절한 저항값을 갖는 저항체의 구현이 어려워지게 되었다. 이는, 다양한 저항의 구현 설계를 어렵게 하며, 제조 수율을 저하시킨다는 문제점을 유발한다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 반도체 소자의 저항 형성시 설계 성능을 향상시키며, 제조 수율을 효과적으로 개선할 수 있는 반도체 소자의 저항 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 저항 형성방법은, 제1 및 제2저항 형성 영역을 포함하는 소자분리막이 구비된 반도체 기판을 제공하는 단계; 상기 소자분리막의 제1저항 형성 영역을 식각하여 홈을 형성하는 단계; 상기 홈을 포함한 기판 결과물 상에 저항용막을 형성하는 단계; 및 상기 저항용막을 식각하여 상기 홈 상에 제1저항체를 형성함과 아울러 상기 소자분리막의 제2저항 형성 영역 상에 제2저항체를 형성하는 단계;를 포함한다.
여기서, 상기 홈은 500∼1000Å의 깊이로 형성한다.
또한, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 액티브 영역을 한정하는 소자분리막이 구비된 셀 영역과 액티브 영역을 한정하며 제1저항 및 제2저항 형성 영역을 갖는 소자분리막이 구비된 주변회로 영역을 갖는 반도체 기판을 제공하는 단계; 상기 셀 영역 내 액티브 영역의 게이트 형성 영역을 식각하여 제1홈을 형성하는 단계; 상기 제1홈의 저면을 식각하여 벌브(Bulb) 형상을 갖는 제1리세스게이트용 제2홈을 형성함과 아울러 상기 셀 영역 및 주변회로 영역의 소자분리막을 함께 식각하여 상기 셀 영역의 소자분리막 내에 제2리세스게이트용 홈을 형성하며 상기 주변회로 영역의 소자분리막 내에 제1저항용 홈을 형성하는 단계; 및 상기 셀 영역의 제1리세스게이트용 제2홈 및 제2리세스게이트용 홈 상에 제1 및 제2리세스게이트를 형성함과 아울러 상기 주변회로 영역의 제1저항용 홈 상에 제1저항체를 형성하며 상기 제2저항 형성 영역에 제2저항체를 형성하는 단계;를 포함한다.
여기서, 상기 제1홈의 저면을 식각하여 벌브 형상을 갖는 제1리세스게이트용 제2홈을 형성하는 단계는, 상기 제1홈의 양측벽에 스페이서막을 형성하는 단계;와 상기 스페이서막으로 인하여 노출된 홈의 저면에 등방성 식각을 수행하는 단계; 및 상기 스페이서막을 제거하는 단계;를 포함하여 이루어진다.
상기 제1저항용 홈은 500∼1000Å의 깊이로 형성한다.
상기 제1 및 제2리세스게이트를 형성하는 단계는, 상기 제1리세스게이트용 제2홈 및 제2리세스게이트용 홈을 포함한 기판 결과물 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막을 포함한 기판 결과물 상에 상기 제1리세스게이트용 제2홈 및 제2리세스게이트용 홈을 매립하도록 게이트도전막을 형성하는 단계; 상기 게이트도전막 상에 금속계막을 형성하는 단계; 및 상기 금속계막, 게이트도전막 및 게이트절연막을 차례로 식각하여 상기 제1리세스게이트용 제2홈 및 제2리세스게이트용 홈 상에 제1 및 제2리세스게이트를 형성하는 단계;를 포함하여 이루어진다.
상기 제1 및 제2저항체를 형성하는 단계는, 상기 제1저항용 홈을 포함한 기판 결과물 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막이 형성된 기판 결과물 상에 상기 제1저항용 홈을 매립하도록 게이트도전막을 형성하는 단계; 상기 게이트도전막 상에 금속계막을 형성하는 단계; 및 상기 금속계막, 게이트도전막 및 게이트절연막을 차례로 식각하여 상기 제1저항용 홈 상에 제1저항체를 형성함과 아울러 상기 제2저항 형성 영역 상에 제2저항체를 형성하는 단계;를 포함하여 이루어진다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명 하도록 한다.
먼저, 본 발명의 기술적인 원리를 간략하게 설명하면, 본 발명은 반도체 기판 주변회로 영역의 소자분리막에 저항의 크기가 서로 다른 제1 및 제2저항체를 형성한다.
이때, 상기 제1저항체는 셀 영역의 벌브(Bulb) 타입 리세스게이트용 홈의 형성시, 도 1에 도시된 바와 같이, 소자분리막에서 500∼800Å 정도의 손실이 발생하는 것을 이용하여 제1저항용 홈을 식각한 다음, 상기 제1저항용 홈 상에 형성하며, 상기 제2저항체는 홈이 형성되지 않은 소자분리막 상에 형성한다.
이렇게 하면, 서로 다른 저항 값을 갖는 저항체를 동시에 형성할 수 있으므로 설계 성능을 향상시키며, 이를 통해, 제조 수율을 효과적으로 개선할 수 있다.
자세하게, 도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 저항 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 액티브 영역을 한정하는 소자분리막(22)이 구비된 셀 영역과 액티브 영역을 한정하며 제1저항 및 제2저항 형성 영역을 갖는 소자분리막(22)이 구비된 주변회로 영역을 갖는 반도체 기판(21) 상에 버퍼산화막(23)을 증착한다.
그다음, 상기 버퍼산화막(23) 상에 상기 셀 영역의 제1리세스게이트 형성 영역을 노출시키는 마스크 패턴(24)을 형성한다. 계속해서, 상기 마스크 패턴(24)에 의해 노출된 버퍼산화막(23) 부분을 식각하여 상기 기판(21)의 제1리세스게이트 형성 영역을 노출시킨다.
도 2b를 참조하면, 상기 마스크 패턴 및 버퍼산화막에 의해 노출된 기판(21)의 제1리세스게이트 형성 영역을 식각하여 상기 셀 영역의 액티브 영역 내에 제1홈(H)을 형성한 다음, 상기 마스크 패턴과 버퍼산화막을 제거한다. 이어서, 상기 홈(H)을 포함한 기판(21) 결과물 상에 스페이서막(25)을 증착하고, 상기 홈(H)의 양측벽에만 스페이서막(25)이 잔류하도록 에치백(Etch Back)한다.
도 2c를 참조하면, 상기 스페이서막이 홈(H)의 양측벽에만 잔류된 기판(21) 결과물 상에 셀 영역의 제1 및 제2리세스게이트 형성 영역과 주변회로 영역의 제1저항 형성 영역을 노출시키는 마스크 패턴(도시안됨)을 형성한다. 그다음, 상기 마스크 패턴이 형성된 기판(21)에 등방성 식각 공정을 수행한다.
이때, 상기 셀 영역에서는 액티브 영역의 제1홈 저면이 좀 더 식각되어 벌브(Bulb) 형상을 갖는 제1리세스게이트용 제2홈(H1)이 형성되고, 소자분리막(22)의 제2리세스게이트 형성 영역이 손실되어 제2리세스게이트용 홈(H2)이 형성된다. 여기서, 상기 제1리세스게이트용 제2홈(H1)은 하부가 둥근 벌브(Bulb) 형상을 갖는다.
또한, 상기 주변회로 영역에서는 소자분리막(22)의 제1저항 형성 영역이 식각되어 제1저항용 홈(RH1)이 형성된다. 이때, 상기 제1저항용 홈은 500∼1000Å 정도의 깊이로 형성된다. 다음으로, 상기 홈들(H1,H2,RH1)이 형성된 기판(21) 결과물 상에서 마스크 패턴과 스페이서막을 제거한다.
도 2d를 참조하면, 상기 홈들(H1,H2,RH1)을 포함한 기판(21) 표면 상에 열산화 공정을 통해 게이트절연막(26)을 형성한 다음, 상기 게이트절연막(26)을 포함한 기판(21) 결과물 상에 상기 홈들(H1,H2,RH1)을 매립하도록 게이트 도전막(27)을 증착한다. 이때, 상기 게이트도전막(27)은 통상 폴리실리콘막으로 형성한다.
이어서, 상기 게이트도전막(27) 상에 금속계막(28) 및 하드마스크막(29)을 차례로 증착한다. 여기서, 상기 금속계막(28)은 통상 텅스텐막, 또는, 텅스텐실리사이드막으로 형성하며, 상기 하드마스크막(29)은 통상 질화막 재질의 막으로 형성한다.
계속해서, 상기 막들(26,27,28,29)을 차례로 패터닝하여 상기 셀 영역에 제1 및 제2리세스게이트(30a,30b)를 형성함과 아울러, 상기 주변회로 영역에 제1저항체(31a) 및 제2저항체(31b)를 형성한다.
이때, 상기 셀 영역의 제1리세스게이트(30a)는 액티브 영역의 제1리세스게이트용 제2홈(H1) 상에 형성되며, 상기 제2리세스게이트(30b)는 소자분리막(22)의 제2리세스게이트용 홈(H2) 상에 형성된다. 또한, 상기 주변회로 영역의 제1저항체(31a)는 소자분리막(22)의 제1저항용 홈(RH1) 상에 형성되며, 상기 제2저항체(31b)는 소자분리막(22) 상에 형성된다.
이후, 도시하지는 않았으나, 공지의 후속 공정을 수행하여 본 발명의 반도체 소자를 완성한다.
여기서, 본 발명은 상기 제1저항체는 소자분리막 내에 홈을 형성한 다음, 상기 홈 상에 형성하며, 상기 제2저항체는 홈이 형성되지 않은 소자분리막 상에 형성함으로써 서로 다른 저항 값을 갖는 저항체를 구현할 수 있다. 또한, 상기 제1저항체용 홈을 셀 영역의 리세스게이트용 홈 식각시 함께 식각하여 형성함으로써, 제1 및 제2저항체의 구현을 용이하게 할 수 있으며, 이를 통해, 설계 성능을 향상시키며, 이를 통해, 제조 수율을 효과적으로 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 주변회로 영역의 제1저항 형성 영역을 식각하여 제1저항용 홈을 형성한 다음, 상기 홈 상에 제1저항을 형성함으로써 홈이 형성되지 않은 제2저항 형성 영역 상의 제2저항과 서로 다른 저항 값을 갖는 두 종류의 저항체를 구현할 수 있다.
또한, 본 발명은 상기 제1저항용 홈을 셀 영역의 리세스게이트용 홈 식각시함께 식각하여 형성함으로써 상기 제1 및 제2저항체을 용이하게 형성할 수 있으며, 이를 통해, 반도체 소자의 저항 형성시 설계 성능을 향상시켜 제조 수율을 효과적으로 개선할 수 있다.
Claims (7)
- 제1 및 제2저항 형성 영역을 포함하는 소자분리막이 구비된 반도체 기판을 제공하는 단계;상기 소자분리막의 제1저항 형성 영역을 식각하여 홈을 형성하는 단계;상기 홈을 포함한 기판 결과물 상에 저항용막을 형성하는 단계; 및상기 저항용막을 식각하여 상기 홈 상에 제1저항체를 형성함과 아울러 상기 소자분리막의 제2저항 형성 영역 상에 제2저항체를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 저항 형성방법.
- 제 1 항에 있어서,상기 홈은 500∼1000Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 저항 형성방법.
- 액티브 영역을 한정하는 소자분리막이 구비된 셀 영역과 액티브 영역을 한정하며 제1저항 및 제2저항 형성 영역을 갖는 소자분리막이 구비된 주변회로 영역을 갖는 반도체 기판을 제공하는 단계;상기 셀 영역 내 액티브 영역의 게이트 형성 영역을 식각하여 제1홈을 형성하는 단계;상기 제1홈의 저면을 식각하여 벌브(Bulb) 형상을 갖는 제1리세스게이트용 제2홈을 형성함과 아울러 상기 셀 영역 및 주변회로 영역의 소자분리막을 함께 식각하여 상기 셀 영역의 소자분리막 내에 제2리세스게이트용 홈을 형성하며 상기 주변회로 영역의 소자분리막 내에 제1저항용 홈을 형성하는 단계; 및상기 셀 영역의 제1리세스게이트용 제2홈 및 제2리세스게이트용 홈 상에 제1 및 제2리세스게이트를 형성함과 아울러 상기 주변회로 영역의 제1저항용 홈 상에 제1저항체를 형성하며 상기 제2저항 형성 영역에 제2저항체를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 저항 형성방법.
- 제 3 항에 있어서,상기 제1홈의 저면을 식각하여 벌브 형상을 갖는 제1리세스게이트용 제2홈을 형성하는 단계는,상기 제1홈의 양측벽에 스페이서막을 형성하는 단계;상기 스페이서막으로 인하여 노출된 홈의 저면에 등방성 식각을 수행하는 단계;상기 스페이서막을 제거하는 단계;를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 저항 형성방법.
- 제 3 항에 있어서,상기 제1저항용 홈은 500∼1000Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 저항 형성방법.
- 제 3 항에 있어서,상기 제1 및 제2리세스게이트를 형성하는 단계는,상기 제1리세스게이트용 제2홈 및 제2리세스게이트용 홈을 포함한 기판 결과물 상에 게이트절연막을 형성하는 단계;상기 게이트절연막을 포함한 기판 결과물 상에 상기 제1리세스게이트용 제2홈 및 제2리세스게이트용 홈을 매립하도록 게이트도전막을 형성하는 단계;상기 게이트도전막 상에 금속계막을 형성하는 단계;상기 금속계막, 게이트도전막 및 게이트절연막을 차례로 식각하여 상기 제1리세스게이트용 제2홈 및 제2리세스게이트용 홈 상에 제1 및 제2리세스게이트를 형성하는 단계;를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 저항 형성방법.
- 제 3 항에 있어서,상기 제1 및 제2저항체를 형성하는 단계는,상기 제1저항용 홈을 포함한 기판 결과물 상에 게이트절연막을 형성하는 단계;상기 게이트절연막이 형성된 기판 결과물 상에 상기 제1저항용 홈을 매립하도록 게이트도전막을 형성하는 단계;상기 게이트도전막 상에 금속계막을 형성하는 단계;상기 금속계막, 게이트도전막 및 게이트절연막을 차례로 식각하여 상기 제1저항용 홈 상에 제1저항체를 형성함과 아울러 상기 제2저항 형성 영역 상에 제2저항체를 형성하는 단계;를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 저항 형성방법.
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