KR20070104961A - A gate driver and a method for repairing the same - Google Patents
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Abstract
Description
도 1은 종래의 쉬프트 레지스터를 나타낸 도면.1 is a diagram illustrating a conventional shift register.
도 2는 본 발명의 제 1 실시예에 따른 게이트 구동회로를 나타낸 도면.2 shows a gate driving circuit according to a first embodiment of the present invention;
도 3은 레이저 웰딩이 수행된 일례를 설명하기 위한 도면.3 is a view for explaining an example in which laser welding is performed.
도 4는 본 발명의 제 2 실시예에 따른 레이저 웰딩을 수행하기 위해 형성된 웰딩 포인트를 설명하기 위한 도면.4 is a view for explaining a welding point formed to perform laser welding according to a second embodiment of the present invention.
도 5는 도 4에 도시된 웰딩 포인트의 또 다른 구성을 설명하기 위한 도면.5 is a view for explaining another configuration of the welding point shown in FIG.
도 6은 도 4에 도시된 웰딩 포인트의 또 다른 구성을 설명하기 위한 도면.6 is a view for explaining still another configuration of the welding point shown in FIG.
*도면의 주요부분에 대한 부호의 설명** Description of symbols for main parts of the drawings *
241a : 출력라인 222a : 제 1 출력 리페어 라인241a:
222b : 제 2 출력 리페어 라인 222c : 제 3 출력 리페어 라인222b: second
401a 내지 401c : 제 1 웰딩 포인트401a to 401c: first welding point
402a 내지 402c : 제 2 웰딩 포인트402a to 402c: second welding point
403a 내지 403c : 제 3 웰딩 포인트403a to 403c: third welding point
본 발명은 서로 교차되도록 형성된 배선에 적어도 두개의 웰딩 포인트(welding point)를 형성함으로써, 이를 연결하기 위한 레이저 웰딩(laser welding)공정의 성공률을 높이고, 연결 불량시 리페어(repair)률을 향상시킬 수 있는 게이트 구동회로 및 이의 리페어 방법에 관한 것이다. According to the present invention, at least two welding points are formed on wires formed to intersect with each other, thereby increasing the success rate of a laser welding process for connecting them, and improving a repair rate in the case of a poor connection. The present invention relates to a gate driving circuit and a repair method thereof.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다. Conventional liquid crystal display devices display an image by adjusting the light transmittance of the liquid crystal using an electric field. To this end, the liquid crystal display includes a liquid crystal panel in which pixel regions are arranged in a matrix, and a driving circuit for driving the liquid crystal panel.
상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다. In the liquid crystal panel, a plurality of gate lines and a plurality of data lines are arranged to cross each other, and a pixel region is positioned in an area defined by vertical crossings of the gate lines and the data lines. Pixel electrodes and a common electrode for applying an electric field to each of the pixel regions are formed in the liquid crystal panel.
상기 화소전극들 각각은 스위칭소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스단자 및 드레인단자를 경유하여 상기 데이터 라인에 접속된다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트단자에 인가되는 스캔펄스에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.Each of the pixel electrodes is connected to the data line via a source terminal and a drain terminal of a thin film transistor (TFT) which is a switching element. The thin film transistor is turned on by a scan pulse applied to a gate terminal via the gate line, so that the data signal of the data line is charged to the pixel voltage.
한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다. The driving circuit may include a gate driver for driving the gate lines, a data driver for driving the data lines, a timing controller for supplying a control signal for controlling the gate driver and the data driver, and a liquid crystal display device. It is provided with a power supply for supplying a variety of driving voltages used in.
상기 타이밍 콘트롤러는 상기 게이트 드라이버 및 상기 데이터 드라이버의 구동 타이밍을 제어함과 아울러 상기 데이터 드라이버에 화소데이터 신호를 공급한다. 그리고, 상기 전원공급부는 입력 전원을 승압 또는 감압하여 액정표시장치에서 필요로 하는 공통전압(VCOM), 게이트 하이전압 신호(VGH), 게이트 로우전압 신호(VGL) 등과 같은 구동전압들을 생성한다. 그리고, 상기 게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 그리고, 상기 데이터 드라이버는 게이트 라인들 중 어느 하나에 스캔펄스가 공급될 때마다 데이터 라인들 각각에 화소 전압신호를 공급한다. 이에 따라, 액정표시장치는 액정셀별로 화소전압신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 광투과율을 조절함으로써 화상을 표시한다.The timing controller controls driving timing of the gate driver and the data driver and supplies a pixel data signal to the data driver. The power supply unit boosts or decompresses an input power to generate driving voltages such as a common voltage VCOM, a gate high voltage signal VGH, and a gate low voltage signal VGL required by the liquid crystal display. The gate driver sequentially supplies scan pulses to the gate lines to sequentially drive the liquid crystal cells on the liquid crystal panel by one line. The data driver supplies a pixel voltage signal to each of the data lines whenever a scan pulse is supplied to any one of the gate lines. Accordingly, the liquid crystal display displays an image by adjusting light transmittance by an electric field applied between the pixel electrode and the common electrode according to the pixel voltage signal for each liquid crystal cell.
여기서, 상기 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 게이트 구동회로를 구비한다. 일반적으로 상기 게이트 구동회로는 쉬프트 레지스터를 구비한다. Here, the gate driver includes a gate driving circuit to sequentially output the scan pulses as described above. In general, the gate driving circuit includes a shift register.
이를 첨부된 도면을 참조하여 좀 더 구체적으로 설명하면 다음과 같다.This will be described in more detail with reference to the accompanying drawings.
도 1은 종래의 쉬프트 레지스터를 나타낸 도면이다.1 is a diagram illustrating a conventional shift register.
종래의 쉬프트 레지스터는 서로 종속적으로 연결된 다수의 스테이지(ST101 내지 ST10n+1)를 포함한다. 더미 스테이지(ST101n+1)를 제외한 나머지 스테이지(ST101 내지 ST10n+1)는 차례로 스캔펄스를 출력하여 표시부에 구비된 게이트 라 인들에 공급한다.The conventional shift register includes a plurality of stages ST101 to ST10n + 1 that are dependently connected to each other. The remaining stages ST101 to ST10n + 1 except for the dummy stage ST101n + 1 sequentially output scan pulses and supply the scan pulses to the gate lines of the display unit.
한편, 각 스테이지(ST101 내지 ST10n+1)는 자신으로부터 전단에 위치한 스테이지로부터의 스캔펄스를 공급받아 인에이블되고, 다음단에 위치한 스테이지로부터의 스캔펄스를 공급받아 디스에이블된다.On the other hand, each of the stages ST101 to ST10n + 1 is enabled by receiving scan pulses from the stage located at the front end thereof, and is disabled by receiving the scan pulses from the stage located at the next stage.
이와 같은 동작을 위해 각 스테이지(ST101 내지 ST10n)는 3개의 출력라인(141a, 141b, 141c)을 갖는다. For this operation, each stage ST101 to ST10n has three
즉, 각 제 1 출력라인(141a)은 해당 스테이지와 해당 게이트 라인간을 전기적으로 연결하며, 각 제 2 출력라인(141b)은 상기 제 1 출력라인(141a)과 다음단 스테이지간을 전기적으로 연결하며, 그리고 각 제 3 출력라인(141c)은 상기 제 1 출력라인(141a)과 이전단 스테이지간을 전기적으로 연결한다.That is, each
한편, 상기 스테이지들(ST101 내지 ST10n+1) 중 어느 하나에 불량이 발생하여 동작불능 일 때, 상기 동작불능 상태인 스테이지의 후단에 위치한 모든 스테이지들은 출력을 발생할 수 없게된다.On the other hand, when one of the stages ST101 to ST10n + 1 fails and becomes inoperable, all stages located at the rear of the inoperable state cannot generate output.
예를들어, 도 1에 도시된 바와 같이, 제 3 스테이지(ST103)에 불량이 발생하여 상기 제 3 스테이지(ST103)가 동작불능인 경우 상기 제 3 스테이지(ST103)로부터는 스캔펄스가 출력되지 않는다. For example, as shown in FIG. 1, when a failure occurs in the third stage ST103 and the third stage ST103 is inoperable, scan pulses are not output from the third stage ST103. .
여기서, 이 제 3 스테이지(ST103)의 바로 후단에 위치한 제 4 스테이지(ST104)는 상기 제 3 스테이지(ST103)로부터의 스캔펄스를 스타트 펄스로서 공급받아 인에이블되는데, 이와 같이 상기 제 3 스테이지(ST103)가 동작불능 상태가 되면 상기 제 4 스테이지(ST104)는 인에이블되지 못한다. 따라서, 상기 제 4 스테이 지(ST104)도 스캔펄스를 출력할 수 없다.Here, the fourth stage ST104 located immediately after the third stage ST103 is enabled by receiving the scan pulse from the third stage ST103 as a start pulse, and thus the third stage ST103. ) Becomes inoperable, the fourth stage ST104 is not enabled. Therefore, the fourth stage ST104 may not output the scan pulse.
또한, 상기 제 4 스테이지(ST104)의 바로 후단에 위치한 제 5 스테이지는 상기 제 4 스테이지(ST104)로부터의 스캔펄스를 스타트 펄스로서 공급받아 인에이블되는데, 이와 같이 상기 제 4 스테이지(ST104)가 스캔펄스를 출력하지 못하므로 상기 제 5 스테이지도 인에이블되지 못한다.In addition, the fifth stage located immediately after the fourth stage ST104 is enabled by receiving the scan pulse from the fourth stage ST104 as a start pulse. Thus, the fourth stage ST104 is scanned. Since the pulse is not outputted, the fifth stage is also not enabled.
이와 같은 원리로, 나머지 제 6 스테이지부터 제 n 스테이지(ST10n)도 전부 스캔펄스를 출력할 수 없게된다. In this manner, all the sixth to nth stages ST10n cannot output scan pulses.
따라서, 상기 불량이 발생한 제 3 스테이지(ST103)부터 제 n 스테이지(ST10n)에 접속된 제 3 내지 제 n 게이트 라인이 구동되지 못한다. 결국, 상기 제 3 내지 제 n 게이트 라인에 접속된 화소셀들이 화상을 표시하지 못하게 되는 문제점이 발생한다. Therefore, the third to nth gate lines connected to the nth stage ST10n from the third stage ST103 where the failure occurs may not be driven. As a result, a problem arises in that the pixel cells connected to the third to nth gate lines do not display an image.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 동작불능 상태의 스테이지를 대체할 수 있는 다수의 보조 스테이지를 구비하여 상기 동작불능 상태의 스테이지를 복구할 수 있는 게이트 구동회로 및 이의 구동방법을 제공함과 더불어 서로 교차되도록 형성된 다수의 배선에 적어도 두개의 웰딩 포인트(welding point)를 형성하여, 이를 연결하기 위한 레이저 웰딩(laser welding)시 성공률을 증가시키도록 한다. 또한, 상기 배선간의 연결불량시 리페어(repair)률을 증가시킴으로써, 액정 표시장치의 제조공정시 그 수율을 향상시킬 수 있는 게이트 구동회로 및 이의 리페어 방법을 제공하는데 그 목적이 있다. The present invention has been made to solve the above problems, and provides a gate driving circuit and a driving method thereof capable of recovering the stage of the inoperable state by providing a plurality of auxiliary stages that can replace the stage in the inoperative state. In addition, at least two welding points are formed on a plurality of wires formed to intersect with each other, thereby increasing a success rate during laser welding for connecting them. In addition, it is an object of the present invention to provide a gate driving circuit and a repair method thereof that can improve the yield in the manufacturing process of a liquid crystal display device by increasing the repair rate when the connection between the wirings is poor.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 게이트 구동회로는, 적어도 하나의 출력라인을 갖는 쉬프트 레지스터; 상기 각 출력라인의 일측으로부터 돌출된 적어도 하나의 제 1 돌출부; 상기 각 출력라인과 교차하도록 배열된 적어도 하나의 출력 리페어 라인; 및 상기 각 출력 리페어 라인의 일측으로부터 돌출되며, 상기 각 제 1 돌출부와 중첩되는 적어도 하나의 제 2 돌출부를 포함하여 구성됨을 특징으로 한다. A gate driving circuit according to the present invention for achieving the above object, the shift register having at least one output line; At least one first protrusion protruding from one side of each output line; At least one output repair line arranged to intersect the output lines; And at least one second protrusion protruding from one side of each of the output repair lines and overlapping the first protrusions.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 게이트 구동회로의 리페어 방법은 적어도 하나의 출력라인을 갖는 쉬프트 레지스터와, 상기 각 출력라인의 일측으로부터 돌출된 적어도 하나의 제 1 돌출부와, 상기 각 출력라인과 교차하도록 배열된 적어도 하나의 출력 리페어 라인과, 그리고 상기 각 출력 리페어 라인의 일측으로부터 돌출되며, 상기 각 제 1 돌출부와 중첩되는 적어도 하나의 제 2 돌출부를 포함하여 구성됨을 특징으로 하는 게이트 구동회로의 리페어 방법에 있어서, 상기 각 출력라인과 상기 각 출력 리페어 라인간의 교차부분에 웰딩공정을 수행하는 단계; 상기 각 교차부분이 전기적으로 연결되었는지 확인하는 단계; 및 상기 확인 결과에 따라 상기 각 제 1 및 제 2 돌출부간에 웰딩공정을 수행하는 단계를 포함하여 이루어지는 것을 특징으로 한다. In addition, a repair method of a gate driving circuit according to the present invention for achieving the above object includes a shift register having at least one output line, at least one first protrusion protruding from one side of each output line, At least one output repair line arranged to intersect with each output line, and at least one second protrusion protruding from one side of each output repair line and overlapping with each of the first protrusions CLAIMS 1. A repairing method of a gate driving circuit, comprising: performing a welding process at an intersection between each output line and each output repair line; Confirming that each intersection is electrically connected; And performing a welding process between each of the first and second protrusions according to the checking result.
이하, 첨부된 도면을 참조하여 본 발명의 제 1 실시예에 따른 게이트 구동회로를 상세히 설명하면 다음과 같다. Hereinafter, a gate driving circuit according to a first embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 제 1 실시예에 따른 게이트 구동회로를 나타낸 도면이다.2 is a diagram illustrating a gate driving circuit according to a first embodiment of the present invention.
본 발명의 실시예에 따른 게이트 구동회로는, 도 2에 도시된 바와 같이, 다수의 제 1 출력라인(241a)을 갖는 쉬프트 레지스터(SR)와, 상기 제 1 출력라인(241a)과 교차하도록 배열된 제 1, 제 2, 및 제 3 출력 리페어 라인(222a, 222b, 222c)과, 위상차를 갖는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 전송하는 제 1 내지 제 4 클럭전송라인들(288a 내지 288d)과, 상기 제 1 내지 제 4 클럭전송라인들(288a 내지 288d)과 교차하도록 배열된 클럭 리페어 라인(266)과, 상기 제 1 내지 제 3 출력 리페어 라인들(222a, 222b, 222c) 및 클럭 리페어 라인(266)에 접속된 보조 스테이지(270)를 포함한다. As shown in FIG. 2, the gate driving circuit according to an exemplary embodiment of the present invention is arranged to intersect the shift register SR having a plurality of
여기서, 상기 다수의 출력라인(241a), 클럭전송라인(288a 내지 288d), 및 클럭 리페어 라인(222a, 222b, 222c)에서 상기 레이저 웰딩이 수행되어야 하는 교차부분(281a,281b,281c,283)에는 적어도 두개의 웰딩 포인트가 형성되어있다. Here, the
여기서, 상기 쉬프트 레지스터(SR)는 제 1 내지 제 n 스테이지(ST201 내지 ST20n), 그리고 더미 스테이지(ST20n+1)를 구비한다. 상기 각 스테이지(ST201 내지 ST20n+1)는 제 1 스테이지(ST201)부터 더미 스테이지(ST20n+1) 순서로 차례로 스캔펄스를 출력하여 액정패널의 표시부(200)에 공급한다. 여기서, 상기 더미 스테이지(ST20n+1)를 제외한 제 1 내지 제 n 스테이지(ST201 내지 ST20n)는 자신으로부터 출력된 스캔펄스를 상기 표시부(200)에 구비된 해당 게이트 라인에 공급한다. 따라서, 상기 각 게이트 라인(GL1 내지 GLn)은 제 1 게이트 라인(GL1)부터 제 n 게이트 라인(GLn) 순서로 차례로 구동된다. Here, the shift register SR includes first to nth stages ST201 to ST20n and a dummy stage ST20n + 1. The stages ST201 to ST20n + 1 output scan pulses in order from the first stage ST201 to the dummy stage ST20n + 1 and supply them to the
이와 같은 상기 스테이지들(ST201 내지 ST20n+1)은 자신으로부터 전단에 위 치한 스테이지로부터의 스캔펄스에 응답하여 인에이블되고, 자신으로부터 후단에 위치한 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다. 그리고, 인에이블된 각 스테이지는 위상차를 갖는 적어도 2종의 클럭펄스들 중 어느 하나를 입력받아 이를 해당 게이트 라인에 스캔펄스로서 공급한다. 반대로, 디스에이블된 각 스테이지는 오프 전압원을 출력하고 이를 해당 게이트 라인에 공급함으로써, 상기 해당 게이트 라인을 비활성화시킨다. These stages ST201 to ST20n + 1 are enabled in response to the scan pulse from the stage positioned at the front end from the stage, and are disabled in response to the scan pulse from the stage located at the rear end from the stage. Each enabled stage receives one of at least two clock pulses having a phase difference and supplies it as a scan pulse to a corresponding gate line. In contrast, each disabled stage deactivates the corresponding gate line by outputting an off voltage source and supplying it to the corresponding gate line.
예를들어, 제 2 스테이지(ST202)는 제 1 스테이지(ST201)로부터의 제 1 스캔펄스에 응답하여 인에이블되고, 제 3 스테이지(ST203)로부터의 제 3 스캔펄스에 응답하여 디스에이블된다. 이 인에이블된 제 2 스테이지(ST202)는 위상차를 갖는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 제 2 클럭펄스(CLK2)를 공급받아 이를 제 2 게이트 라인(GL2)에 제 2 스캔펄스로서 공급한다. For example, the second stage ST202 is enabled in response to the first scan pulse from the first stage ST201 and is disabled in response to the third scan pulse from the third stage ST203. The enabled second stage ST202 receives the second clock pulse CLK2 among the first to fourth clock pulses CLK1 to CLK4 having a phase difference, and then scans the second clock line CLK2 to the second gate line GL2. Supply as a pulse.
이와 같은 동작을 위해, 상기 제 1 스테이지(ST201) 및 더미 스테이지(ST20n+1)를 제외한 각 스테이지(ST202 내지 ST20n)는 상기 스캔펄스를 출력하는 제 1 내지 제 3 출력라인(241a 내지 241c)을 가지며, 클럭전송라인(288a, 288b, 288c, 288d)으로부터의 클럭펄스를 공급받는 제 1 입력단자를 가지며, 그리고 전단 및 후단 스테이지로부터의 스캔펄스를 공급받는 제 2 및 제 3 입력단자를 갖는다.For this operation, each stage ST202 to ST20n except for the first stage ST201 and the dummy stage ST20n + 1 has a first to
여기서, 상기 각 스테이지(ST201 내지 ST20n)의 제 1 출력라인(241a)은 상기 각 스테이지(ST201 내지 ST20n)와 각 게이트 라인간을 전기적으로 연결하며, 상기 각 스테이지(ST201 내지 ST20n)의 제 2 출력라인(241b)은 자신의 제 1 출력라인(241a)과 다음단 스테이지간을 전기적으로 연결하며, 그리고 상기 각 스테이 지(ST202 내지 ST20n)의 제 3 출력라인(241c)은 자신의 제 1 출력라인(241a)과 이전단 스테이지간을 전기적으로 연결한다. Here, the
즉, 상기 각 스테이지(ST201 내지 ST20n)의 제 1 출력라인(241a)의 일단은 상기 각 스테이지(ST201 내지 ST20n)에 접속되고, 타단은 상기 각 게이트 라인(GL1 내지 GLn)에 접속된다. 그리고, 상기 각 스테이지(ST201 내지 ST20n)의 제 2 출력라인(241b)의 일단은 제 1 출력라인(241a)에 접속되고, 타단은 후단 스테이지의 제 2 입력단자에 접속된다. 그리고, 상기 각 스테이지(ST201 내지 ST20n)의 제 3 출력라인(241c)의 일단은 제 1 출력라인(241a)에 접속되고, 타단은 전단 스테이지의 제 3 입력단자에 접속된다. 그리고, 상기 각 스테이지(ST201 내지 ST20n)의 제 1 입력단자는 해당 클럭전송라인에 접속된다. That is, one end of the
예를들어, 제 2 스테이지(ST202)의 제 1 출력라인(241a)은 상기 제 2 스테이지(ST202)와 제 1 게이트 라인(GL1)간을 전기적으로 접속시키고, 상기 제 2 스테이지(ST202)의 제 2 출력라인(241b)은 상기 제 2 스테이지(ST202)의 제 1 출력라인(241a)과 제 3 스테이지(ST203)간을 전기적으로 접속시키며, 상기 제 2 스테이지(ST202)의 제 3 출력라인(241c)은 상기 제 2 스테이지(ST202)의 제 1 출력라인(241a)과 제 1 스테이지(ST201)간을 전기적으로 접속시킨다. For example, the
한편, 제 1 스테이지(ST201)의 전단에는 스테이지가 존재하기 않기 때문에, 상기 제 1 스테이지(ST201)는 제 1 출력라인(241a), 제 2 출력라인(241b), 제 1 입력단자, 및 제 2 입력단자를 갖는다. On the other hand, since there is no stage in front of the first stage ST201, the first stage ST201 has a
그리고, 상기 더미 스테이지(ST20n+1)의 다음단에는 스테이지가 존재하지 않 으며, 또한 상기 더미 스테이지(ST20n+1)는 게이트 라인에 출력을 하지 않으므로, 상기 더미 스테이지(ST20n+1)는 제 3 출력라인(241c) 및 제 2 입력단자를 갖는다. Since the stage does not exist next to the dummy
제 1 내지 제 3 출력 리페어 라인(222a, 222b, 222c)은 상기 제 1 출력라인(241a)들과 교차하도록 상기 제 1 출력라인(241a)들의 상부에 형성된다. 이때, 상기 각 출력 리페어 라인(222a, 222b, 222c)과 상기 제 1 출력라인(241a)들 사이에는 절연막이 형성되어 상기 각 출력 리페어 라인(222a, 222b, 222c)과 상기 제 1 출력라인(241a)들간을 전기적으로 분리시킨다. First to third
한편, 상기 보조 스테이지(270)는 세 개의 입력단자와 하나의 출력단자를 갖는다. 여기서, 상기 보조 스테이지(270)의 제 1 입력단자는 클럭 리페어 라인(266)에 접속되며, 상기 보조 스테이지(270)의 제 2 입력단자는 제 1 출력 리페어 라인(222a)에 접속되며, 상기 보조 스테이지(270)의 제 3 입력단자는 제 3 출력 리페어 라인(222c)에 접속되며, 그리고 상기 보조 스테이지(270)의 출력단자는 제 2 출력 리페어 라인(222b)에 접속된다. On the other hand, the
상기 클럭 리페어 라인(266)은 클럭전송라인들(288a 내지 288d)과 교차하도록 상기 클럭전송라인들(288a 내지 288d)의 상부에 형성된다. 이때, 상기 클럭 리페어 라인(266)과 상기 클럭전송라인들(288a 내지 288d) 사이에는 층간 절연막이 형성되어 상기 클럭 리페어 라인(266)과 상기 클럭전송라인들(288a 내지 288d)간을 전기적으로 분리시킨다. The
상기 보조 스테이지(270)는 상기 각 스테이지(ST201 내지 ST20n+1)와 동일하게 동작한다. 즉, 상기 보조 스테이지(270)는 자신의 제 2 입력단자를 통해 입력된 신호를 공급받아 인에이블되고, 이 인에이블된 상태에서 자신의 제 1 입력단자에 입력된 신호(클럭펄스)를 자신의 출력단자를 통해 복구용 스캔펄스로서 출력한다. The
이와 같이 구성된 본 발명의 제 1 실시예에 따른 게이트 구동회로에서 임의의 스테이지에 불량이 발생하여 이 스테이지가 동작불능일 경우, 이 동작불능의 스테이지를 구비한 게이트 구동회로를 복구하는 방법을 상세히 설명하면 다음과 같다. If a failure occurs in any stage in the gate driving circuit according to the first embodiment of the present invention configured as described above and the stage is inoperable, a method for recovering the gate driving circuit having the inoperable stage will be described in detail. Is as follows.
상기 제 3 스테이지(ST203)가 동작불능일 때, 상기 제 3 스테이지(ST203)는 아무런 출력을 발생하지 않는다.When the third stage ST203 is inoperable, the third stage ST203 generates no output.
즉, 도 3에 도시된 제 1 및 제 2 스테이지(ST201, ST202)가 정상적으로 동작하여 제 1 및 제 2 게이트 라인(GL1, GL2)이 정상적으로 구동된 상황을 나타내는바, 구체적으로 상기 제 3 스테이지(ST203)는 동작불능이 되어 상기 제 3 스테이지(ST203), 및 제 3 스테이지(ST203)의 후단에 위치한 제 4 스테이지(ST204)부터 더미 스테이지(ST20n+1)까지 스캔펄스를 출력하지 못하는 상황을 나타낸다고 가정하였을때 상기 제 3 내지 제 n 스테이지(ST203 내지 ST20n)에 접속된 제 3 내지 제 n 게이트 라인(GL3 내지 GLn)은 스캔펄스를 공급받지 못한다.That is, the first and second stages ST201 and ST202 shown in FIG. 3 operate normally to show that the first and second gate lines GL1 and GL2 are normally driven. Specifically, the third stage ( ST203 may become inoperable and thus may not output scan pulses from the third stage ST203 and the fourth stage ST204 located at the rear end of the third stage ST203 to the dummy
이와 같은 게이트 구동회로를 복구하기 위하여, 먼저 제 3 스테이지(ST203)와 제 1 출력라인(241a)(상기 제 3 스테이지(ST203)에 접속된 제 1 출력라인(241a))간을 전기적으로 분리시킨다. 즉, 제 1 출력라인(241a)의 일부분에 레이저빔을 조사하여 제거함으로써 상기 제 3 스테이지(ST203)와 상기 제 1 출력라인(241a)간을 전기적으로 분리시킬 수 있다. 이때, 상기 제 1 출력라인(241a)이 단 선되는 부분(399a)은 상기 제 3 스테이지(ST203)의 출력단자와 교차지점(상기 제 3 스테이지(ST203)의 제 1 출력라인(241a)과 제 3 출력라인(241c)의 교차지점) 사이이다. In order to recover the gate driving circuit, first, the third stage ST203 and the
이어서, 상기 제 3 스테이지(ST203)와 제 3 클럭전송라인(288c)간을 전기적으로 분리시킨다. 즉, 도 3에 도시된 바와 같이, 제 3 클럭전송라인(288c)의 일부분에 레이저 빔을 조사하여 제거함으로써 상기 제 3 스테이지(ST203)와 상기 제 3 클럭전송라인(288c)간을 전기적으로 분리시킬 수 있다. Subsequently, the third stage ST203 and the third
이렇게 함으로써 상기 제 3 스테이지(ST203)는 제 3 게이트 라인(GL3)과 전기적으로 분리될 수 있는바, 이와 같이 상기 제 3 스테이지(ST203)와 상기 제 3 게이트 라인(GL3)간을 전기적으로 분리시키는 이유는 상기 제 3 스테이지(ST203)로부터 출력될 수 있는 왜곡된 스캔펄스가 상기 제 3 게이트 라인(GL3)에 공급되는 것을 방지하기 위함이다.In this way, the third stage ST203 may be electrically separated from the third gate line GL3. Thus, the third stage ST203 may electrically separate the third stage ST203 from the third gate line GL3. The reason is to prevent the distorted scan pulse that may be output from the third stage ST203 from being supplied to the third gate line GL3.
다음으로, 제 2 출력 리페어 라인(222b)과 하나의 제 1 출력라인(241a)간을 전기적으로 연결시킨다. 여기서, 상기 제 1 출력라인(241a)은 동작불능 상태인 스테이지, 즉 제 3 스테이지(ST203)에 접속된 제 1 출력라인(241a)을 나타낸다.Next, the second
이러한 전기적인 연결은 상기 제 2 출력 리페어 라인(222b)과 상기 제 2 출력라인(241b)간의 교차지점(281b)에 레이저 빔을 조사하는 레이저 웰딩(laser welding)을 수행함으로써 이룰 수 있다.This electrical connection may be achieved by performing laser welding to irradiate a laser beam at an
이어서, 제 1 출력 리페어 라인(222a)과 또 다른 제 1 출력라인(241a)간을 전기적으로 연결시킨다. 여기서, 상기 제 1 출력라인(241a)은 상기 동작불능 상태 인 스테이지의 바로 전단에 위치한 스테이지, 즉 제 2 스테이지(ST202)에 접속된 제 1 출력라인(241a)을 나타낸다.Next, the first
이러한 전기적인 연결은 상기 제 1 출력 리페어 라인(222a)과 상기 제 1 출력라인(241a)간의 교차지점(281a)에 레이저 웰딩을 수행함으로써 이룰 수 있다.This electrical connection may be achieved by performing laser welding at the
다음으로, 제 3 출력 리페어 라인(222c)과 또 다른 제 1 출력라인(241a)간을 전기적으로 연결시킨다. 여기서, 상기 제 1 출력라인(241a)은 상기 동작불능 상태인 스테이지의 바로 후단에 위치한 스테이지, 즉 제 4 스테이지(ST204)에 접속된 제 1 출력라인(241a)을 나타낸다. Next, the third
이러한 전기적인 연결은 상기 제 3 출력 리페어 라인(222c)과 상기 제 1 출력라인(241a)간의 교차지점(281c)에 레이저 웰딩을 수행함으로써 이룰 수 있다.This electrical connection may be achieved by performing laser welding at the
다음으로, 클럭 리페어 라인(266)과 하나의 클럭전송라인(288a, 288b, 288c, 또는 288d)을 전기적으로 연결시킨다. 여기서, 상기 클럭전송라인은 상기 동작불능 상태인 제 3 스테이지(ST203)에 공급되는 클럭펄스와 동일한 클럭펄스를 전송하는 클럭전송라인을 나타낸다. 즉, 상기 클럭전송라인은 제 3 클럭펄스(CLK3)를 전송하는 제 3 클럭펄스전송라인(288c)을 나타낸다. 이 제 3 클럭전송라인(288c)과 상기 클럭 리페어 라인(266)간을 전기적으로 연결시킨다. Next, the
이러한 전기적인 연결은 상기 클럭 리페어 라인(266)과 상기 제 3 클럭전송라인(241a)간의 교차지점(283)에 레이저 웰딩을 수행함으로써 이룰 수 있다. This electrical connection may be achieved by performing laser welding at the
이렇게 함으로써, 상기 보조 스테이지(270)의 제 1 입력단자는 상기 클럭 리페어 라인(266)을 통해 제 3 클럭전송라인(288c)에 접속되고, 상기 보조 스테이 지(270)의 제 2 입력단자는 상기 제 1 출력 리페어 라인(222a)을 통해 제 1 출력라인(241a)(제 2 스테이지(ST202)에 접속된 제 1 출력라인(241a))에 접속되며, 상기 보조 스테이지(270)의 출력단자는 상기 제 2 출력 리페어 라인(222b)을 통해 제 1 출력라인(241a)(제 3 스테이지(ST203)에 접속된 제 1 출력라인(241a))에 접속되며, 상기 보조 스테이지(270)의 제 3 입력단자는 상기 제 3 출력 리페어 라인(222c)을 통해 제 1 출력라인(241a)(제 4 스테이지(ST204)에 접속된 제 1 출력라인(241a)에 접속된다. In this way, the first input terminal of the
이와 같이 복구된 본 발명의 제 1 실시예에 따른 게이트 구동회로를 동작시키면, 먼저 제 1 스테이지(ST201)가 스타트 펄스(Vst)에 응답하여 인에이블되고, 이 인에이블된 상태에서 제 1 클럭전송라인(288a)으로부터 제 1 클럭펄스(CLK1)를 공급받아 이를 제 1 스캔펄스로서 출력한다. 그리고, 이 제 1 스캔펄스를 자신의 제 1 출력라인(241a)을 통해 제 1 게이트 라인(GL1)에 공급하고, 자신의 제 1 및 제 2 출력라인(241a, 241b)을 통해 제 2 스테이지(ST202)에 공급한다. When the gate driving circuit according to the first embodiment of the present invention thus restored is operated, first stage ST201 is enabled in response to the start pulse Vst, and in this enabled state, the first clock transmission is performed. The first clock pulse CLK1 is supplied from the
이어서, 상기 제 2 스테이지(ST202)는 상기 제 1 스테이지(ST201)로부터의 제 1 스캔펄스에 응답하여 인에이블되고, 이 인에이블된 상태에서 제 2 클럭전송라인(288b)으로부터 제 2 클럭펄스(CLK2)를 공급받아 이를 제 2 스캔펄스로서 출력한다. 그리고, 이 제 2 스캔펄스를 자신의 제 1 출력라인(241a)을 통해 제 2 게이트 라인(GL2)에 공급하고, 자신의 제 1 및 제 2 출력라인(241a, 241b)을 통해 제 3 스테이지(ST2030)에 공급하고, 자신의 제 1 및 제 3 출력라인(241b, 241c)을 통해 제 1 스테이지(ST201)에 공급한다. Subsequently, the second stage ST202 is enabled in response to the first scan pulse from the first stage ST201, and the
여기서, 상기 제 3 스테이지(ST203)는 동작불능 상태이기 때문에 상기 제 2 스테이지(ST202)로부터 제 2 스캔펄스를 공급받음에도 불구하고 제 3 스캔펄스를 출력하지 못한다. Since the third stage ST203 is in an inoperable state, the third stage ST203 cannot output the third scan pulse even though the second scan pulse is supplied from the second stage ST202.
한편, 상기 제 2 스테이지(ST202)의 제 1 출력라인(241a)에 공급된 제 2 스캔펄스는, 교차지점(281a) 및 제 1 출력 리페어 라인(222a)을 통해 상기 보조 스테이지(270)에 공급된다. On the other hand, the second scan pulse supplied to the
그러면, 상기 보조 스테이지(270)는 상기 제 2 스캔펄스에 응답하여 인에이블되고, 이 인에이블된 상태에서 제 3 클럭전송라인(288c)으로부터 제 3 클럭펄스(CLK3)를 공급받아 이를 복구용 스캔펄스로서 출력한다. 이 복구용 스캔펄스는 결국 제 3 스캔펄스와 동일한 스캔펄스이다. Then, the
상기 보조 스테이지(270)로부터 출력된 복구용 스캔펄스는 출력단자를 통해 제 2 출력 리페어 라인(222b)에 공급되고, 이 제 2 출력 리페어 라인(222b)에 공급된 복구용 스캔펄스는 교차지점(281b), 제 1 출력라인(241a)(제 3 스테이지(ST203)에 접속된 제 1 출력라인(241a)), 및 제 2 출력라인(241b)(제 3 스테이지(ST202)에 접속된 제 2 출력라인(241b))을 통해 제 4 스테이지(ST204)에 공급된다. 따라서, 상기 제 4 스테이지(ST204)가 인에이블될 수 있다. The recovery scan pulse output from the
이에 따라, 상기 제 4 스테이지(ST204)부터 더미 스테이지(ST20n+1)까지 순차적으로 스캔펄스를 출력할 수 있다. 결국, 상기 보조 스테이지(270)는 동작불능 상태의 스테이지를 대신하여 스캔펄스를 출력한다.Accordingly, scan pulses may be sequentially output from the fourth stage ST204 to the dummy
또한, 상기 제 4 스테이지(ST204)로부터 출력된 스캔펄스는 제 1 출력라 인(241a)(제 4 스테이지(ST204)에 접속된 제 1 출력라인(241a), 교차지점(281c), 및 제 3 출력 리페어 라인(222c)을 통해 상기 보조 스테이지(270)에 공급된다. 이에 따라, 상기 보조 스테이지(270)는 디스에이블된다. 따라서, 상기 보조 스테이지(270)는 한 프레임에 한 번의 스캔펄스를 출력한다. In addition, the scan pulse output from the fourth stage ST204 is a
한편, 상기 보조 스테이지(270)의 제 3 입력단자에는 상기 제 3 출력 리페어 라인(222c) 대신에 클럭 리페어 라인이 연결될 수 있다. The clock repair line may be connected to the third input terminal of the
여기서, 상기 각 교차지점(281a,281b,281c,283)에 레이저 웰딩을 수행하기 위해 형성되는 웰딩 포인트에 대해 일례를 들어 구체적으로 설명하면 다음과 같다. Herein, a welding point formed to perform laser welding at each of the
도 3은 레이저 웰딩이 수행된 일례를 구체적으로 설명하기 위한 도면이다. 3 is a diagram for specifically describing an example in which laser welding is performed.
도 3에 도시된 바와 같이, 상기 각 교차지점(281a,281b,281c,283)에 레이저 웰딩 수행시 웰딩 장비의 공정 능력에 따라 에너지 차이가 다르게 나타나기 때문에 모든 레이저 웰딩이 수행되는 부분들에 대해서 동일하게 웰딩이 일어나지 않는다. 따라서, 상기 레이저 웰딩시 에너지가 과도하게 인가된 경우 서로 연결되어야할 배선들이 오히려 단선되는 불량이 발생된다. As shown in FIG. 3, when the laser welding is performed at each of the
도 4는 본 발명의 제 2 실시예에 따른 레이저 웰딩을 수행하기 위해 형성된 웰딩 포인트를 구체적으로 설명하기 위한 도면이다. 4 is a view for explaining in detail the welding point formed to perform laser welding according to a second embodiment of the present invention.
제 1 웰딩 포인트(401a 내지 401c)는 도 4에 도시된 바와 같이, 상기 제 1 출력라인(241a)과 상기 제 1 출력 리페어 라인(222a)의 교차부분에 대각선 방향의 계단형으로 형성될 수 있다. 즉, 상기 제 1 출력라인(241a)과 일체로 상기 제 1 출력라인(241a)의 일측에 직사각형 형태의 돌출부가 형성되고, 상기 제 1 출력라 인(241a)의 타측에도 직사각형 형태의 돌출부가 형성된다. 상기 각 제 1 출력라인(241a)의 일측과 타측에 교번적으로 형성된 돌출부는 상기 제 1 출력 리페어 라인(222a)의 일측과 타측에 각각 위치하도록 형성되어 상기 제 1 웰딩 포인트(401a 내지 401c)가 대각선 방향의 계단형으로 형성된다. 따라서, 상기 제 1 출력 리페어 라인(222a)도 상기 제 1 출력라인(241a)에 형성된 돌출부와 마찬가지로 상기 제 1 출력 리페어 라인(222a)의 일측에 직사각형 형태의 돌출부가 형성되고, 상기 제 1 출력 리페어 라인(222a)의 타측에도 직사각형 형태의 돌출부가 형성된다. 상기 제 1 출력 리페어 라인(222a)의 일측과 타측에 교번적으로 형성된 돌출부는 상기 제 1 출력라인(241a)의 일측과 타측에 각각 위치하므로 상기 제 1 출력라인(241a)의 일측과 타측에 형성된 돌출부들과 서로 중첩되도록 구성됨으로써, 상기 제 1 웰딩 포인트(401a 내지 401c)가 대각선 방향의 계단형으로 형성된다. As illustrated in FIG. 4, the
또한, 상기 제 1 출력라인(241a)과 상기 제 2 출력 리페어 라인(222b)의 교차부분에 제 2 웰딩 포인트(402a 내지 402c)가 대각선 방향의 계단형으로 형성된다. 즉, 상기 제 1 출력라인(241a)의 일측에 직사각형 형태의 돌출부가 형성되고, 상기 제 1 출력라인(241a)의 타측에도 직사각형 형태의 돌출부가 형성된다. 상기 각 제 1 출력라인(241a)의 일측과 타측에 교번적으로 형성된 돌출부는 상기 제 2 출력 리페어 라인(222b)의 일측과 타측에 교번적으로 위치하도록 형성되어 상기 제 2 웰딩 포인트(401a 내지 401c)가 대각선 방향의 계단형으로 형성된다. 따라서, 상기 제 2 출력 리페어 라인(222b)도 상기 제 1 출력라인(241a)과 마찬가지로 상기 제 2 출력 리페어 라인(222b)의 일측에 직사각형 형태의 돌출부가 형성되고, 상기 제 2 출력 리페어 라인(222b)의 타측에도 직사각형 형태의 돌출부가 형성된다. 상기 제 2 출력 리페어 라인(222b)의 일측과 타측에 교번적으로 형성된 돌출부는 상기 제 1 출력라인(241a)의 일측과 타측에 교번적으로 위치하도록 형성되어 상기 제 1 출력라인(241a)의 일측과 타측에 교번적으로 형성된 돌출부들과 서로 중첩되도록 구성됨으로써, 상기 제 2 웰딩 포인트(402a 내지 402c)가 대각선 방향의 계단형으로 형성된다. In addition,
또한, 상기 제 1 출력라인(241a)과 상기 제 3 출력 리페어 라인(222c)의 교차부분에 제 3 웰딩 포인트(403a 내지 403c)가 대각선 방향의 계단형으로 형성될 수 있다. 즉, 상기 제 1 출력라인(241a)의 일측에 직사각형 형태의 돌출부가 형성되고, 상기 제 1 출력라인(241a)의 타측에도 직사각형 형태의 돌출부가 형성된다. 상기 각 제 1 출력라인(241a)의 일측과 타측에 교번적으로 형성된 돌출부는 상기 제 3 출력 리페어 라인(222c)의 일측과 타측에 교번적으로 위치하도록 형성되어 상기 제 3 웰딩 포인트(403a 내지 403c)가 대각선 방향의 계단형으로 형성된다. 따라서, 상기 제 3 출력 리페어 라인(222c)도 상기 제 1 출력라인(241a)과 마찬가지로 상기 제 3 출력 리페어 라인(222c)의 일측에 직사각형 형태의 돌출부가 형성되고, 상기 제 3 출력 리페어 라인(222c)의 타측에도 직사각형 형태의 돌출부가 형성된다. 상기 제 2 출력 리페어 라인(222b)의 일측과 타측에 교번적으로 형성된 돌출부는 상기 제 1 출력라인(241a)의 일측과 타측에 위치하도록 형성되어 상기 제 1 출력라인(241a)의 일측과 타측에 교번적으로 형성된 돌출부들과 서로 중첩되도록 구성됨으로써, 상기 제 3 웰딩 포인트(403a 내지 403c)가 대각선 방향의 계단형으로 형성될 수 있도록 형성된다. In addition,
상기 제 1, 제 2, 및 제 3 웰딩 포인트(401a 내지 401c, 402a 내지 402c, 403a 내지 403c)는 증착 및 식각공정을 통해 형성될 수 있으며, 도시되지 않았지만 상기 제 1 출력라인(241a)과 상기 제 1, 제 2, 및 제 3 출력 리페어 라인(222a, 222b, 222c)의 사이에는 층간 절연막 또는 보호막 등이 형성되어있다. 따라서, 레이저 빔을 조사하여 상기 층간 절연막 또는 보호막등을 연소시킴으로써 상기 제 1 출력라인(241a)과 상기 제 1, 제 2, 제 3 출력 리페어 라인(222a, 222b, 222c)을 연결시키는 레이저 웰딩 수행시 제 1 웰딩 포인트(401a)에서 전기적으로 연결이 되지 않더라도 제 2 및 제 3 웰딩 포인트(401b 내지 401c)에 레이저 웰딩을 수행함으로써 상기 제 1 출력라인(241a)과 상기 제 1, 제 2, 및 제 3 출력 리페어 라인(222a, 222b, 222c)들을 연결할 수 있다. The first, second, and
도 5는 도 4에 도시된 웰딩 포인트의 또 다른 구성을 구체적으로 설명하기 위한 도면이다. FIG. 5 is a diagram for describing another configuration of the welding point illustrated in FIG. 4 in detail.
도 5에 도시된 바와 같이, 상기 웰딩 포인트는 도 4에 도시된 웰딩 포인트의 대각선 방향에 수직 방향으로 형성될 수 있다. 즉, 상기 제 1 출력라인(241a)과 상기 제 1 출력 리페어 라인(222a)의 교차부분에 제 1 웰딩 포인트(501a 내지 501c)가 도 4에 도시된 상기 제 1 웰딩 포인트(401a 내지 401c)와 수직 방향으로 형성된다. As shown in FIG. 5, the welding point may be formed in a direction perpendicular to the diagonal direction of the welding point illustrated in FIG. 4. That is,
또한, 상기 제 1 출력라인(241a)과 상기 제 2 출력 리페어 라인(222b)의 교차부분에 제 2 웰딩 포인트(502a 내지 502c)가 대각선 방향의 계단형으로 형성될 수 있으며, 상기 제 1 출력라인(241a)과 제 3 출력 리페어 라인(222c)의 교차부분에 제 3 웰딩 포인트(503a 내지 503c)가 대각선 방향의 계단형으로 형성될 수 있다. In addition,
따라서, 상기 제 1 출력라인(241a)과 상기 제 1, 제 2, 제 3 출력 리페어 라인(222a, 222b, 222c)을 연결시키는 레이저 웰딩 수행시 제 1 웰딩 포인트(501a)에서 연결이 실패하더라도 제 2 및 제 3 웰딩 포인트(501b 내지 501c)에 레이저 웰딩을 수행함으로써 상기 제 1 출력라인(241a)과 상기 제 1, 제 2, 및 제 3 출력 리페어 라인(222a, 222b, 222c)들을 연결할 수 있다. Therefore, even when the connection fails at the
상기 웰딩 포인트(501a 내지 503c)는 상기 출력라인(241a)과 상기 제 1, 제 2, 제 3 출력 리페어 라인(222a, 222b, 222c) 형성시 서로 교차되는 부분에 대각선 방향의 계단형으로 증착공정과 식각공정을 수행하여 구성된다. 상기 출력라인(241a)과 상기 제 1, 제 2, 제 3 출력 리페어 라인(222a, 222b, 222c)은 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 또는 몰리브덴-텅스텐(MoW)등의 저저항 물질중 하나로 형성되거나 상기 물질들이 혼합되어 형성된다. The welding points 501a to 503c are deposited in a stepped manner in a diagonal direction on portions where the
도 6은 도 4에 도시된 웰딩 포인트의 또 다른 구성을 구체적으로 설명하기 위한 도면이다. FIG. 6 is a diagram for describing another configuration of the welding point illustrated in FIG. 4 in detail.
제 1 웰딩 포인트(601a 내지 601c)는 도 6에 도시된 바와 같이, 상기 제 1 출력라인(241a)과 상기 제 1 출력 리페어 라인(222a)의 교차부분에 상기 제 1 출력 리페어 라인(222a)의 일측으로부터 두개의 돌출부를 갖도록 형성될 수 있다. 즉, 상기 제 1 출력라인(241a)과 일체로 상기 제 1 출력라인(241a)의 일측에 직사각형 형태의 돌출부가 형성되고, 상기 제 1 출력라인(241a)의 타측에도 직사각형 형태의 돌출부가 형성된다. 상기 각 제 1 출력라인(241a)의 일측과 타측에 형성된 돌출부는 상기 제 1 출력 리페어 라인(222a)의 일측에 각각 위치하도록 형성되어 상기 제 1 웰딩 포인트(601a 내지 601c)가 형성된다. 따라서, 상기 제 1 출력 리페어 라인(222a)은 상기 제 1 출력 리페어 라인(222a)의 일측으로부터 두개의 직사각형 형태의 돌출부가 형성된다. 상기 제 1 출력 리페어 라인(222a)의 일측에 형성된 두개의 돌출부는 상기 제 1 출력라인(241a)의 일측과 타측에 각각 위치하므로 상기 제 1 출력라인(241a)의 일측과 타측에 형성된 돌출부들과 서로 중첩되도록 구성됨으로써, 상기 제 1 웰딩 포인트(601a 내지 601c)가 형성된다. As shown in FIG. 6, the
또한, 제 2 웰딩 포인트(602a 내지 602c)는 도 6에 도시된 바와 같이, 상기 제 1 출력라인(241a)과 상기 제 2 출력 리페어 라인(222b)의 교차부분에 상기 제 2 출력 리페어 라인(222b)의 일측으로부터 두개의 돌출부를 갖도록 형성될 수 있다. 즉, 상기 제 1 출력라인(241a)과 일체로 상기 제 1 출력라인(241a)의 일측에 직사각형 형태의 돌출부가 형성되고, 상기 제 1 출력라인(241a)의 타측에도 직사각형 형태의 돌출부가 형성된다. 상기 각 제 1 출력라인(241a)의 일측과 타측에 형성된 돌출부는 상기 제 2 출력 리페어 라인(222b)의 일측에 각각 위치하도록 형성되어 상기 제 2 웰딩 포인트(602a 내지 602c)가 형성된다. 따라서, 상기 제 2 출력 리페어 라인(222b)은 상기 제 2 출력 리페어 라인(222b)의 일측으로부터 두개의 직사각형 형태의 돌출부가 형성된다. 상기 제 2 출력 리페어 라인(222b)의 일측에 형성된 두개의 돌출부는 상기 제 1 출력라인(241a)의 일측과 타측에 각각 위치하므로 상기 제 1 출력라인(241a)의 일측과 타측에 형성된 돌출부들과 서로 중첩되도록 구성됨으로써, 상기 제 2 웰딩 포인트(602a 내지 602c)가 형성된다. In addition, as shown in FIG. 6, the
또한, 제 3 웰딩 포인트(603a 내지 603c)는 도 6에 도시된 바와 같이, 상기 제 1 출력라인(241a)과 상기 제 3 출력 리페어 라인(222c)의 교차부분에 상기 제 3 출력 리페어 라인(222c)의 일측으로부터 두개의 돌출부를 갖도록 형성될 수 있다. 즉, 상기 제 1 출력라인(241a)과 일체로 상기 제 1 출력라인(241a)의 일측에 직사각형 형태의 돌출부가 형성되고, 상기 제 1 출력라인(241a)의 타측에도 직사각형 형태의 돌출부가 형성된다. 상기 각 제 1 출력라인(241a)의 일측과 타측에 형성된 돌출부는 상기 제 3 출력 리페어 라인(222c)의 일측에 각각 위치하도록 형성되어 상기 제 3 웰딩 포인트(603a 내지 603c)가 형성된다. 따라서, 상기 제 3 출력 리페어 라인(222b)은 상기 제 3 출력 리페어 라인(222c)의 일측으로부터 두개의 직사각형 형태의 돌출부가 형성된다. 상기 제 3 출력 리페어 라인(222c)의 일측에 형성된 두개의 돌출부는 상기 제 1 출력라인(241a)의 일측과 타측에 각각 위치하므로 상기 제 1 출력라인(241a)의 일측과 타측에 형성된 돌출부들과 서로 중첩되도록 구성됨으로써, 상기 제 3 웰딩 포인트(603a 내지 603c)가 형성된다. In addition, as shown in FIG. 6, the
상기 제 1, 제 2, 및 제 3 웰딩 포인트(601a 내지 601c, 602a 내지 602c, 603a 내지 603c)는 증착 및 식각공정을 통해 형성될 수 있으며, 도시되지 않았지만 상기 제 1 출력라인(241a)과 상기 제 1, 제 2, 및 제 3 출력 리페어 라인(222a, 222b, 222c)의 사이에는 층간 절연막 또는 보호막 등이 형성되어있다. 따라서, 레 이저 빔을 조사하여 상기 층간 절연막 또는 보호막등을 연소시킴으로써 상기 제 1 출력라인(241a)과 상기 제 1, 제 2, 제 3 출력 리페어 라인(222a, 222b, 222c)을 연결시키는 레이저 웰딩 수행시 제 1 웰딩 포인트(601a)에서 전기적으로 연결이 되지 않더라도 제 2 및 제 3 웰딩 포인트(601b 내지 601c)에 레이저 웰딩을 수행함으로써 상기 제 1 출력라인(241a)과 상기 제 1, 제 2, 및 제 3 출력 리페어 라인(222a, 222b, 222c)들을 연결할 수 있다. The first, second, and
또한, 도면으로 도시되지 않았지만, 상기 출력라인(241a)과 상기 제 1, 제 2, 제 3 출력 리페어 라인(222a, 222b, 222c)의 사이에는 절연 내압 특성에 좋은 무기물인 실리콘 산화물 또는 실리콘 질화물로 이루어진 층간 절연막이 형성된다. 그리고, 상기 제 1, 제 2, 제 3 출력 리페어 라인(222a, 222b, 222c) 상에는 도시되지 않았지만, 실리콘 산화물, 실리콘 질화물, BCB, 또는 아크릴계 물질과 같은 유기 절연물질로 보호막이 형성될 수도 있다. Although not shown in the drawings, between the
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.
이상에서 상술한 바와 같은 본 발명에 따른 게이트 구동회로는 다음과 같은 효과가 있다. The gate driving circuit according to the present invention as described above has the following effects.
본 발명에 따른 게이트 구동회로는 서로 교차되도록 형성된 다수의 배선에 적어도 두개의 웰딩 포인트(welding point)를 형성한다. 따라서, 상기 다수의 배선을 연결하기 위한 레이저 웰딩(laser welding)시 성공률을 증가시킬 수 있다. 즉, 상기 배선간의 연결불량시 리페어(repair)률을 증가시킴으로써, 액정 표시장치의 제조공정에서 그 수율을 향상시킬 수 있다. The gate driving circuit according to the present invention forms at least two welding points in a plurality of wires formed to cross each other. Accordingly, the success rate may be increased during laser welding for connecting the plurality of wires. That is, by increasing the repair rate when the connection between the wirings is poor, the yield can be improved in the manufacturing process of the liquid crystal display.
Claims (43)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060036621A KR20070104961A (en) | 2006-04-24 | 2006-04-24 | A gate driver and a method for repairing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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KR1020060036621A KR20070104961A (en) | 2006-04-24 | 2006-04-24 | A gate driver and a method for repairing the same |
Publications (1)
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Family Applications (1)
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KR1020060036621A KR20070104961A (en) | 2006-04-24 | 2006-04-24 | A gate driver and a method for repairing the same |
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-
2006
- 2006-04-24 KR KR1020060036621A patent/KR20070104961A/en not_active Application Discontinuation
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
WITN | Withdrawal due to no request for examination |