JP3344680B2 - Image display device - Google Patents

Image display device

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JP3344680B2
JP3344680B2 JP27320995A JP27320995A JP3344680B2 JP 3344680 B2 JP3344680 B2 JP 3344680B2 JP 27320995 A JP27320995 A JP 27320995A JP 27320995 A JP27320995 A JP 27320995A JP 3344680 B2 JP3344680 B2 JP 3344680B2
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【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、データ信号線駆動回路と画像表示部とを同一基板上に設けた画像表示装置に関する。 The present invention relates to relates to an image display device in which a data signal line drive circuit and the image display unit on the same substrate.

【0002】 [0002]

【従来の技術】従来、アクティブマトリクス駆動方式の液晶表示装置は、図15に示すように、画像表示部1とデータ信号線駆動回路2と走査信号線駆動回路3とによって構成される。 Conventionally, an active matrix liquid crystal display device, as shown in FIG. 15, constituted by an image display unit 1 and the data signal line drive circuit 2 and the scanning signal line drive circuit 3. 画像表示部1には、多数のデータ信号線SLと多数の走査信号線GLとが交差して配線され、 The image display unit 1, and the number of data signal lines SL and a plurality of scanning signal lines GL are wired to cross,
これらデータ信号線SLと走査信号線GLの各交差部に、TFT([Thin Film Transistor]薄膜トランジスタ)などのスイッチング素子1eを介して絵素容量1f At each intersection of the data signal line SL and the scanning signal line GL, a pixel capacitance 1f via the switching element 1e, such as TFT ([Thin Film Transistor] TFT)
と補助容量1gを接続した絵素がそれぞれ設けられている。 And connecting an auxiliary capacitor 1g picture elements are provided, respectively. ただし、図15では、簡単のため4本のデータ信号線SL1〜SL4と4本の走査信号線GL1〜GL4だけを示している。 However, FIG. 15 shows only four data signal lines SL1~SL4 and four scanning signal lines GL1~GL4 for simplicity.

【0003】データ信号線駆動回路2は、タイミング信号生成回路2aを備えている。 [0003] Data signal line drive circuit 2 is provided with a timing signal generation circuit 2a. タイミング信号生成回路2aは、クロック信号CK,CKバーの立ち上がりごとにスタートパルスSPを順次シフトするシフトレジスタからなる。 Timing signal generating circuit 2a is composed of a shift register that sequentially shifts the start pulse SP clock signal CK, for each rising edge of CK bar. したがって、このタイミング信号生成回路2 Therefore, the timing signal generating circuit 2
aのパラレル出力からは、図16に示すように、順次クロック信号CK,CKバーの半周期ずつ遅れたサンプリング信号SMP1〜SMP4が出力される。 From the parallel output of a, as shown in FIG. 16, the Serial Clock signal CK, the sampling signal SMP1~SMP4 delayed by a half cycle of the CK bars are output. これらのサンプリング信号SMP1〜SMP4は、サンプリングトランジスタQ1〜Q4のゲートに送られて映像信号VSのサンプリングを行うようになっている。 These sampling signals SMP1~SMP4 is adapted to perform the sampling of the video signal VS sent to the gate of the sampling transistor Q1 to Q4. そして、ここで映像信号VSのサンプリングによって得た各データ信号が画像表示部1のそれぞれのデータ信号線SL1〜SL4に出力される。 And wherein each data signal obtained by the sampling of the video signal VS is outputted to the respective data signal lines SL1~SL4 of the image display unit 1. また、これらの各データ信号線SL1〜SL4 Further, each of these data signal lines SL1~SL4
には、出力されたデータ信号を保持するためのホールドコンデンサC1〜C4が接続されている。 The, the hold capacitor C1~C4 for holding the data output signal is connected.

【0004】走査信号線駆動回路3は、上記データ信号線駆動回路2が映像信号VSをサンプリングして得たデータ信号を各データ信号線SL1〜SL4に出力する度に、走査信号線GL1〜GL4のいずれかを順に選択する回路である。 [0004] scanning signal line drive circuit 3, every time the data signal line drive circuit 2 outputs a data signal obtained by sampling the video signal VS to the respective data signal lines SL1 to SL4, the scanning signal line GL1~GL4 one of which is a circuit that selects in order. 例えば走査信号線GL1が選択されると、 For example, when the scanning signal line GL1 is selected,
この走査信号線GL1に接続される全てのスイッチング素子1eがONとなり、各データ信号線SL1〜SL4に印加されたデータ信号が走査信号線GL1上の各絵素の絵素容量1fと補助容量1gにそれぞれ充電される。 All the switching elements 1e is turned ON, which is connected to the scanning signal lines GL1, each of the data signal lines SL1~SL4 the data signal applied to the each pixel of the pixel capacitance 1f on the scanning signal line GL1 auxiliary capacitor 1g They are charged, respectively. したがって、各走査信号線GL1〜GL4が順に選択されると、画像表示部1の全ての絵素にデータ信号が順次供給されるので、アクティブマトリクス駆動方式による液晶表示が行われる。 Therefore, when the scanning signal lines GL1~GL4 are sequentially selected, since all of the data signals to the picture elements of the image display unit 1 is sequentially supplied, the liquid crystal display using an active matrix driving method is performed.

【0005】ところで、従来の一般的なアクティブマトリクス駆動方式の液晶表示装置は、ガラスなどの透明基板上に設けた非晶質シリコン薄膜によってスイッチング素子1eなどを形成することにより画像表示部1を構成する。 Meanwhile, the liquid crystal display device of a conventional active matrix driving system, an image display unit 1 by forming a switching element 1e by amorphous silicon thin film provided on a transparent substrate such as a glass to. そして、データ信号線駆動回路2や走査信号線駆動回路3は、外付けICとして別のシリコン基板などの上に形成したものを接続して使用する。 Then, the data signal line drive circuit 2 and the scanning signal line drive circuit 3 is used to connect the one formed on such as another silicon substrate as an external IC. しかしながら、 However,
これらデータ信号線駆動回路2や走査信号線駆動回路3 These data signal line driving circuit 2 and the scanning signal line drive circuit 3
を別の基板上に設けたのでは、外付けICの製造コストが余分に加わるだけでなく、画像表示部1の多数のデータ信号線SLや走査信号線GLとこれらの外付けICとの間の接続を行うために実装コストが高くなる。 In that the provided on another substrate, not only the manufacturing cost of the external IC is applied to the extra, between a number of the data signal lines SL and the scanning signal lines GL of the image display unit 1 and these external IC implementation costs in order to perform the connection is increased.

【0006】このため、透明基板上に多結晶シリコン薄膜を設け、この多結晶シリコン薄膜によって画像表示部1のスイッチング素子1eを形成すると共に、データ信号線駆動回路2や走査信号線駆動回路3のトランジスタなどの素子も形成して、この画像表示部1と同一の基板上にモノリシックにデータ信号線駆動回路2や走査信号線駆動回路3を設けた画像表示装置が従来から開発されている。 [0006] Therefore, the polycrystalline silicon thin film provided on a transparent substrate, thereby forming a switching element 1e of the image display unit 1 by the polycrystalline silicon thin film, the data signal line driving circuit 2 and the scanning signal line drive circuit 3 also it forms elements such as transistors, monolithic image display apparatus provided with a data signal line driving circuit 2 and the scanning signal line drive circuit 3 to have been conventionally developed on the image display unit 1 the same substrate as. また、この際、ガラスの歪み点(約600° At this time, the strain point of glass (approximately 600 °
C)以下のプロセス温度でこの多結晶シリコン薄膜にトランジスタなどの素子を形成することにより、低コスト化を図る試みも報告されている。 By forming the elements such as the polycrystalline silicon thin film transistors C) below the process temperature, it has also been reported an attempt to reduce the cost. ただし、多結晶シリコン薄膜上に形成されたトランジスタは、一般にウェーハなどの単結晶シリコン基板上に形成されたものに比べて、チャンネル移動度が低くなると共にしきい値電圧が高くなる。 However, transistors formed on the polycrystalline silicon thin film is generally compared to those formed on a single crystal silicon substrate, such as a wafer, the threshold voltage increases with channel mobility is low. そして、トランジスタの相互コンダクタンスは、チャンネル移動度に比例すると共に、ゲート電圧としきい値電圧との差に比例するので、このようにチャンネル移動度が低くしきい値電圧が高い場合には、相互コンダクタンスが低くなり、トランジスタの駆動能力が低下すると共にスイッチング速度も遅くなる。 The transconductance of the transistor, as well as proportional to the channel mobility is proportional to the difference between the gate voltage and the threshold voltage, if the threshold voltage lower channel mobility is high in this way, the transconductance becomes low and slower switching speed together with the driving capability of the transistor is lowered.

【0007】上記のようにトランジスタの駆動能力が低くスイッチング速度が遅くなると、特にデータ信号線駆動回路2では、サンプリング信号SMPの波形が鈍ることにより、1絵素の伝送期間(サンプリング期間)内にサンプリングトランジスタQを確実にONにさせてデータ信号をデータ信号線SLに十分に書き込むことが困難になるので、画面表示のコントラストや解像度が低下する。 [0007] switching speed low drive capability of the transistor as described above is slow, the particular data signal line driving circuit 2, by the waveform of the sampling signal SMP is dull, in one picture element transmission period (sampling period) because surely is oN the sampling transistor Q to write data signal sufficiently to the data signal line SL becomes difficult, the screen display contrast and resolution decreases. また、画像表示装置が大画面高解像度化された場合には、データ信号線SLの本数が増加することにより、 Further, when the image display apparatus is large-screen high-resolution, by the number of the data signal line SL is increased,
サンプリング期間が短くなりデータ信号線駆動回路2の動作周波数が高くなると共に、データ信号線SLの配線長が長くなって交差する信号線の本数も増えるので、このデータ信号線SLの配線抵抗や配線容量が増大し、画面表示のコントラストや解像度の低下が顕著になる。 Together with the operation frequency of the sampling period is shortened data signal line driving circuit 2 is high, since the increased number of signal lines wiring length of the data signal lines SL intersect longer, wiring resistance and wiring of the data signal line SL capacity is increased, lowering of the screen display of the contrast and resolution becomes remarkable. しかも、このようにデータ信号線駆動回路2の動作周波数が増加すると、消費電力も増大する。 Moreover, the operating frequency of such data signal line drive circuit 2 is increased, the power consumption also increases.

【0008】そこで、従来は、データ信号線駆動回路2 [0008] Therefore, conventionally, the data signal line driving circuit 2
のタイミング信号生成回路2aを複数に分割することにより、各タイミング信号生成回路2aの動作周波数を低下させていた。 By dividing the timing signal generation circuit 2a to a plurality, which decreases the operating frequency of each timing signal generating circuit 2a. 即ち、例えば図17に示すように、タイミング信号生成回路2a,2aを2つに分割した場合には、一方のタイミング信号生成回路2aに本来の2分の1の周波数のクロック信号CKA,CKAバーとスタートパルスSPAとを入力することにより1つおきのサンプリング信号SMP1,SMP3,…を得て、これを1つおきのサンプリングトランジスタQ1,Q3,…のゲートに送る。 That is, as shown in FIG. 17, the timing signal generating circuit 2a, a case of dividing into two 2a, the clock signal CKA of the original first frequency-half to one of the timing signal generating circuit 2a, CKA bar a start pulse SPA and every other sampling signal by inputting the SMP1, SMP3, to give ... a, which every other sampling transistor Q1, Q3, and sends a ... gate of. また、他方のタイミング信号生成回路2aには、位相の遅れたクロック信号CKB,CKBバーとスタートパルスSPBとを入力することにより1つおきのサンプリング信号SMP2,SMP4,…を得て、これを残りのサンプリングトランジスタQ2,Q4,…のゲートに送る。 Further, the other timing signal generating circuit 2a, obtained phase delayed clock signal CKB, CKB bar and a start pulse SPB and every other sampling signal by inputting the SMP2, SMP4, ... to the rest of this of the sampling transistor Q2, Q4, and sends it to the ... gate of. すると、図18に示すように、映像信号VS Then, as shown in FIG. 18, a video signal VS
は、奇数番目のデータ信号,,…がそれぞれ一方のタイミング信号生成回路2aから出力されるサンプリング信号SMP1,SMP3,…によってサンプリングされると共に、偶数番目のデータ信号,,…がそれぞれ他方のタイミング信号生成回路2aから出力される位相の遅れたサンプリング信号SMP2,SMP4,…によってサンプリングされる。 The sampling signal odd-numbered data signal ,, ... are output from one of the timing signal generation circuit 2a, respectively SMP1, SMP3, with sampled by ..., even-numbered data signal ,, ... the other respective timing signals generation circuit 2a of the phase output from the delayed sampling signal SMP2, SMP4, is sampled ... by. したがって、このデータ信号線駆動回路2は、各タイミング信号生成回路2a,2aを本来の分割数分の1(図17では2分の1)の速度で動作させているにもかかわらず、映像信号VSは本来の速度でサンプリングすることができる。 Therefore, the data signal line driving circuit 2, even though operated each timing signal generating circuit 2a, a 2a at a rate of the original split fraction (Fig. 17 in one half), the video signal VS can be sampled at the original rate.

【0009】また、特公平4−31371号公報には、 [0009] In addition, in JP-fair 4-31371,
1走査線分の映像信号VSを分割したものをそれぞれ1 Those obtained by dividing the video signal VS of one scan line, respectively 1
走査線分の長さまで時間軸伸長すると共に、データ信号線駆動回路2も同数に分割してそれぞれ時間軸伸長した映像信号VSを入力することにより、各データ信号線駆動回路2の動作周波数を分割数分の1に低減させる発明も開示されている。 Split while the time axis extended to the length of the scanning line, by inputting a video signal VS which is extended each time axis is also the data signal line driving circuit 2 is divided into the same number, the operating frequency of the data signal line driving circuit 2 invention to reduce to a fraction are also disclosed.

【0010】 [0010]

【発明が解決しようとする課題】ところが、上記タイミング信号生成回路2aのみを分割する従来の画像表示装置では、各タイミング信号生成回路2aごとに位相のずれた制御信号を用意する必要がある。 [SUMMARY OF THE INVENTION However, the conventional image display device for dividing only the timing signal generating circuit 2a, it is necessary to prepare the shift control signal of the phase for each timing signal generating circuit 2a. 即ち、図17に示すように、2つのタイミング信号生成回路2a,2aに分割した場合には、クロック信号CKA,CKAバーとスタートパルスSPAの他に、これよりも位相の遅れたクロック信号CKB,CKBバーとスタートパルスSP That is, as shown in FIG. 17, two timing signal generating circuit 2a, when divided into 2a, the clock signal CKA, in addition to the CKA bar and a start pulse SPA, than this phase also delayed clock signal CKB, CKB bar and the start pulse SP
Bが必要になる。 B is required. そして、このように使用する制御信号の種類が増えると、基板上に信号線を配線するための配線スペースが増加するので、画像表示装置のダウンサイジングの障害になるという問題が生じる。 When such a type of control signal to be used is increased, the wiring space for wiring the signal line on the substrate is increased, a problem that becomes an obstacle to downsizing of the image display apparatus is produced.

【0011】しかも、このように制御信号の信号線数が増加すると、図17からも明らかなように、各信号線が他の信号線と交差する箇所が多くなるので、これらの信号線の寄生容量が増え、この寄生容量を充電するために制御信号の出力回路の消費電力が増大するという問題も発生する。 [0011] Moreover, when the number of signal lines of this control signal is increased, as it is apparent from FIG. 17, since the signal lines becomes large at the intersection with the other signal line, the parasitic these signal lines capacity increases, also occurs a problem that the power consumption of the output circuit of the control signal to charge the parasitic capacitance is increased.

【0012】さらに、タイミング信号生成回路2a,2 [0012] In addition, the timing signal generating circuit 2a, 2
aを分割した場合には、各タイミング信号生成回路2a In case of dividing the a, each timing signal generating circuit 2a
の動作周波数は低下するが、サンプリングトランジスタQでは、サンプリング期間が変化せず高速でスイッチングが行われることになる。 Although the operating frequency of the drops, the sampling transistor Q, so that high-speed switching without changing the sampling period is performed. したがって、サンプリング信号SMPの波形の鈍りは解消できても、サンプリングトランジスタQ自体の駆動能力が低くスイッチング速度が遅い場合には、映像信号VSを正確にサンプリングすることができないという問題が残る。 Thus, rounding of the waveform of the sampling signal SMP is also be eliminated, if the switching speed low drive capability of the sampling transistor Q itself is slow, the problem can not be accurately sample the video signal VS remains. しかも、サンプリングトランジスタQの高速スイッチングによるスイッチングノイズの影響も減少しないので、上記のように制御信号の信号線の本数が増加すると、このスイッチングノイズの影響が増加するという問題が発生する。 Moreover, since no decrease influence of switching noise by the high-speed switching of the sampling transistor Q, the number of signal lines of the control signal as described above is increased, the influence of the switching noise is a problem that increases.

【0013】これに対して、特公平4−31371号公報に記載された従来の画像表示装置では、分割した各データ信号線駆動回路2に共通の制御信号が送られるので、制御信号の信号線の本数が増加するようなことがなく、また、タイミング信号生成回路2aの動作周波数だけでなくサンプリングトランジスタQでのサンプリング周波数もデータ信号線駆動回路2の分割数分の1に低減することができるので、上記のような問題は生じない。 [0013] In contrast, in the conventional image display apparatus described in Japanese Patent Kokoku 4-31371, since the common control signal to each data signal line driving circuit 2 is divided is transmitted, the signal line of the control signal without such number of increases, also can be the sampling frequency of the sampling transistor Q as well as the operating frequency of the timing signal generating circuit 2a is also reduced to divide a fraction of the data signal line driving circuit 2 since, there is no above-mentioned problems.

【0014】しかし、分割した各データ信号線駆動回路2にそれぞれ別個の映像信号VSを送るために、これら各データ信号線駆動回路2の間には、映像信号VSの信号線を配線する必要が生じる。 [0014] However, in order to send to each data signal line driving circuit 2 is divided separate video signal VS, between which the data signal line drive circuit 2, is necessary to wire a signal line of the video signal VS occur. したがって、分割数が増加すると、これら各データ信号線駆動回路2の間に設ける映像信号VSの信号線の配線スペースが無視できなくなり、その分だけ各データ信号線駆動回路2のレイアウト面積が減少するので、回路のレイアウトが困難になるという問題があった。 Therefore, when the division number is increased, wiring space of the signal lines of the video signal VS provided between the respective data signal line drive circuit 2 can not be ignored, that much layout area of ​​each data signal line drive circuit 2 is decreased since, there has been a problem that the layout of the circuit becomes difficult.

【0015】しかも、データ信号線駆動回路2を分割した場合には、各データ信号線駆動回路2のタイミング信号生成回路2aが同じ動作を行うにもかかわらず、いずれかのタイミング信号生成回路2aに動作不良が発生すると、画像表示装置全体が不良品となり歩留りが悪くなるいう問題もあった。 [0015] Moreover, in the case of dividing a data signal line driving circuit 2, a timing signal generation circuit 2a of the data signal line drive circuit 2 even though performing the same operation, any of the timing signal generating circuit 2a If malfunction occurs, the yield becomes the entire image display device defective there is also a problem that deteriorates.

【0016】本発明は、上記従来の問題を解決するもので、データ信号線駆動回路を分割すると共に、これを画像表示部の両側に振り分けて配置することにより、制御信号の信号線を増加させることなく、しかも各データ信号線駆動回路のレイアウト面積も減少させない画像表示装置を提供することを目的とする。 [0016] The present invention is intended to solve the aforementioned conventional problems, as well as dividing the data signal line drive circuit, by placing distributing this to both sides of the image display section, increases the signal line of the control signal it without moreover an object to provide an image display device the layout area of ​​each data signal line drive circuit does not reduce.

【0017】 [0017]

【課題を解決するための手段】本発明の画像表示装置は、クロック信号に従いスタートパルスを順次シフトさせて得たサンプリング信号により映像信号を順にサンプリングするデータ信号線駆動回路と、該映像信号のサンプリングによって得た各データ信号が印加されるデータ信号線を多数備えた画像表示部とが同一基板上に設けられた画像表示装置において、該データ信号線駆動回路がそれぞれ別個の映像信号をサンプリングする複数のデータ信号線駆動回路に分割されると共に、該分割された The image display device of the present invention According to an aspect of the data signal line driving circuit for sequentially sampling a video signal by a sampling signal obtained by sequentially shifting a start pulse in accordance with the clock signal, the sampling of the video signal in the image display device image display unit and are provided on the same substrate in which each data signal is provided with a large number of data signal lines to be applied obtained by a plurality of the data signal line drive circuit samples the separate video signals, respectively double along with being divided into the data signal line driving circuit, which is the division of the
数の各データ信号線駆動回路が該画像表示部の両側に Their respective data signal line driving circuit number on both sides of the image display unit
れぞれ重複して設けられ、該分割された各データ信号線駆動回路における同一機能のいずれかの信号を表示パネルの入力端子から該各データ信号線駆動回路に導く信号線のインピーダンスを等しく配線するべく、該分割された各データ信号線駆動回路は、映像信号の信号線とサンプリング信号の信号線とが交差する数がそれぞれ同数になるように配線されており、該同一機能のいずれかの信 Provided respectively overlap the divided impedance equally wiring of the signal lines leading to respective data signal line drive circuit of any of the signal from the input terminal of the display panel of the same functions in each of the data signal line drive circuit in order to, the divided respective data signal line drive circuit has the number of the signal line of the signal line and the sampling signal of the video signal crosses are wired so that each becomes equal, one of of identity a function trust
号が映像信号であり、該画像表示部上で隣接する各デー No. is a video signal, each data which are adjacent on the image display unit
タ信号線にそれぞれ接続された、該分割されたいずれか They are respectively connected to the data signal line, one that is the divided
一対のデータ信号線駆動回路において、一方のデータ信 In a pair of data signal line drive circuit, one of the data signal
号線駆動回路には前記映像信号の信号線が左側から供給 Supply signal line of the video signal from the left to the Line driver circuit
するように配線され、他方のデータ信号線駆動回路には It is wired to, the other data signal line drive circuit
該映像信号の信号線が右側から供給するように配線され Signal lines of the video signal are wired to supply the right
おり、そのことにより上記目的が達成される。 And, the objects can be achieved.

【0018】 [0018]

【0019】さらに、好ましくは、本発明の画像表示装置における分割された各データ信号線駆動回路が、共通のクロック信号とスタートパルスに基づいてそれぞれ別個の映像信号をサンプリングするものである。 Furthermore, preferably those that the data signal line drive circuit which is divided in the image display apparatus of the present invention, respectively sample the separate video signals based on a common clock signal and a start pulse.

【0020】さらに、好ましくは、本発明の画像表示装置における分割された各データ信号線駆動回路において、クロック信号に従いスタートパルスを順次シフトさせてサンプリング信号を得るタイミング信号生成回路の各段のピッチが、データ信号線のピッチよりも広く配置される。 Furthermore, preferably, in each of the data signal line drive circuit which is divided in the image display apparatus of the present invention, the pitch of each stage of the timing signal generating circuit for obtaining a sampled signal by sequentially shifting the start pulse in accordance with the clock signal It is arranged wider than the pitch of the data signal lines.

【0021】さらに、好ましくは、本発明の画像表示装置において、前記画像表示部上で隣接する各データ信号線にそれぞれ接続される映像信号の各信号線であって、 [0021] Still preferably, in the image display apparatus of the present invention, there is provided a respective signal line of the video signal to be connected to each data signal line adjacent on the image display unit,
該映像信号がそれぞれ入力される異なるデータ信号線駆動回路の該各信号線のインピーダンスが等しくなるように該各信号線が配線されている。 The video signal is wiring respective signal lines so that the impedance of each of the signal lines is equal to the different data signal line driver circuit are input. さらに、好ましくは、 In addition, preferably,
本発明の画像表示装置は、クロック信号に従いスタートパルスを順次シフトさせて得たサンプリング信号により映像信号を順にサンプリングするデータ信号線駆動回路と、該映像信号のサンプリングによって得た各データ信号が印加されるデータ信号線を多数備えた画像表示部とが同一基板上に設けられた画像表示装置において、該データ信号線駆動回路がそれぞれ別個の映像信号をサンプリングする複数のデータ信号線駆動回路に分割されると共に、該分割された複数のデータ信号線駆動回路が該画像表示部の片側に配置され、かつ、該分割された各データ信号線駆動回路における同一機能のいずれかの信号を表示パネルの入力端子から該各データ信号線駆動回路に導く信号線のインピーダンスを等しく配線するべく、該分割されたデー The image display device of the present invention, a data signal line driving circuit for sequentially sampling a video signal by a sampling signal obtained by sequentially shifting a start pulse in accordance with the clock signal, the data signal obtained by the sampling of the video signal is applied in the image display apparatus and an image display unit having a large number of data signal lines are provided on the same substrate that is divided into a plurality of data signal line drive circuit to which the data signal line drive circuit for sampling a separate video signals, respectively Rutotomoni, the divided plurality of data signal line drive circuits are arranged on one side of the image display unit, and an input of the display panel one of the signals of the same functions in each data signal line driving circuit the divided in order equal to the wiring impedance of the signal line leading from the terminal to the respective data signal line driving circuit, the data that is the divided 信号線駆動回路は、映像信号の信号線とサンプリング信号の信号線とが交差する数がそれぞ The signal line driver circuit includes a number of the signal line of the signal line and the sampling signal of the video signal crossing it
同数になるように配線されている。 Re Ru wired Tei to be the same number.

【0022】 [0022]

【0023】さらに、好ましくは、本発明の画像表示装置において、前記画像表示部上で隣接する各データ信号 [0023] Still preferably, in have you to the image display apparatus of the present invention, the data signals to be adjacent to each other on the image display unit
線にそれぞれ接続された、前記分割されたいずれか一対のデータ信号線駆動回路において、一方のデータ信号線 Respectively connected to the line, in any pair of data signal line drive circuit the divided, one data signal line
駆動回路には前記映像信号の信号線が左側から供給する And supplies the signal lines of the video signal from the left side in the driver circuit
ように配線され、他方のデータ信号線駆動回路には該映 Is wired as shown, the other data signal line driving circuit該映
像信号の信号線が右側から供給するように配線される。 Signal lines of the image signals are wired to supply the right.

【0024】さらに、好ましくは、本発明の画像表示装置において、前記分割された複数のデータ信号線駆動回路におけるサンプリング信号の信号線の上層または下層に、不良が発生したデータ信号線駆動回路におけるサン [0024] Still preferably, in have you to the image display apparatus of the present invention, the divided plurality of the upper layer or lower layer of the signal line of the sampling signal in the data signal line driving circuit, the data signal line drive circuit failure occurs Saint in
プリング信号の信号線と、他のデータ信号線駆動回路の And a signal line pulling signal, other data signal line drive circuit
サンプリング信号の信号線との間を接続するための修正用配線が設けられる。 Correcting wiring for connecting between the signal line of the sampling signal is provided.

【0025】 [0025]

【0026】さらに、好ましくは、本発明の画像表示装置における修正用配線と各データ信号線駆動回路におけるサンプリング信号の信号線との交差部の配線幅が他の部分よりも広く形成される。 Furthermore, preferably, the wiring width of the intersection of the signal line of the sampling signal in the correcting wiring and the data signal line drive circuit in an image display device of the present invention is broadly formed than other portions.

【0027】さらに、好ましくは、本発明の画像表示装置における画像表示部における同じ側に配置された各データ信号線駆動回路において、クロック信号に従いスタートパルスを順次シフトさせてサンプリング信号を得るタイミング信号生成回路を共用し、該タイミング信号生成回路で得たサンプリング信号を各データ信号線駆動回路のサンプリング回路に供給してそれぞれの映像信号をサンプリングさせる。 [0027] Still preferably, in each of the data signal line drive circuit arranged on the same side of the image display unit in the image display apparatus of the present invention, the timing signal generator to obtain a sampling signal by sequentially shifting the start pulse in accordance with the clock signal share circuit to sample the respective video signal sampling signal obtained by said timing signal generating circuit is supplied to the sampling circuit of the data signal line drive circuit. 以下、その作用について説明する。 Below, and its function will be described.

【0028】上記構成により、データ信号線駆動回路を分割するだけでなく、画像表示部の両側に振り分けて配置するので、各データ信号線駆動回路が密接して配置されるようなことがなくなり、これら各データ信号線駆動回路に映像信号を入力するための信号線に十分な配線スペースを確保しても、各データ信号線駆動回路のレイアウト面積が圧迫されるようなことがなくなる。 [0028] With this configuration, not only divides the data signal line driving circuit, since the distributively arranged on both sides of the image display unit, there is no such thing as the data signal line drive circuits are arranged closely, even if enough wiring space to a signal line for inputting a video signal to respective data signal line drive circuit, thereby preventing such layout area of ​​each data signal line drive circuit is compressed.

【0029】また、上記構成により、画像表示部の両側に重複して設けられたデータ信号線駆動回路によって各データ信号線にデータ信号が印加されるので、時定数の大きいデータ信号線に短時間で確実にデータ信号の供給を行うことができるようになる。 Further, the above-described configuration, since the data signal to each data signal line by the data signal line drive circuit provided in duplicate on both sides of the image display unit is applied, the larger the data signal line time constant short in reliably it is possible to supply the data signal.

【0030】さらに、上記構成により、各データ信号線駆動回路のクロック信号とスタートパルスが共通のものとなるので、制御信号の信号線の本数を減少させることができる。 Furthermore, the above-described configuration, the clock signal and a start pulse of the data signal line drive circuit becomes common, it is possible to reduce the number of signal lines of the control signal.

【0031】さらに、上記構成により、各データ信号線駆動回路におけるサンプリング回路のピッチを広げてレイアウトに余裕を持たせることができる。 Furthermore, the above-described configuration, it is possible to give a margin to the layout to expand the pitch of the sampling circuit in the data signal line drive circuit.

【0032】さらに、上記構成により、異なるデータ信号線駆動回路に接続されるデータ信号線の境界部分での信号の劣化の程度をできるだけ均一にしていわゆるブロック縞の発生を抑制できる。 Furthermore, the above-described configuration, it is possible to suppress the occurrence of so-called block pattern and as uniform as possible a degree of signal degradation at the boundary portion of the data signal lines are connected with different data signal line driving circuit.

【0033】さらに、上記構成により、分割したデータ信号線駆動回路を画像表示部の片側にのみ配置する場合にも、信号の劣化の程度をできるだけ均一にすることができる。 Furthermore, the above-described configuration, when arranging the divided data signal line drive circuit on only one side of the image display unit may also be as uniform as possible a degree of signal degradation.

【0034】さらに、上記構成により、特に映像信号の劣化の程度をできるだけ均一にすることができる。 Furthermore, the above-described configuration, in particular can be made as uniform as possible a degree of degradation of the video signal.

【0035】さらに、上記構成により、簡単な構成により映像信号の劣化の程度をできるだけ均一にすることができる。 Furthermore, the above-described configuration, it is possible to as uniform as possible a degree of degradation of the video signal with a simple configuration.

【0036】さらに、上記構成により、分割された各データ信号線駆動回路のサンプリング回路が冗長構成となるので、不良が発生したデータ信号線駆動回路におけるサンプリング信号の信号線と、他のデータ信号線駆動回路のサンプリング信号の信号線との間を修正用配線によって接続することによって、製造上の歩留りを向上させることができる。 Furthermore, the above-described configuration, since the sampling circuit of each data signal line drive circuit that is divided is redundant, and the signal line of the sampling signal in the failure occurs the data signal line drive circuit, the other data signal lines by connecting the correcting wiring between the signal line of the sampling signal of the driving circuit, it is possible to improve the manufacturing yield.

【0037】さらに、上記構成により、分割したデータ信号線駆動回路を画像表示部の片側にのみ配置するが、 Furthermore, the above-described configuration, but placing the divided data signal line drive circuit on only one side of the image display unit,
信号線のインピーダンスは考慮して配線を行わない場合にも、サンプリング信号の信号線との間を修正用配線によって接続して歩留りを向上させることができる。 The impedance of the signal line can be improved yield and also connected to the case of not performing wiring in consideration, by correcting wiring between the signal line of the sampling signal.

【0038】さらに、上記構成により、修正用配線と信号線の交差部の配線幅が広いので、この交差部の溶融接続による修正が容易になる。 [0038] Further, the above-described configuration, since the line width of the intersection of the correcting wiring and the signal line is wide, the correction by melt connection of the cross section becomes easy.

【0039】さらに、上記構成により、分割された各データ信号線駆動回路のサンプリング回路を共用することにより、データ信号線駆動回路の全体のレイアウト面積を小さくして無駄をなくすことができる。 [0039] Further, the above configuration, by sharing the sampling circuit of each data signal line drive circuit which is divided, by reducing the overall layout area of ​​the data signal line drive circuit can eliminate the waste.

【0040】 [0040]

【発明の実施の形態】以下、本発明の実施形態について説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described.

【0041】図1〜図3は本発明の第1実施形態を示すものであって、図1は画像表示装置の構成を示すブロック図、図2は画像表示装置の動作を示すタイムチャート、図3は画像表示装置の他の構成を示すブロック図である。 [0041] FIGS. 1 to 3, there is shown a first embodiment of the present invention, FIG. 1 is a block diagram showing the configuration of an image display apparatus, FIG. 2 is a time chart showing the operation of the image display apparatus, FIG. 3 is a block diagram illustrating another configuration of the image display device. なお、図15〜図18に示した従来例と同様の機能を有する構成部材には同じ番号を付記する。 Constituent members having the same functions as those of the conventional example shown in FIGS. 15 to 18 by appending the same numbers.

【0042】本実施形態の画像表示装置は、図1に示すように、画像表示部1の両側に4分割したデータ信号線駆動回路21〜24を配置したものである。 The image display device of the present embodiment, as shown in FIG. 1, is obtained by arranging the data signal line drive circuit 21 to 24 is divided into four sides of the image display unit 1. 画像表示部1は、図15に示したものと同様のアクティブマトリクス駆動方式の液晶表示装置であり、データ信号線駆動回路21〜24によってサンプリングされたデータ信号が印加されるデータ信号線SLを多数備えている。 The image display unit 1 is a liquid crystal display device having the same active matrix driving method as that shown in FIG. 15, a large number of data signal lines SL data signal sampled by the data signal line drive circuit 21 to 24 is applied It is provided. ただし、簡単のため、図1では8本のデータ信号線SL1〜 However, for simplicity, eight data signal lines in FIG. 1 SL1~
SL8のみを示している。 Shows the SL8 only. また、図1では、走査信号線駆動回路とこれによって駆動される走査信号線を省略して示している。 Further, in FIG. 1, it is not shown scanning signal line driven by this and the scanning signal line drive circuit. なお、この画像表示部1は、データ信号を印加するための多数のデータ信号線SLを備えた画像表示部1であれば、他の方式の画像表示装置であってもよい。 Incidentally, the image display 1, if the image display unit 1 having a plurality of data signal lines SL for applying data signals, may be an image display device of another type.

【0043】4分割されたデータ信号線駆動回路21〜 [0043] 4 divided data signal line drive circuit 21 to
24には、それぞれ画像表示部1の一端側から複数本ずつのデータ信号線SLが割り当てられて接続されている。 The 24 are connected to the data signal line SL of each plurality present from one side of the image display unit 1 is assigned. また、映像信号VSも同じく4系統の映像信号VS The video signal VS is also likewise four lines of the video signal VS
1〜VS4に分割されて、これらのデータ信号線駆動回路21〜24にそれぞれ別個に入力される。 1~VS4 is divided into, each of which is separately input to these data signal line drive circuit 21 to 24. 各データ信号線駆動回路21〜24では、映像信号VS1〜VS4のいずれかを多数のサンプリングトランジスタQによってサンプリングし、このサンプリングしたデータ信号をそれぞれに割り当てられた各データ信号線SLに出力するようになっている。 In each of the data signal line drive circuit 21 to 24, one of the video signal VS1~VS4 sampled by a number of the sampling transistor Q, to output the sampled data signal to each data signal line SL assigned to each going on. 各サンプリングトランジスタQのゲートには、データ信号線駆動回路21〜24ごとに設けられたタイミング信号生成回路2aから出力されるサンプリング信号SMPが入力される。 The gates of the sampling transistors Q, the sampling signal SMP output from the timing signal generating circuit 2a provided on each data signal line drive circuit 21 to 24 is input. これらの各タイミング信号生成回路2aには、それぞれ同じクロック信号C Each of these timing signal generation circuit 2a, respectively same clock signal C
K,CKバーとスタートパルスSPとが入力されるようになっている。 K, so that the will and the CK bar and the start pulse SP is input. また、各データ信号線SLには、それぞれホールドコンデンサCが接続されている。 In addition, each data signal line SL, and are hold capacitor C, respectively connected. ただし、図1では8本のデータ信号線SL1〜SL8のみを示しているので、各データ信号線駆動回路21〜24には2本ずつのデータ信号線SL2i-1,SL2i(iは1〜4の整数)が割り当てられ、サンプリングトランジスタQ1, However, it indicates only the data signal line SL1~SL8 in FIG. 1, 8, data signal lines SL2i-1, SL2i (i in two each in each of the data signal line drive circuit 21 to 24 1 to 4 integer) is assigned, the sampling transistor Q1,
Q2とホールドコンデンサC1,C2も2つずつ設けられている。 Q2 and the hold capacitor C1, C2 is also provided by two.

【0044】上記データ信号線駆動回路21,23は画像表示部1の一方の側(図1では上側)に配置され、残りのデータ信号線駆動回路22,24は画像表示部1の他方の側(図1では下側)に配置される。 [0044] The data signal line driving circuit 21 and 23 are disposed on one side of the image display unit 1 (in FIG. 1 top), the remaining data signal line drive circuits 22 and 24 the other side of the image display 1 It is placed (the lower side in FIG. 1). したがって、 Therefore,
各データ信号線駆動回路21〜24の間には、十分な隙間が生じるので、これら各データ信号線駆動回路21〜 Between each of the data signal line drive circuit 21 to 24, since sufficient gap is formed, 21 to respective data signal line drive circuit
24ごとに映像信号VS1〜VS4を入力するための信号線を設けたとしても、このために各データ信号線駆動回路21〜24のレイアウト面積が圧迫されるようなことがなくなる。 Even provided a signal line for inputting a video signal VS1~VS4 every 24, it is eliminated as the layout area of ​​each data signal line drive circuit 21 to 24 is squeezed for this purpose. また、これらのデータ信号線駆動回路21 Further, these data signal line drive circuit 21
〜24は、画像表示部1と同一のガラスなどの基板上に形成される。 24 is formed on the image display unit 1 and the substrate such as the same glass.

【0045】映像信号VS1〜VS4は、図2に示すように、通常の映像信号VSを1走査線ごとに4分割したものであり、それぞれ1走査線分の長さになるまで4倍に時間軸伸長すると共に位相が揃えられている。 The video signal VS1~VS4, as shown in FIG. 2, which has divided into four normal video signal VS for each scan line, four times in the time until the length of each one scanning line phase are aligned with axes extending. 即ち、通常の映像信号VSが8つのデータ信号〜からなるものとすると、映像信号VS1は、1走査線の期間(水平走査期間1H)の前半がデータ信号となり後半がデータ信号になるものである。 That is, assuming that the normal video signal VS is consisting of eight data signals, a video signal VS1 is the first half of the period of one scanning line (horizontal scanning period 1H) is what the second half becomes the data signal is a data signal . そして、映像信号VS2 Then, the video signal VS2
は、1走査線の期間の前半と後半がデータ信号,となり、映像信号VS3は、1走査線の期間の前半と後半がデータ信号, なり、映像信号VS4は、1走査線の期間の前半と後半がデータ信号,となる。 Is 1 first half and the second half data signal period of the scanning lines, next, the video signal VS3 is 1 first half and the second half data signal period of the scanning line, and becomes a video signal VS4 is the first half of the period of one scan line It comes to the second half of the data signal, and. なお、このような時間軸伸長は、例えば前記特公平4−3 Such a time-base decompression, for example the KOKOKU 4-3
1371号公報に記載されているようなシフトレジスタとサンプルホールド回路を用いて容易に実行することができる。 It can be easily performed using a shift register and a sample-and-hold circuit as described in 1371 JP. また、もともとこのような形式の映像信号VS In addition, the original video signal VS of such format
1〜VS4を出力する撮像装置や記憶装置を用いた場合には、時間軸伸長などの処理が不要となる。 When using an image pickup device or a storage device for outputting 1~VS4, the processing such as time-base decompression is unnecessary.

【0046】上記データ信号線駆動回路21〜24に共通に入力されるクロック信号CK,CKバーとスタートパルスSPは、図2に示すように、通常の4分の1の周波数のものとなる。 The clock signal is input in common to the data signal line drive circuit 21 to 24 CK, CK bar and the start pulse SP, as shown in FIG. 2, it becomes the first frequency of the normal four minute. このため、各タイミング信号生成回路2aから出力されるサンプリング信号SMP1は1走査線の期間の前半にHレベルからLレベルに切り替わり、サンプリング信号SMP2は1走査線の期間の後半にHレベルからLレベルに切り替わる。 Therefore, the sampling signal SMP1 outputted from the timing signal generating circuit 2a is switched from the H level in the first half of the period of one scanning line to the L level, the sampling signal SMP2 is L level from the H level to the second half of the period of one scan line It switched to. したがって、1 Therefore, 1
走査線の前半には、各データ信号線駆動回路21〜24 The first half of the scan lines, the data signal line drive circuit 21 to 24
のサンプリングトランジスタQ1が同時にONとなり、 Next ON the sampling transistor Q1 simultaneously,
データ信号線SL1,SL3,SL5,SL7にそれぞれデータ信号,,,がサンプリング出力されると共に、1走査線の後半には、各データ信号線駆動回路21 Data signal lines SL1, SL3, SL5, respectively with the data signal ,,, is sampled output to SL7, 1 in the second half of the scan lines, the data signal line drive circuit 21
〜24のサンプリングトランジスタQ2が同時にONとなり、データ信号線SL2,SL4,SL6,SL8にそれぞれデータ信号,,,がサンプリング出力される。 24 of the sampling transistor Q2 becomes ON simultaneously, the data signal line SL2, SL4, SL6, respectively data signals ,,, to SL8 is sampled output.

【0047】この結果、本実施形態の画像表示装置は、 [0047] Consequently, the image display apparatus of this embodiment,
4分割したデータ信号線駆動回路21〜24をそれぞれ4分の1の周波数で動作させるので、これらデータ信号線駆動回路21〜24のトランジスタの駆動能力が低くスイッチング速度が遅い場合にも、各映像信号VS1〜 4 since the divided data signal line drive circuit 21 to 24 is operated at one frequency in each quarter, even if the switching speed low drive capability of the transistor of the data signal line drive circuit 21 to 24 is slow, the video signal VS1~
VS4を確実にサンプリングすることができる。 VS4 can be reliably sampled. また、 Also,
各データ信号線駆動回路21〜24は、共通のクロック信号CK,CKバーとスタートパルスSPを用いるので、図15に示した従来例のように位相のずれた制御信号を分割数倍用意する必要がなくなり、配線スペースを節約することができる。 Each data signal line drive circuit 21 to 24, the common clock signal CK, so using CK bar and a start pulse SP, necessary to prepare several times dividing a control signal out of phase as in the prior art shown in FIG. 15 it can be eliminated, saving the wiring space. さらに、本実施形態の画像表示装置では、各データ信号線駆動回路21〜24が画像表示部1の両側に互い違いに振り分けて配置されているので、例えばデータ信号線駆動回路21とデータ信号線駆動回路23との間の隙間が十分広くなり、各データ信号線駆動回路21〜24ごとに必要となる映像信号VS1 Further, in the image display device of the present embodiment, since the data signal line drive circuit 21 to 24 are disposed distributedly alternately on both sides of the image display unit 1, for example, the data signal line drive circuit 21 and the data signal line drive gap is sufficiently wide between the circuit 23, the video signal VS1 required for each data signal line drive circuit 21 to 24
〜VS4の信号線の配線スペースがこれら各データ信号線駆動回路21〜24のレイアウト面積を圧迫するようなこともなくなる。 ~VS4 wiring space of the signal lines is also eliminated things like compress the layout area of ​​each of the data signal line drive circuit 21 to 24.

【0048】しかも、図1に示すように、映像信号VS [0048] In addition, as shown in FIG. 1, the video signal VS
1〜VS4の各信号線がサンプリング信号SMPの各信号線と交差する交差数が、図17に示した従来例に比べて4分の1に減少する。 The number of intersections of the signal lines 1~VS4 crosses the signal line of the sampling signal SMP is reduced to a quarter in comparison with the prior art shown in FIG. 17. また、この図17に示した従来例では、クロック信号CKB,CKBバーの信号線がタイミング信号生成回路2aから出力されるサンプリング信号SMPの信号線と交差していたが、本実施形態の画像表示装置では、クロック信号CK,CKバーの信号線がサンプリング信号SMPの信号線と交差するようなことはなくなる。 Further, in the conventional example shown in FIG. 17, the clock signal CKB, the signal lines of CKB bar is not intersect with the signal lines of the sampling signal SMP output from the timing signal generation circuit 2a, the image display of this embodiment in apparatus, the clock signal CK, the signal line CK bar will not be such as to intersect with the signal lines of the sampling signal SMP. そして、このように信号線の交差数が減少すると、これらの信号線の寄生容量を減少させることができるので、この寄生容量に充電を行うための消費電力を低減すると共に、波形鈍りなどによる信号の劣化も防止することができる。 When such cross number of signal lines is reduced, it is possible to reduce the parasitic capacitance of the signal lines, thereby reducing the power consumption for charging to the parasitic capacitance, waveform distortion signal caused by it is possible to prevent the deterioration. さらに、この信号線の寄生容量で消費される電力は動作周波数に比例するので、データ信号線駆動回路21〜24の動作周波数が4分の1に低下したことによっても、この消費電力を低減することができる。 Further, since the power consumed by the parasitic capacitance of the signal line is proportional to the operating frequency, by the operating frequency of the data signal line drive circuit 21 to 24 is reduced to a quarter, to reduce the power consumption be able to.

【0049】なお、上記実施形態では、画像表示部1の両側のデータ信号線駆動回路21〜24の間に大きなスペースの余裕が生じレイアウトに無駄が多くなる。 [0049] In the above embodiment, margin large space between the side of the data signal line drive circuit 21 to 24 of the image display unit 1 is wasteful in the layout occurs. そこで、図3に示すように、各データ信号線駆動回路21〜 Therefore, as shown in FIG. 3, the data signal line drive circuit 21 to
24におけるタイミング信号生成回路2aの各段のピッチやサンプリングトランジスタQ1,Q2の間隔をデータ信号線SLのピッチよりも広く配置することができる。 Can be arranged wider than the pitch interval of the data signal lines SL of the pitch and the sampling transistors Q1, Q2 of each stage of the timing signal generating circuit 2a in 24.
この図3の画像表示装置は、図1の画像表示装置と全く同じ構成であるが、データ信号線駆動回路21〜24における各素子の配置のピッチが広くなる。 The image display device of FIG. 3 is exactly the same configuration as that of the image display device of FIG. 1, the pitch of arrangement of the elements in the data signal line drive circuit 21 to 24 is widened. したがって、 Therefore,
これらデータ信号線駆動回路21〜24の各素子の形成の際の設計マージンを広く取ることができるので、半導体製造プロセスの歩留りを向上させることができる。 It is possible to take a design margin of the formation of the elements of these data signal line drive circuit 21 to 24 wide, it is possible to improve the yield of the semiconductor manufacturing process.

【0050】上記データ信号線駆動回路21〜24に接続されるデータ信号線SLは、隣接するもの同士ができるだけ同じデータ信号線駆動回路21〜24に接続されるようにする他、隣接するもの同士が常に異なるデータ信号線駆動回路21〜24に接続されるようにすることもできる。 The data signal lines SL connected to the data signal line drive circuit 21 to 24, in addition to such adjacent ones are connected as possible to the same data signal line drive circuit 21 to 24, adjacent ones There may be always to be connected to different data signal line drive circuit 21 to 24. 即ち、例えばデータ信号線駆動回路21には、データ信号線SL1,SL3が接続され、データ信号線駆動回路22には、データ信号線SL2,SL4が接続されるというように、各データ信号線SLを千鳥足状に割り当てることができる。 That is, for example, the data signal line drive circuit 21, the data signal lines SL1, SL3 is connected to the data signal line drive circuit 22, so that the data signal line SL2, SL4 is connected, the data signal line SL it can be assigned to the staggered.

【0051】ところで、データ信号線駆動回路21〜2 [0051] By the way, the data signal line drive circuit 21-2
4は、分割数が多くなればなるほど動作周波数が低下する。 4, as the operating frequency is reduced The more the number of divisions. そして、この分割数をデータ信号線SLの本数に一致させると、データ信号線駆動回路21〜24が不要となる。 When the match this division number to the number of the data signal line SL, and the data signal line drive circuit 21 to 24 is not necessary. しかし、この場合には、データ信号線SLの本数と同じ数の映像信号VSを外部から供給する必要があるので、実質的にはデータ信号線駆動回路21〜24を外付けした場合と同じことになる。 However, in this case, it is necessary to supply the same number of video signal VS and the number of data signal lines SL from the outside, the same as if in effect that external data signal line driving circuit 21 to 24 become.

【0052】図4は本発明の第2実施形態を示すものであって、画像表示装置の構成を示すブロック図である。 [0052] Figure 4 is a view illustrating the second embodiment of the present invention, is a block diagram showing a configuration of an image display device.
なお、図1〜図3に示した第1実施形態と同様の機能を有する構成部材には同じ番号を付記して説明を省略する。 Incidentally, the description thereof is omitted are indicated by the same numerals to those elements having the same functions as those of the first embodiment shown in FIGS.

【0053】本実施形態の画像表示装置は、図4に示すように、画像表示部1の一方の側に2分割したデータ信号線駆動回路21,22を配置すると共に、他方の側にもこれらデータ信号線駆動回路21,22と同じデータ信号線駆動回路23,24を重複して設けたものである。 [0053] The image display device of the present embodiment, as shown in FIG. 4, the placing one data signal line driving circuit 21 and 22 is divided into two sides of the image display unit 1, which also on the other side duplicate the same data signal line drive circuit 23 and the data signal line drive circuits 21 and 22 are those provided. 各データ信号線駆動回路21〜24は、第1実施形態の場合と同様の構成であり、クロック信号CK,CK Each data signal line drive circuit 21 to 24 has the same configuration as in the first embodiment, the clock signal CK, CK
バーとスタートパルスSPが共通に入力される。 Bar and the start pulse SP is commonly input. しかし、画像表示部1を挟んで対向する一対のデータ信号線駆動回路21,23には共通の映像信号VS1が入力され、データ信号線駆動回路22,24には共通の映像信号VS2が入力される。 However, the pair of data signal line drive circuit 21 and 23 facing each other across the image display unit 1 is input common video signal VS1, common video signal VS2 is input to the data signal line driving circuit 22 and 24 that. また、画像表示部1は、第1実施形態の場合と同様のものである。 The image display unit 1 is the same as in the first embodiment. なお、図4では画像表示部1には、2N本のデータ信号線SL1〜SL2Nが設けられているものとする。 Incidentally, in FIG. 4 the image display unit 1, it is assumed that 2N data signal lines SL1~SL2N are provided. そして、一対のデータ信号線駆動回路21,23には、N本のデータ信号線SL1 Then, the pair of data signal line drive circuit 21, 23, N data signal lines SL1
〜SLNの両端がそれぞれ接続され、他方の対のデータ信号線駆動回路22,24には、残りN本のデータ信号線SLN+1〜SL2Nの両端がそれぞれ接続されている。 Both ends of ~SLN are connected respectively, to the data signal line driving circuit 22, 24 of the other pair, both ends of the data signal line SLN + 1~SL2N remaining N present are connected.

【0054】画像表示部1の一方の側に配置されたデータ信号線駆動回路21,22のみに注目すると、本実施形態の画像表示装置は、通常の2分の1の周波数のクロック信号CK,CKバーとスタートパルスSPを用いることにより動作周波数を2分の1に低減できるので、トランジスタの駆動能力が低くスイッチング速度が遅い場合にも、映像信号VS1,VS2を確実にサンプリングすることができる。 [0054] Paying attention to only one data signal line drive circuits 21 and 22 arranged on the side of the image display unit 1, the image display device of the present embodiment, the normal one of the frequency half the clock signals CK, since the operating frequency by using the CK bar and the start pulse SP can be reduced to one half, even if the driving capability of the transistor is low switching speed is low, it is possible to reliably sample the video signal VS1, VS2.

【0055】しかも、画像表示部1の他方の側に配置されたデータ信号線駆動回路23,24は、それぞれこれらデータ信号線駆動回路21,22と全く同じ動作を行う。 [0055] Moreover, other arrangements data signals to the side line driving circuits 23 and 24 of the image display unit 1 performs exactly the same operation as these data signal line drive circuits 21 and 22, respectively. したがって、これらのデータ信号線駆動回路21〜 Therefore, these data signal line drive circuit 21 to
24は、映像信号VS1,VS2をサンプリングしたデータ信号をデータ信号線SL1〜SL2Nの両方の端から書き込むことができる。 24 can write data signal obtained by sampling the video signal VS1, VS2 from both ends of the data signal lines SL1~SL2N. ここで、大画面の画像表示装置では、画像表示部1の表示面積が広くなりデータ信号線S Here, the image display device having a large screen, the display area of ​​the image display 1 becomes wide data signal line S
Lの配線長も長くなるので、これらデータ信号線SLの配線抵抗や配線容量が大きくなって時定数が増加する。 Since the wiring length L becomes longer, wiring resistance and wiring capacitance of the data signal line SL is the time constant is increased larger.
このため、例えば画像表示部1の片側に配置されたデータ信号線駆動回路21,22のみでは、動作周波数を低下させたとしても、トランジスタの駆動能力の不足などのために、短いサンプリング期間内にデータ信号をデータ信号線SLに十分に書き込むことが困難になる場合がある。 Thus, for example, only the data signal line drive circuits 21 and 22 which are disposed on one side of the image display unit 1, even when lowering the operating frequency, such as for the lack of drive capability of the transistor, in the short sampling period a data signal to the data signal line SL which may be difficult to write well. そこで、本実施形態のように、データ信号線SL Therefore, as in the present embodiment, the data signal line SL
1〜SL2Nの両側からデータ信号を書き込みようにすれば、トランジスタの駆動能力の不足を補い短時間に十分にデータ信号を書き込めるので、コントラストや解像度の低下を少なくして高品質の画像表示を行うことができるようになる。 If both sides of 1~SL2N to write the data signals, since write enough data signal in a short period of time compensates for the shortage of the driving ability of the transistor, performing image display of high quality with less reduction in contrast and resolution it becomes possible.

【0056】図5〜図7は本発明の第3実施形態を示すものであって、図5は画像表示装置の従来の構成を比較例として示すブロック図、図6は画像表示装置の構成を示すブロック図、図7は画像表示装置の他の構成を示すブロック図である。 [0056] FIGS. 5-7, there is shown a third embodiment of the present invention, FIG 5 is a block diagram showing as a comparative example of a conventional configuration of an image display apparatus, FIG. 6 is a configuration of an image display device block diagram, FIG. 7 is a block diagram illustrating another configuration of the image display device. なお、図1〜図4に示した他の実施形態と同様の機能を有する構成部材には同じ番号を付記して説明を省略する。 Incidentally, the description thereof is omitted are indicated by the same numerals to those elements having the same function as another embodiment shown in FIGS.

【0057】例えば図5に示すように、画像表示部1の一方の側に2分割したデータ信号線駆動回路21,22 [0057] For example As shown in FIG. 5, the data signal line drive circuit 21 and 22 is divided into two on one side of the image display 1
を配置する場合、従来は、2系統の映像信号VS1,V If you place, conventionally, video signals of two systems VS1, V
S2をそれぞれデータ信号線駆動回路21,22の同じ側から入力するように配線していた。 S2 is had respectively wired to input from the same side of the data signal line drive circuits 21 and 22. なお、画像表示部1やデータ信号線駆動回路21,22は、第1実施形態の場合と同様のものであり、各データ信号線駆動回路2 The image display unit 1 and the data signal line drive circuits 21 and 22 is similar to the case of the first embodiment, each of the data signal line drive circuit 2
1,22におけるサンプリング回路2bは、多数のサンプリングトランジスタQの素子アレイ回路を示す。 Sampling circuit 2b in 1, 22 shows a device array circuit of a number of the sampling transistor Q. また、ここでは簡単のため、10本のデータ信号線SL1 Further, here, for simplicity, 10 data signal lines SL1
〜SL10のみを示している。 Shows the ~SL10 only.

【0058】上記データ信号線SL5に印加されるデータ信号は、映像信号VS1がデータ信号線駆動回路21 [0058] Data signals applied to the data signal line SL5, the video signal VS1 is a data signal line drive circuit 21
に入力されて5本のサンプリング信号の信号線と交差した後にサンプリング回路2bでサンプリングされたものである。 Those sampled by the sampling circuit 2b after intersecting the signal lines of the inputted five sampling signals. これに対して、このデータ信号線SL5に画像表示部1上で隣接するデータ信号線SL6に印加されるデータ信号は、映像信号VS2がデータ信号線駆動回路22に入力されて1本のサンプリング信号の信号線と交差した後にサンプリング回路2bでサンプリングされたものである。 In contrast, the data signal applied to the data signal line SL6 adjacent on the image display unit 1 in the data signal line SL5, the video signal VS2 is input to the data signal line drive circuit 22 one sampling signal those sampled by the sampling circuit 2b after crossing the signal line. 即ち、映像信号VS1と映像信号VS2の信号線は、画像表示部1上で隣接するデータ信号線SL5 That is, the signal lines of the video signal VS1 and the video signal VS2 is a data signal line adjacent on the image display unit 1 SL5
とデータ信号線SL6にデータ信号を印加するための配線部分の配線長やサンプリング信号の信号線との交差数が異なるので、配線抵抗や配線容量の相違から配線インピーダンスに違いが生じることになる。 And because the number of intersections between the signal lines of the wiring length and the sampling signal of the line portion for applying a data signal to the data signal line SL6 is different, so that the difference from the difference in wiring resistance and wiring capacitance in the wiring impedance occurs. したがって、画像表示部1の左半分の画面1aでは、データ信号線SL Therefore, in the left half of the image display 1 screen 1a, the data signal line SL
5に近い右側のデータ信号線SLほど配線インピーダンスによって大きな鈍りが生じるのに対して、画像表示部1の右半分の画面1bでは、データ信号線SL6に近い左側のデータ信号線SLほど配線インピーダンスによる鈍りが小さくなるので、これら画面1a,1bの境界部分で解像度などの画質に急激な差が生じ画像に縞模様(ブロック縞)が生じることなる。 Whereas large blunting generated by the right of the data signal line SL as line impedance close to 5, the screen 1b of the right half of the image display unit 1, according to the left of the data signal line SL as line impedance close to the data signal line SL6 since blunting becomes small, that these screens 1a, 1b of the boundary portion in striped sudden difference arises image quality such as resolution (block stripes) occurs.

【0059】そこで、本実施形態の画像表示装置では、 [0059] Therefore, in the image display apparatus of this embodiment,
図6に示すように、一方のデータ信号線駆動回路21には映像信号VS1の信号線を図示左側から供給するように配線し、他方のデータ信号線駆動回路22には映像信号VS2の信号線を図示右側から供給するように配線することにより左右対称の配置としている。 As shown in FIG. 6, on one of the data signal line drive circuit 21 and wiring to supply the left side signal line of the video signal VS1, the signal lines of the video signal VS2 to the other data signal line driving circuit 22 is the arrangement of symmetrical by wires to supply from the right side. すると、データ信号線SL5とデータ信号線SL6には、映像信号VS Then, the data signal line SL5 and the data signal line SL6 is, the video signal VS
1,VS2がそれぞれ5本ずつのサンプリング信号の信号線と交差した後にサンプリング回路2bでサンプリングされたデータ信号が印加されるので、配線インピーダンスがほぼ等しくなる。 Since 1, the sampled data signal VS2 is a sampling circuit 2b after crossing the signal line of the sampling signal one by five respectively is applied, wiring impedance are substantially equal. したがって、画像表示部1の左半分の画面1aでは、データ信号線SL5に近い右側のデータ信号線SLほど配線インピーダンスによって大きな鈍りが生じるのに対して、画像表示部1の右半分の画面1bでも、データ信号線SL6に近い左側のデータ信号線SLほど配線インピーダンスによって大きな鈍りが生じるので、これら画面1a,1bの境界部分の解像度などをほぼ等しくしてブロックの境目を自然に連続させることができる。 Therefore, the screen 1a of the left half of the image display unit 1, whereas the large blunting caused by the wiring impedance as the right of the data signal line SL close to the data signal line SL5, even right half of the screen 1b of the image display unit 1 since the more left side of the data signal line SL close to the data signal line SL6 dullness large by the wiring impedance occurs, these screens 1a, the boundary between approximately equal to a block resolution and the boundary portion 1b can naturally be continuous .

【0060】上記ブロック縞は、図5に示したように分割したデータ信号線駆動回路21,22を画像表示部1 [0060] The block fringes image display 1 a data signal line driving circuit 21 and 22 divided as shown in FIG. 5
の一方の側に配置した場合に限らず、図1に示した第1 While not limited to the case of arranging on the side of the first shown in FIG. 1
実施形態の画像表示装置のように、両側に振り分けて配置した場合にも生じ得る。 Like the image display device of the embodiment, it may also occur when distributively arranged on both sides. 即ち、図1の場合には、データ信号線SL2とデータ信号線SL3やデータ信号線SL That is, in the case of FIG. 1, the data signal line SL2 and the data signal line SL3 and the data signal line SL
4とデータ信号線SL5などの境界部分で縞模様が発生するおそれがある。 There is a possibility that streaks occur on the boundary such as 4 and the data signal line SL5. そこで、このような場合にも、図7に示すように、映像信号VS1,VS3の信号線を画像表示部1の上側に配置されたデータ信号線駆動回路21,2 Therefore, even in such a case, as shown in FIG. 7, the video signal VS1, VS3 signal line upper placement data signal line drive circuit of the image display unit 1 of the 21,2
3に図示左側から供給するように配線すると共に、映像信号VS2,VS4の信号線を画像表示部1の下側に配置されたデータ信号線駆動回路22,24には図示右側から供給するように配線して、これらの信号線を左右対称に配置すれば、画像表示部1上で隣接するデータ信号線SLにデータ信号を出力するための映像信号VSの信号線の配線インピーダンスがほぼ均一になるので、画面1 As well as wiring to supply from the left side to the 3, as will the signal lines of the video signal VS2, VS4 to the data signal line drive circuits 22 and 24 arranged on the lower side of the image display unit 1 is supplied from the right side and wiring, by arranging these signal lines symmetrically, wiring impedance of the signal line of the video signal VS to output a data signal to the data signal line SL adjacent on the image display unit 1 is substantially uniform because, screen 1
a〜1dの各境界部分の解像度などをほぼ等しくして縞模様の発生を抑制することができる。 It is possible to suppress the occurrence of stripes and substantially equal and resolution of each boundary portion of A~1d.

【0061】図8〜図12は本発明の第4実施形態を示すものであって、図8はデータ信号線駆動回路の構成を示すブロック図、図9はタイミング信号生成回路の構成を示すブロック図、図10は修正を施したタイミング信号生成回路の構成を示すブロック図、図11は修正用配線と信号線との交差部を示す拡大平面図、図12は画像表示装置の他の構成を示すブロック図である。 [0061] FIGS. 8-12, there is shown a fourth embodiment of the present invention, FIG 8 is a block diagram showing a configuration of a data signal line drive circuit, the block 9 showing the configuration of a timing signal generating circuit FIG, 10 is a block diagram showing the configuration of a timing signal generating circuit which has been subjected to modification, FIG. 11 is an enlarged plan view showing the intersection of the correcting wiring and the signal line, the other configurations of Figure 12 is an image display device it is a block diagram showing. なお、図1〜図7に示した他の実施形態と同様の機能を有する構成部材には同じ番号を付記して説明を省略する。 Incidentally, the description thereof is omitted are indicated by the same numerals to those elements having the same function as another embodiment shown in FIGS. 1-7.

【0062】上記第1〜3実施形態の画像表示装置は、 [0062] The image display apparatus of the first to third embodiments,
分割したデータ信号線駆動回路21〜24の内部にそれぞれ同じ動作を行うタイミング信号生成回路2aを重複して備えている。 Each inside the divided data signal line drive circuit 21 to 24 is provided with overlapping timing signal generation circuit 2a that performs the same operation. しかし、これらのタイミング信号生成回路2aは、冗長に設けられているにもかかわらずそれぞれが独立しているので、いずれかのタイミング信号生成回路2aが不良となっても画像表示装置全体が不良となるため不経済であるだけでなく、逆に同じタイミング信号生成回路2aを複数設けることにより不良発生の確率を高めて歩留りを低下させるという不都合もあった。 However, these timing signal generation circuit 2a, since each despite provided redundantly are independent, the entire one of the image display device be a timing signal generating circuit 2a is a poor poor not only is uneconomical to become, it was also disadvantageously reduces the yield by increasing the probability of failure by providing a plurality of the same timing signal generation circuit 2a to reverse.

【0063】本実施形態の画像表示装置は、この不都合を解消するために、一部のタイミング信号生成回路2a [0063] The image display device of the present embodiment, in order to solve this problem, part of the timing signal generating circuit 2a
に不良が発生しても他のタイミング信号生成回路2aがこれを補うことができる修正用配線を設けたものである。 Other timing signal generating circuit 2a even failure occurs in one in which is provided a correcting wiring which can compensate for this. なお、このような修正用配線は、第1実施形態の場合のように分割したデータ信号線駆動回路21〜24を画像表示部1の両側に振り分けて配置した画像表示装置に限らず、データ信号線駆動回路を分割するいずれの画像表示装置にも設けることができる。 Such a correcting wiring is not limited to an image display device which is disposed distributed on both sides of the image display unit 1 divided data signal line drive circuit 21 to 24 as in the first embodiment, the data signal it can be provided in any of the image display apparatus that divides a line drive circuit.

【0064】例えば図8に示すように、3分割したデータ信号線駆動回路21〜23を並べて配置した場合には、各データ信号線駆動回路21〜23のタイミング信号生成回路2aから出力されるサンプリング信号SMP [0064] For example, as shown in FIG. 8, 3 when divided by arranging the data signal line drive circuit 21 to 23 are arranged, the sampling output from the timing signal generation circuit 2a of each data signal line drive circuit 21 to 23 signal SMP
1〜SMP3の信号線の上層または下層に修正用配線4が連続して配線される。 Correcting wiring in the upper layer or the lower layer of the signal lines 1~SMP3 4 are wired in succession. これら修正用配線4と各信号線とは、常時は絶縁層によって電気的に絶縁されているが、 These correcting wiring 4 and the respective signal lines, but normally are electrically insulated by an insulating layer,
必要に応じてこれらの間をレーザ照射によって溶融接続させることができるようになっている。 So that the can be melted connected by laser irradiation between them as necessary.

【0065】ここで、各データ信号線駆動回路21〜2 [0065] Here, the data signal line drive circuit 21-2
3は、第1実施形態の場合と同様のものであり、これらデータ信号線駆動回路21〜23の各タイミング信号生成回路2aも多数のラッチ回路をカスケード接続した多数段のシフトレジスタによって構成される。 3 is similar to the case of the first embodiment, constituted by the timing signal generating circuit 2a also of a number of multiple stage latch circuit cascaded shift register of the data signal line drive circuit 21 to 23 . ただし、ここでは簡単のため、各データ信号線駆動回路21〜23 However, here, for simplicity, each of the data signal line drive circuit 21 to 23
にデータ信号線SLが3本ずつ割り当てられた場合を示すので、タイミング信号生成回路2aも、図9に示すように、3つのラッチ回路51〜53からなるシフトレジスタによって構成される。 It indicates when the data signal line SL has been allocated three on each, the timing signal generating circuit 2a, as shown in FIG. 9, constituted by a shift register composed of three latch circuits 51-53.

【0066】ところで、例えばデータ信号線駆動回路2 [0066] Incidentally, for example, the data signal line driving circuit 2
2における図9に示すタイミング信号生成回路2aの最初のラッチ回路51に不良が発生したとすると、サンプリング信号SMP1は正しい信号にはならず、このサンプリング信号SMP1をシフトさせて得たサンプリング信号SMP2,SMP3も正しい信号ではなくなる。 If a defect in the first latch circuit 51 of the timing signal generating circuit 2a shown in FIG. 9 is to have occurred in 2, the sampling signal SMP1 is not the correct signal, the sampling signal SMP2 obtained by shifting the sampling signal SMP1, SMP3 also instead of the correct signal. そこで、このような場合には、図10に示すように、データ信号線駆動回路22におけるタイミング信号生成回路2 In such a case, as shown in FIG. 10, the timing signal generating circuit in the data signal line drive circuit 22 2
aの不良が発生したラッチ回路51の出力線を黒三角印61で示すようにレーザ照射によって溶融断線させると共に、このタイミング信号生成回路2aにおけるサンプリング信号SMP1の信号線と上記修正用配線4との交差部を黒丸印71で示すようにレーザ照射によって溶融接続する。 The output lines of the latch circuit 51 a in defect occurs with melted disconnected by the laser irradiation as shown by black triangle marks 61, the signal line and the correcting wiring 4 of the sampling signal SMP1 in the timing signal generating circuit 2a It melted connected by laser irradiation as shown intersections with black circles 71. また、図8に示すように、正常な例えばデータ信号線駆動回路21におけるタイミング信号生成回路2aのサンプリング信号SMP1の信号線と修正用配線4との交差部も黒丸印72で示すようにレーザ照射によって溶融接続する。 Further, as shown in FIG. 8, the laser irradiation as shown in the timing signal generating circuit 2a intersections also filled circles 72 and the signal lines of a sampling signal SMP1 and correcting wiring 4 in a normal example data signal line drive circuit 21 by melt connection. なお、図9に示すラッチ回路51の出力線は、不良によって完全に開放されている場合には特に断線させる必要ないが、通常は動作に不都合な信号が現れるおそれがあるので、このような黒三角印61による溶融断線を行う。 The output lines of the latch circuit 51 shown in FIG. 9, there is no need to break especially if it is completely opened by poor, because usually there is a possibility that appears unfavorable signal to the operation, such black performing a melting disconnection by the triangle 61.

【0067】上記黒丸印71,72の溶融接続により、 [0067] by melt connection of the black circles 71 and 72,
正常なデータ信号線駆動回路21のサンプリング信号S Sampling signal S of a normal data signal line driving circuit 21
MP1が修正用配線4を介して不良の発生したデータ信号線駆動回路22にも供給されるので、このサンプリング信号SMP1だけでなく、図10に示したラッチ回路52,53から出力されるサンプリング信号SMP2, Since MP1 is also supplied to the data signal line drive circuit 22 that occurrence of defective through the correcting wiring 4, not only the sampling signal SMP1, sampling signal outputted from the latch circuits 52 and 53 shown in FIG. 10 SMP2,
SMP3も正常なものとなる。 SMP3 also becomes normal. したがって、本実施形態の画像表示装置によれば、データ信号線駆動回路22に発生した不良を正常なデータ信号線駆動回路21によって補い修正することができるので、製品の歩留り向上を図ることができるようになる。 Therefore, according to the image display device of the present embodiment, since the failure that occurred in the data signal line drive circuit 22 can be modified compensated by normal data signal line driving circuit 21, it is possible to yield improved product so as to.

【0068】なお、上記実施形態では、レーザ照射によって黒丸印71,72の溶融接続を行ったが、配線ルールが微細で修正用配線4と各信号線と交差部の面積が狭い場合には、図11に示すように、これら修正用配線4 [0068] In the above embodiment, the case has been made melt connection black circles 71 and 72 by the laser irradiation, the wiring rule is the area of ​​intersection with the correcting wiring 4 with a fine and each signal line narrow, as shown in FIG. 11, the wiring of these modified 4
と各信号線の交差部の配線幅を広く形成して、レーザ照射による溶融接続が成功する確率を高めるようにすることが望ましい。 And the line width of the intersection of the signal lines wider to, it is desirable to increase the probability of molten connected by laser irradiation is successful. また、レーザ照射による溶融接続以外にも、例えば修正用配線4と各信号線との間にアナログスイッチを設けておき、このアナログスイッチのON/O In addition to melt connection by laser irradiation, for example, a correcting wiring 4 may be provided an analog switch between the signal lines, ON / O of the analog switch
FFを電気的に制御するようにしてもよい。 FF may be electrically controlled.

【0069】また、上記実施形態では、1箇所の不良を修正する場合について説明したが、図12に示すように、複数箇所で発生した不良を1本の修正用配線4で修正することも可能である。 [0069] In the above embodiment has described the case to fix the one place defective, as shown in FIG. 12, it is also possible to modify the defects generated at a plurality of positions in one correcting wiring 4 it is. 図12では、例えばデータ信号線駆動回路22が出力するサンプリング信号SMP In Figure 12, for example a sampling signal SMP to the data signal line drive circuit 22 outputs
1,SMP2が共に不良となり、データ信号線駆動回路2 1, SMP2 both become defective, the data signal line driving circuit 2
3が出力するサンプリング信号SMP3も不良になった場合を示す。 Sampling signal SMP3 three outputs is also shown a case it becomes defective. そして、黒丸印73,74によってデータ信号線駆動回路22が出力すべきサンプリング信号SM Then, the sampling signal SM to be output data signal line drive circuit 22 by the black circles 73 and 74
P1をデータ信号線駆動回路21が出力するサンプリング信号SMP1によって補い、黒丸印75,76によってデータ信号線駆動回路22が出力すべきサンプリング信号SMP2をデータ信号線駆動回路23が出力するサンプリング信号SMP2によって補い、黒丸印77,7 Compensated by the sampling signal SMP1 of P1 data signal line drive circuit 21 outputs, by the sampling signal SMP2 for outputting the data signal line drive circuit 23 a sampling signal SMP2 to be output data signal line drive circuit 22 by the black circles 75, 76 supplement, black circles 77,7
8によってデータ信号線駆動回路23が出力すべきサンプリング信号SMP3をデータ信号線駆動回路24が出力するサンプリング信号SMP3によって補うようにしている。 So that compensated by the sampling signal SMP3 for outputting a sampling signal SMP3 to be output data signal line drive circuit 23 is the data signal line drive circuit 24 by 8. また、1本の修正用配線4は、このように3箇所の不良の修正に兼用するために、黒三角印62,63 Further, one correcting wiring 4, to shared in this way, three defective modifications, black triangle 62
の溶融断線によって3分割している。 It is divided into three by the melt breakage. ただし、不良の発生箇所によっては、このように3箇所の不良を1本の修正用配線4で必ず修正できるとは限らない。 However, depending on the failure occurrence location, not necessarily in this way it can be modified without fail three defects in one correcting wiring 4. このため、 For this reason,
修正用配線4を予め複数本設けておけば、修正可能となる不良箇所数を確実に増加させることができる。 If the correcting wiring 4 may preliminarily be plural provided, it is possible to reliably increase the number of defective portion which becomes modifiable.

【0070】なお、図8では図示しない画像表示部1の一方の側に配置したデータ信号線駆動回路21〜23のみを示し、図12では画像表示部1の一方の側に配置したデータ信号線駆動回路21〜24のみを示したが、この画像表示部1の他方の側にもデータ信号線駆動回路が配置されている場合には、これらのデータ信号線駆動回路に対しても同じ修正用配線4または他の独立した修正用配線を設けることができる。 [0070] Incidentally, shows only the data signal line drive circuit 21 to 23 disposed on one side of the image display unit 1 which is not shown in FIG. 8, one data signal line disposed on the side of FIG. 12, the image display unit 1 shows only the drive circuit 21 to 24, in a case where the data signal line drive circuit on the other side of the image display unit 1 is arranged, for the same modifications with respect to these data signal line drive circuit it can be provided wire 4 or other independent correcting wiring.

【0071】図13および図14は本発明の第5実施形態を示すものであって、図13は画像表示装置の構成を示すブロック図、図14は画像表示装置の動作を示すタイムチャートである。 [0071] FIGS. 13 and 14, there is shown a fifth embodiment of the present invention, FIG 13 is a block diagram showing the configuration of an image display apparatus, FIG. 14 is a time chart showing the operation of the image display device . なお、図1〜図12に示した他の実施形態と同様の機能を有する構成部材には同じ番号を付記して説明を省略する。 Incidentally, the description thereof is omitted are indicated by the same numerals to those elements having the same function as another embodiment shown in FIGS. 1-12.

【0072】上記第1〜4実施形態の画像表示装置は、 [0072] The image display apparatus of the first to fourth embodiments,
分割したデータ信号線駆動回路21〜24の内部に同じ動作を行うタイミング信号生成回路2aを重複して備えている。 A timing signal generation circuit 2a that performs the same operation in the interior of the divided data signal line drive circuit 21 to 24 is provided with overlap. このため、重複するタイミング信号生成回路2 Therefore, redundant timing signal generating circuit 2
aのレイアウト面積が無駄になるだけでなく、タイミング信号生成回路2aの数が増えることにより不良発生の確率も高まるので、第4実施形態に示したような修正用配線4を設けて歩留りの低下を防止する必要性も生じることになる。 Not only the layout area of ​​a is wasted, since increasing the probability of failure by the number of timing signal generation circuit 2a increases, lowering of the yield by providing a correcting wiring 4 shown in the fourth embodiment also that becomes necessary to prevent.

【0073】そこで、本実施形態では、図13に示すように、画像表示部1の両側に設けたデータ信号線駆動回路21,22でそれぞれ1つのタイミング信号生成回路2aを共用するようにしたものを示す。 [0073] Therefore, in the present embodiment, as shown in FIG. 13, the data signal line drive circuits 21 and 22 provided on both sides of the image display unit 1 that is adapted to share one timing signal generating circuit 2a, respectively It is shown. 即ち、一方のデータ信号線駆動回路21は、実際にはさらに2分割されていて映像信号VS1,VS3がそれぞれ入力されると共に、他方のデータ信号線駆動回路22も、実際にはさらに2分割されていて映像信号VS2,VS4がそれぞれ入力される。 That is, one of the data signal line drive circuit 21 is actually with the inputted further divided into two video signals VS1 have, VS3, respectively, the other data signal line drive circuit 22, is further divided into two actually video signal VS2, VS4 are input have. また、これら各データ信号線駆動回路21, Further, respective data signal line drive circuit 21,
22内で2分割された回路には、画像表示部1の各データ信号線SL1〜SL8が千鳥足状に交互に割り当てられている。 The two divided circuit in the 22, the data signal lines SL1~SL8 of the image display unit 1 is allocated alternately in staggered. したがって、データ信号線駆動回路21は、分割された一方のサンプリングトランジスタQ1,Q3のゲートにタイミング信号生成回路2aから出力されるサンプリング信号SMP1,SMP2をそれぞれ入力し、映像信号VS1をこれらサンプリングトランジスタQ1,Q3 Therefore, the data signal line drive circuit 21, divided one of the sampling transistors Q1, Q3 of the gate to the sampling signal SMP1 output from the timing signal generating circuit 2a, SMP2 was inputted, the video signal VS1 these sampling transistor Q1 , Q3
を介してデータ信号線SL1,SL5に出力するようになると共に、分割された他方のサンプリングトランジスタQ2,Q4のゲートにも同じタイミング信号生成回路2a Data signal lines SL1 through, it becomes possible to output the SL5, other split portion of the sampling transistor Q2, Q4 same timing signal generation circuit 2a to the gate of
から出力されるサンプリング信号SMP1,SMP2をそれぞれ入力し、映像信号VS3をこれらサンプリングトランジスタQ2,Q4を介してデータ信号線SL3,SL7 Sampling signals output from the SMP1, SMP2 was inputted, the data signal line SL3 video signal VS3 through these sampling transistors Q2, Q4, SL7
に出力するようになっている。 It is adapted to output to. また、データ信号線駆動回路22は、分割された一方のサンプリングトランジスタQ1,Q3のゲートにタイミング信号生成回路2aから出力されるサンプリング信号SMP1,SMP2をそれぞれ入力し、映像信号VS2をこれらサンプリングトランジスタQ1,Q3を介してデータ信号線SL2,SL6に出力するようになると共に、分割された他方のサンプリングトランジスタQ2,Q4のゲートにも同じタイミング信号生成回路2aから出力されるサンプリング信号SMP Further, the data signal line drive circuit 22, divided one of the sampling transistors Q1, Q3 of the gate to the sampling signal SMP1 output from the timing signal generating circuit 2a, SMP2 was inputted, the video signal VS2 these sampling transistor Q1 , the data signal line SL2 via the Q3, with so output to SL6, the sampling signal SMP output from the same timing signal generation circuit 2a to the gate of the other split portion of the sampling transistor Q2, Q4
1,SMP2をそれぞれ入力し、映像信号VS4をこれらサンプリングトランジスタQ2,Q4を介してデータ信号線SL4,SL8に出力するようになっている。 1, SMP2 the type respectively, and outputs a video signal VS4 to the data signal line SL4, SL8 through these sampling transistors Q2, Q4.

【0074】映像信号VS1〜VS4は、図14に示すように、通常の映像信号VSを1走査線ごとに4分割したものであり、それぞれ1走査線分の長さになるまで4倍に時間軸伸長すると共に位相が揃えられている。 [0074] Video signal VS1~VS4, as shown in FIG. 14 is obtained by 4 dividing the normal video signal VS for each scan line, four times in the time until the length of each one scanning line phase are aligned with axes extending. ただし、各データ信号線SL1〜SL8が千鳥足状に交互に割り当てられるので、これに応じて各映像信号VS1〜V However, since the data signal lines SL1~SL8 are allocated alternately staggered, the video signal in response thereto VS1~V
S4に含まれるデータ信号も組み替えられている。 Also have been reclassified data signal contained in S4. 即ち、通常の映像信号VSが8つのデータ信号〜からなるものとすると、映像信号VS1は、1走査線の期間(水平走査期間1H)の前半がデータ信号となり後半がデータ信号になるものである。 That is, assuming that the normal video signal VS is consisting of eight data signals, a video signal VS1 is the first half of the period of one scanning line (horizontal scanning period 1H) is what the second half becomes the data signal is a data signal . そして、映像信号V Then, the video signal V
S2は、1走査線の期間の前半と後半がデータ信号, S2 is the first half and the second half data signal period of one scanning line,
となり、映像信号VS3は、1走査線の期間の前半と後半がデータ信号,となり、映像信号VS4は、1 Next, the video signal VS3 is first half and the second half data signal period of one scan line, next, the video signal VS4 is 1
走査線の期間の前半と後半がデータ信号,となる。 First half and the second half data signal period of the scanning line, and made.

【0075】上記データ信号線駆動回路21,22に共通に入力されるクロック信号CK,CKバーとスタートパルスSPは、図14に示すように、通常の4分の1の周波数のものとなる。 [0075] The clock signal is input in common to the data signal line drive circuit 21, 22 CK, CK bar and the start pulse SP, as shown in FIG. 14, it becomes the first frequency of the normal four minute. このため、双方のタイミング信号生成回路2aから出力されるサンプリング信号SMP1 Therefore, the sampling signal is output from both of the timing signal generating circuit 2a SMP1
は1走査線の期間の前半にHレベルからLレベルに切り替わり、サンプリング信号SMP2は1走査線の期間の後半にHレベルからLレベルに切り替わる。 Switches from the H level in the first half of the period of one scanning line to the L level, the sampling signal SMP2 is switched from H level to the second half of the period of one scanning line to the L level. したがって、1走査線の前半には、データ信号線駆動回路21とデータ信号線駆動回路22のサンプリングトランジスタQ1,Q2が同時にONとなり、データ信号線SL1〜S Therefore, 1 to the first half of the scan lines, the sampling transistor Q1 of the data signal line drive circuit 21 and the data signal line drive circuit 22, Q2 is next ON simultaneously, the data signal line SL1~S
L4にそれぞれデータ信号〜がサンプリング出力されると共に、1走査線の後半には、データ信号線駆動回路21とデータ信号線駆動回路22のサンプリングトランジスタQ3,Q4が同時にONとなり、データ信号線S With each data signal ~ is sampled output to L4, 1 in the second half of the scan lines, the sampling transistor Q3 of the data signal line drive circuit 21 and the data signal line drive circuit 22, Q4 is next ON simultaneously, the data signal line S
L5〜SL8にそれぞれデータ信号〜がサンプリング出力される。 Respectively L5~SL8 data signals ~ is sampled output.

【0076】この結果、本実施形態の画像表示装置は、 [0076] Consequently, the image display apparatus of this embodiment,
画像表示部1の両側に振り分けて2分割したデータ信号線駆動回路21,22をさらに2分割することにより、 By further 2 divides the data signal line driving circuit 21 and 22 divided into two are distributed on both sides of the image display 1,
それぞれ4分の1の周波数で動作させると共に、これらに共通のクロック信号CK,CKバーとスタートパルスSPを用いるので、第1実施形態の場合と同様の効果を得ることができる。 Each with operating at a frequency one quarter, these common clock signal CK, so using CK bar and a start pulse SP, it is possible to obtain the same effects as the first embodiment. しかも、各データ信号線駆動回路2 Moreover, each of the data signal line drive circuit 2
1,22でタイミング信号生成回路2aを共用するので、第1実施形態の場合に比べ、このタイミング信号生成回路2aの個数を2分の1に減少させることができる。 Because sharing the timing signal generating circuit 2a at 1, 22, compared with the first embodiment, it is possible to reduce the number of the timing signal generating circuit 2a by a factor of two. また、従来例と比べた場合にも、各タイミング信号生成回路2aの段数が4分の1に減少するので、タイミング信号生成回路2aの個数が2倍に増えても段数の合計による回路規模の比較では従来のものの半分で済むようになる。 Further, even when compared with the conventional example, since the number of stages of each timing signal generating circuit 2a is reduced to one quarter, of the timing signal generating circuit 2a number is the sum due to the circuit scale of the number of stages is also increased to twice in comparison so it requires only half of the conventional.

【0077】なお、上記第1〜第5実施形態での分割数は単なる一例であり、さらに分割数を増やせばそれぞれの効果がより一層顕著なものとなる。 [0077] Note that the division number in the first to fifth embodiments is merely an example, each further advantage by increasing the number of divisions becomes more even more pronounced.

【0078】また、上記第1〜第5実施形態では、データ信号線駆動回路21〜24でサンプリングされたデータ信号を直接各データ信号線SLに出力していたが、バッファ回路を介して各データ信号線SLに出力させることもできる。 [0078] In the above-mentioned first to fifth embodiments, the data signal sampled by the data signal line drive circuit 21 to 24 was directly output to the data signal line SL, and the data through the buffer circuit It may be output to the signal line SL. さらに、データ信号線駆動回路21〜24 Furthermore, the data signal line drive circuit 21 to 24
でサンプリングされたデータ信号をそれぞれ一旦ホールド回路に保持した後に、所定のタイミングで一斉にデータ信号線SLに出力するようにしてもよい。 In sampled data signal after once held in the hold circuit, respectively, it may be outputted simultaneously to the data signal line SL at a predetermined timing. 即ち、上記第1〜第5実施形態では、いずれも駆動方式を点順次方式としたが、線順次方式とすることもできる。 That is, the aforementioned first to fifth embodiments, both set to point sequential method the drive system may also be a line sequential manner.

【0079】 [0079]

【発明の効果】以上のように本発明の画像表示装置によれば、データ信号線駆動回路を分割することにより、このデータ信号線駆動回路の動作周波数を低下させることができるので、ノイズと消費電力を低減することができる。 According to the image display device of the above in the present invention, by dividing the data signal line drive circuit, it is possible to lower the operating frequency of the data signal line driving circuit, a noise consumption it is possible to reduce the power. しかも、分割したデータ信号線駆動回路を画像表示部の両側に振り分けて配置することにより、各データ信号線駆動回路の内部レイアウトや周辺信号線のレイアウトに余裕を持たせることができる。 Moreover, by arranging distributing the divided data signal line driving circuit on each side of the image display unit, it is possible to provide a margin to the layout of the internal layout and around the signal lines of each data signal line drive circuit. また、データ信号線駆動回路の分割によって制御信号の種類が増加するようなこともない。 The type of control signal by the division of the data signal line drive circuit nor as to increase. したがって、これらによりノイズと消費電力の低減効果をさらに向上させることができる。 Therefore, these can by further improving the effect of reducing noise and power consumption.

【0080】さらに、データ信号線の両端からデータ信号を印加することにより、このデータ信号の供給を高速かつ確実に行うことができ、表示品質を向上させることができる。 [0080] Further, by applying the data signals from both ends of the data signal lines, the supply of the data signal can be carried out quickly and reliably, thereby improving the display quality.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1実施形態を示すものであって、画像表示装置の構成を示すブロック図である。 [1] there is shown a first embodiment of the present invention, it is a block diagram showing a configuration of an image display device.

【図2】本発明の第1実施形態を示すものであって、画像表示装置の動作を示すタイムチャートである。 [2] there is shown a first embodiment of the present invention, is a time chart showing the operation of the image display device.

【図3】本発明の第1実施形態を示すものであって、画像表示装置の他の構成を示すブロック図である。 [3] there is shown a first embodiment of the present invention, it is a block diagram illustrating another configuration of the image display device.

【図4】本発明の第2実施形態を示すものであって、画像表示装置の構成を示すブロック図である。 [4] there is shown a second embodiment of the present invention, it is a block diagram showing a configuration of an image display device.

【図5】本発明の第3実施形態を示すものであって、画像表示装置の従来の構成を比較例として示すブロック図である。 [5] there is shown a third embodiment of the present invention, is a block diagram showing a conventional configuration of an image display device as a comparative example.

【図6】本発明の第3実施形態を示すものであって、画像表示装置の構成を示すブロック図である。 6 there is shown a third embodiment of the present invention, it is a block diagram showing a configuration of an image display device.

【図7】本発明の第3実施形態を示すものであって、画像表示装置の他の構成を示すブロック図である。 7 there is shown a third embodiment of the present invention, it is a block diagram illustrating another configuration of the image display device. なお、 It should be noted that,
図1〜図4に示した他の実施形態と同様の機能を有する構成部材には同じ番号を付記して説明を省略する。 The components having the same function as another embodiment shown in FIGS. 1 to 4 and the description thereof is omitted are indicated by the same numbers.

【図8】本発明の第4実施形態を示すものであって、データ信号線駆動回路の構成を示すブロック図である。 8 there is shown a fourth embodiment of the present invention, it is a block diagram showing a configuration of a data signal line drive circuit.

【図9】本発明の第4実施形態を示すものであって、タイミング信号生成回路の構成を示すブロック図である。 9 there is shown a fourth embodiment of the present invention, is a block diagram showing the configuration of a timing signal generating circuit.

【図10】本発明の第4実施形態を示すものであって、 [10] there is shown a fourth embodiment of the present invention,
修正を施したタイミング信号生成回路の構成を示すブロック図である。 Is a block diagram showing the configuration of a timing signal generating circuit which has been subjected to modification.

【図11】本発明の第4実施形態を示すものであって、 11 there is shown a fourth embodiment of the present invention,
修正用配線と信号線との交差部を示す拡大平面図である。 Is an enlarged plan view showing the intersection of the correcting wiring and the signal line.

【図12】本発明の第4実施形態を示すものであって、 [12] there is shown a fourth embodiment of the present invention,
画像表示装置の他の構成を示すブロック図である。 It is a block diagram illustrating another configuration of the image display device. なお、図1〜図7に示した他の実施形態と同様の機能を有する構成部材には同じ番号を付記して説明を省略する。 Incidentally, the description thereof is omitted are indicated by the same numerals to those elements having the same function as another embodiment shown in FIGS. 1-7.

【図13】本発明の第5実施形態を示すものであって、 [13] there is shown a fifth embodiment of the present invention,
画像表示装置の構成を示すブロック図である。 It is a block diagram showing a configuration of an image display device.

【図14】本発明の第5実施形態を示すものであって、 [14] there is shown a fifth embodiment of the present invention,
画像表示装置の動作を示すタイムチャートである。 Is a time chart showing the operation of the image display device. なお、図1〜図12に示した他の実施形態と同様の機能を有する構成部材には同じ番号を付記して説明を省略する。 Incidentally, the description thereof is omitted are indicated by the same numerals to those elements having the same function as another embodiment shown in FIGS. 1-12.

【図15】従来例を示すものであって、アクティブマトリクス駆動方式の液晶表示装置の基本構成を示すブロック図である。 [15] there is shown a conventional example, is a block diagram showing a basic configuration of an active-matrix liquid crystal display device.

【図16】従来例を示すものであって、図15の液晶表示装置の動作を示すタイムチャートである。 [16] there is shown a conventional example, is a time chart showing the operation of the liquid crystal display device in FIG 15.

【図17】従来例を示すものであって、タイミング信号生成回路を分割したデータ信号線駆動回路の構成を示すブロック図である。 Figure 17 there is shown a conventional example, is a block diagram showing a configuration of a data signal line drive circuit that divides the timing signal generating circuit.

【図18】従来例を示すものであって、図17のデータ信号線駆動回路を用いた画像表示装置の動作を示すタイムチャートである。 [18] there is shown a conventional example, is a time chart showing the operation of the image display device using the data signal line driver circuit in FIG 17.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 画像表示部 21 データ信号線駆動回路 22 データ信号線駆動回路 23 データ信号線駆動回路 24 データ信号線駆動回路 2a タイミング信号生成回路 2b サンプリング回路 4 修正用配線 One image display unit 21 the data signal line drive circuit 22 Data signal line drive circuit 23 Data signal line drive circuit 24 the data signal line drive circuit 2a timing signal generating circuit 2b sampling circuit 4 correcting wiring

フロントページの続き (56)参考文献 特開 平5−35221(JP,A) 特開 平5−46115(JP,A) 特開 平7−191631(JP,A) 特開 昭62−271569(JP,A) 特開 平3−179391(JP,A) 特開 平6−214210(JP,A) 特開 平3−182723(JP,A) 特開 平7−199874(JP,A) (58)調査した分野(Int.Cl. 7 ,DB名) G09G 3/00 - 3/38 G02F 1/133 Following (56) references of the front page Patent flat 5-35221 (JP, A) JP flat 5-46115 (JP, A) JP flat 7-191631 (JP, A) JP Akira 62-271569 (JP , A) JP flat 3-179391 (JP, A) JP flat 6-214210 (JP, A) JP flat 3-182723 (JP, A) JP flat 7-199874 (JP, A) (58) survey the field (Int.Cl. 7, DB name) G09G 3/00 - 3/38 G02F 1/133

Claims (1)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 クロック信号に従いスタートパルスを順次シフトさせて得たサンプリング信号により映像信号を順にサンプリングするデータ信号線駆動回路と、該映像信号のサンプリングによって得た各データ信号が印加されるデータ信号線を多数備えた画像表示部とが同一基板上に設けられた画像表示装置において、 該データ信号線駆動回路がそれぞれ別個の映像信号をサンプリングする複数のデータ信号線駆動回路に分割されると共に、該分割された複数の各データ信号線駆動回路が該画像表示部の両側にそれぞれ重複して設けられ、該分割された各データ信号線駆動回路における同一機能のいずれかの信号を表示パネルの入力端子から該各データ信号線駆動回路に導く信号線のインピーダンスを等しく配線するべく、 該分割された各デ 1. A data signal and a data signal line driving circuit for sequentially sampling a video signal by a sampling signal obtained by sequentially shifting a start pulse in accordance with the clock signal, the data signal obtained by the sampling of the video signal is applied in the image display apparatus provided with an image display unit having a large number of lines on the same substrate, together with the data signal line driving circuit is divided into a plurality of data signal line drive circuit for sampling a separate video signals respectively, the divided plurality of the data signal line driving circuit is provided in duplicate on both sides of the image display unit, an input of the display panel one of the signals of the same functions in each data signal line driving circuit the divided in order equal to the wiring impedance of the signal lines leading to respective data signal line driving circuit from the terminal, the de which is the divided タ信号線駆動回路は、映像信号の信号線とサンプリング信号の信号線とが交差する数がそれぞれ同数になるように配線されており、該同一機能のい Data signal line drive circuit, the number of the signal line of the signal line and the sampling signal of the video signal crosses are wired so that each becomes equal, have the of identity a function
    ずれかの信号が映像信号であり、該画像表示部上で隣接 Signal Zureka is video signal, adjacent to each other on the image display unit
    する各データ信号線にそれぞれ接続された、該分割され Respectively connected to the data signal lines that are the divided
    たいずれか一対のデータ信号線駆動回路において、一方 In any pair of the data signal line driver circuit, whereas
    のデータ信号線駆動回路には前記映像信号の信号線が左 Left to the data signal line drive circuit signal line of the video signal
    側から供給するように配線され、他方のデータ信号線駆 It is wired to supply from the side, driving the other data signal line
    動回路には該映像信号の信号線が右側から供給するよう As the dynamic circuit in which the signal lines of the video signal supplied from the right side
    に配線される画像表示装置。 An image display device to be wired to.
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