KR20070101411A - Die id read circuit for semiconductor - Google Patents

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KR20070101411A
KR20070101411A KR1020060032369A KR20060032369A KR20070101411A KR 20070101411 A KR20070101411 A KR 20070101411A KR 1020060032369 A KR1020060032369 A KR 1020060032369A KR 20060032369 A KR20060032369 A KR 20060032369A KR 20070101411 A KR20070101411 A KR 20070101411A
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Abstract

A die ID read circuit of a semiconductor device is provided to prevent an operation error generated in inputting a row redundancy address, by reading die ID information without error even when an active row address is a redundancy row address in reading a die ID. A transfer control signal generation part(100) generates a transfer control signal in response to a die ID test mode signal enabled in reading a die ID including position information of a die. An interference preventing signal generation part(200) generates an interference preventing signal, by receiving the die ID test mode signal and a row read address flag signal enabled when an active address is a redundancy address. A die ID information transfer part(300) transfers the column read address flag signal including the die ID in response to the interference preventing signal, the die ID test mode signal and the transfer control signal. A die ID information read part(400) generates a die ID signal by strobing the column read address flag signal transferred from the die ID information transfer part by a strobe signal.

Description

반도체소자의 다이 아이디 리드회로{Die ID read circuit for Semiconductor }Die ID read circuit for semiconductor device

도 1은 종래의 반도체소자의 다이 아이디 리드회로의 회로도이다.1 is a circuit diagram of a die ID read circuit of a conventional semiconductor device.

도 2는 종래의 반도체소자의 다이 아이디 리드회로의 동작 파형도이다.2 is an operation waveform diagram of a die ID read circuit of a conventional semiconductor device.

도 3은 종래의 반도체소자의 다이 아이디 리드회로에서의 오동작을 설명하기 위한 파형도이다.3 is a waveform diagram illustrating a malfunction in a die ID read circuit of a conventional semiconductor device.

도 4는 본 발명의 실시예에 따른 반도체소자의 다이 아이디 리드회로의 회로도이다.4 is a circuit diagram of a die ID read circuit of a semiconductor device according to an embodiment of the present invention.

도 5는 본 발명의 반도체 다이 아이디 리드 회로의 동작 파형도이다.5 is an operational waveform diagram of the semiconductor die ID read circuit of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

100 : 전달제어신호 생성부 200 : 간섭차단신호 생성부100: transmission control signal generator 200: interference cut signal generator

300 : 다이 아이디 정보전달부 400 : 다이 아이디 정보리드부300: die ID information transfer unit 400: die ID information lead unit

IV1-IV14 : 인버터 ND1-ND11 : 낸드게이트IV1-IV14: Inverter ND1-ND11: NAND Gate

P1-P2 : PMOS 트랜지스터 N1-N4 : NMOS 트랜지스터P1-P2: PMOS transistor N1-N4: NMOS transistor

본 발명은 반도체소자의 다이 아이디 리드회로에 관한 것으로서, 보다 구체적으로는 액티브 시 어드래스가 리던던시인 경우에도 다이 아이디를 오동작 없이 리드할 수 있도록 하는 반도체소자의 다이 아이디 리드회로에 관한 것이다.The present invention relates to a die ID read circuit of a semiconductor device. More particularly, the present invention relates to a die ID read circuit of a semiconductor device that enables the die ID to be read without a malfunction even when the active sea address is redundant.

일반적으로, 반도체 소자의 다이 아이디(Die ID) 테스트는 다이의 퓨즈를 통해 다이의 랏(LOT) 이나 웨이퍼(wafer)의 위치정보 등을 포함한 다이 아이디를 알아내어 반도체 소자의 불량 부분을 개선하기 위해 이용된다.In general, a die ID test of a semiconductor device detects a die ID including a lot of a die or a location of a wafer through a fuse of a die to improve a defective part of the semiconductor device. Is used.

도 1은 종래의 반도체소자의 다이 아이디 리드회로의 회로도를 도시한 것이다. 1 is a circuit diagram of a die ID read circuit of a conventional semiconductor device.

도 1을 참조하면, 반도체소자의 다이 아이디 리드회로는 인버터(IV1) 및 낸드게이트(ND1)를 구비하는 전달제어신호 생성부(10)와; 노어게이트(NR1), 인버터(IV2, IV3, IV4), 지연부(21) 및 낸드게이트(ND2, ND3)를 구비한 다이 아이디 정보전달부(20) 및; 인버터(IV5, IV6), 낸드게이트(ND4, ND5), PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1, N2)를 구비한 다이 아이디 정보리드부(30)를 구비한다. Referring to FIG. 1, a die ID read circuit of a semiconductor device includes a transfer control signal generation unit 10 including an inverter IV1 and a NAND gate ND1; A die ID information transmitting unit 20 including a NOR gate NR1, inverters IV2, IV3, and IV4, a delay unit 21, and NAND gates ND2 and ND3; The die ID information lead portion 30 including the inverters IV5 and IV6, the NAND gates ND4 and ND5, the PMOS transistor P1 and the NMOS transistors N1 and N2 is provided.

이와 같이 구성된 반도체소자의 다이 아이디 리드회로의 동작을 도 1 및 도 2를 참조하여 설명하면 다음과 같다.The operation of the die ID read circuit of the semiconductor device configured as described above will be described with reference to FIGS. 1 and 2.

우선, 도 2를 참고하면 다이 아이디 리드 시, 다이 아이디(ID) 테스트모드 신호(tm_did)가 하이레벨로 되므로, 인버터(IV1)의 출력은 로우레벨이 되고, 낸드게이트(ND1)의 출력은 하이레벨이 된다. 상기 낸드게이트(ND1)의 하이레벨 출력은 낸드게이트(ND3)의 일입력으로 제공되어, 상기 다이 아이디 정보 전달부(20)를 인에이블시켜 주게 된다. First, referring to FIG. 2, since the die ID test mode signal tm_did becomes high level when the die ID is read, the output of the inverter IV1 becomes low level and the output of the NAND gate ND1 becomes high. It becomes a level. The high level output of the NAND gate ND1 is provided as one input of the NAND gate ND3 to enable the die ID information transfer unit 20.

어드레스의 리페어(repair) 유무에 대한 판단 정보를 제공하기 위해 액티브 시 어드레스가 리던던시(redundancy)인 경우 인에이블되는 로우 리드 어드래스 플래그신호(xred_flag)가 로우레벨로 되면 노어게이트(NR1)를 통해 다이 아이디 정보를 갖는 컬럼 리드 어드래스 플래그신호(yred_flag)를 전달한다. 상기 다이 아이디 정보는 다이 아이디 정보전달부(20)를 통해 다이 아이디 정보리드부(30)에 전달되고, 상기 정보리드부(30)의 인버터(IV5, IV6)를 통해 낸드게이트(ND4, ND5)의 일입력으로 제공된다. 낸드게이트(ND4, ND5)에는 스트로브신호(iostbd2)와 반전 스트로브신호(iostbd2b)가 각각 타입력으로 제공되고, 상기 낸드게이트(ND4, ND5) 각각의 출력은 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)로 제공한다. 따라서, 상기 낸드게이트(ND4, ND5)의 출력신호에 따라 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)가 동작하여 다이 아이디 신호(tgio)를 생성하여 출력한다.When the active address is redundancy to provide determination information on whether the address is repaired or not, if the low read address flag signal xred_flag is enabled at the low level, the die is connected through the north gate NR1. The column read address flag signal yred_flag having ID information is transmitted. The die ID information is transmitted to the die ID information lead unit 30 through the die ID information transfer unit 20, and the NAND gates ND4 and ND5 through the inverters IV5 and IV6 of the information lead unit 30. It is provided as a work input of. The NAND gates ND4 and ND5 are provided with a strobe signal iostbd2 and an inverted strobe signal iostbd2b, respectively, and the output of each of the NAND gates ND4 and ND5 is a PMOS transistor P1 and an NMOS transistor N1. To provide. Accordingly, the PMOS transistor P1 and the NMOS transistor N1 operate according to the output signals of the NAND gates ND4 and ND5 to generate and output a die ID signal tgio.

그런데, 종래의 다이 아이디 리드회로에서는, 액티브 시 어드래스가 리던던시인 경우 상기 로우 리드 어드래스 플래그신호(xred_flag)가 도 3에서와 같이 하이레벨로 되므로 컬럼 리드 어드래스 플래그신호(yred_flag)에 관계없이 노어게이트(NR1)의 출력을 로우레벨로 만들었다. 이에 따라, 상기 컬럼 리드 어드래스 플래그신호(yred_flag)에 포함된 다이 아이디 정보를 상기 다이 아이디 정보리드부(30) 로 전달하지 못하게 되어 다이 아이디 정보(tgio)를 리드할 수 없는 문제가 있었다.However, in the conventional die ID read circuit, when the active time address is redundant, the low read address flag signal xred_flag becomes high as shown in FIG. 3, regardless of the column read address flag signal yred_flag. The output of NOR gate NR1 was made low. As a result, the die ID information included in the column read address flag signal yred_flag cannot be transmitted to the die ID information read unit 30, thereby preventing the die ID information tgio from being read.

따라서, 본 발명이 이루고자 하는 기술적 과제는 액티브 시 어드래스가 리던던시인 경우에도 다이 아이디를 오동작 없이 리드할 수 있도록 하는 반도체소자의 다이 아이디 리드회로를 제공하는 데 그 목적이 있다.Accordingly, an object of the present invention is to provide a die ID read circuit of a semiconductor device capable of reading die ID without malfunction even when the active sea address is redundant.

상기 기술적 과제를 달성하기 위하여, 본 발명은 다이의 위치정보가 포함된 다이 아이디 리드 시 인에이블되는 다이 아이디 테스트모드 신호에 응답하여 소정의 전달제어신호를 생성하는 전달제어신호 생성부와; 액티브 시 어드래스가 리던던시인 경우 인에이블되는 로우 리드 어드래스 플래그신호와 상기 다이 아이디 테스트모드 신호를 입력받아, 간섭차단 신호를 생성하는 간섭차단 신호 생성부와; 상기 간섭차단 신호와 상기 다이 아이디 테스트모드 신호 및 상기 전달제어신호에 응답하여 상기 다이 아이디가 포함된 상기 컬럼 리드 어드래스 플래그신호를 전달하는 다이 아이디 정보전달부 및; 상기 다이 아이디 정보전달부로부터 전달된 상기 컬럼 리드 어드래스 플래그신호를 소정의 스트로브신호에 의해 스트로브하여 다이 아이디 신호를 생성하는 다이 아이디 정보리드부를 포함하는 반도체소자의 다이 아이디 리드회로를 제공한다.In order to achieve the above technical problem, the present invention includes a transfer control signal generation unit for generating a predetermined transfer control signal in response to the die ID test mode signal enabled when the die ID including the position information of the die; An interference blocking signal generator configured to receive the low read address flag signal and the die ID test mode signal enabled when the active time address is redundant, and generate an interference blocking signal; A die ID information transfer unit configured to transmit the column read address flag signal including the die ID in response to the interference blocking signal, the die ID test mode signal, and the transfer control signal; A die ID read circuit of a semiconductor device includes a die ID information read part configured to strobe the column read address flag signal transmitted from the die ID information transfer part by a predetermined strobe signal to generate a die ID signal.

본 발명에서, 상기 간섭차단 신호 생성부는 상기 다이 아이디 테스트모드 신호를 버퍼링하는 버퍼와; 상기 버퍼의 출력신호와 상기 로우 리드 어드래스 플래그신호를 입력받아 논리연산을 수행하여 간섭차단신호를 생성하는 제 1 논리소자를 포함하여 구성되는 것이 바람직하다.In the present invention, the interference blocking signal generation unit and a buffer for buffering the die ID test mode signal; And a first logic element configured to receive an output signal of the buffer and the low read address flag signal and perform a logic operation to generate an interference blocking signal.

본 발명에서, 상기 제 1 논리소자는 상기 버퍼의 출력신호와 상기 로우 리드 어드래스 플래그신호를 입력받아 논리곱 연산을 수행하는 것이 바람직하다.In the present invention, it is preferable that the first logic element receives an output signal of the buffer and the low read address flag signal to perform an AND operation.

본 발명에서,상기 다이 아이디 정보전달부는 상기 간섭차단신호와 상기 컬럼 리드 어드래스 플래그신호를 입력받아 논리연산을 수행하는 제 2 논리소자와; 상기 제 2 논리소자의 출력신호를 소정구간 지연시키는 지연부와; 상기 지연부의 출력신호를 버퍼링한 신호와 상기 다이 아이디 테스트모드 신호를 입력받아 논리연산을 수행하는 제 3 논리소자 및; 상기 제 3 논리소자의 출력신호와 상기 전달제어신호를 입력받아 논리연산을 수행하는 제 4 논리소자를 포함하여 구성되는 것이 바람직하다.In the present invention, the die ID information transfer unit and a second logic element for performing a logic operation by receiving the interference blocking signal and the column read address flag signal; A delay unit for delaying an output signal of the second logic element by a predetermined period; A third logic element configured to perform a logic operation by receiving a signal buffering an output signal of the delay unit and the die ID test mode signal; It is preferably configured to include a fourth logic element for performing a logic operation by receiving the output signal and the transfer control signal of the third logic element.

본 발명에서, 상기 제 2 논리소자는 논리합 연산을 수행하고, 상기 제 3 논리소자는 부정 논리곱 연산을 수행하며, 상기 제 4 논리소자는 논리곱 연산을 수행하는 것이 바람직하다.In the present invention, it is preferable that the second logic element performs an OR operation, the third logic element performs an AND logic operation, and the fourth logic element performs an AND operation.

본 발명에서, 상기 전달제어신호 생성부는 상기 다이 아이디 테스트모드 신호를 버퍼링하는 버퍼와; 병렬 테스트 시 인에이블 되는 병렬 테스트모드 신호와 각 뱅크로부터 리드된 셀데이터의 일치 여부를 확인하기 위한 데이터 확인신호 및 상기 버퍼의 출력신호를 입력받아 논리연산하여, 상기 전달제어신호를 생성하는 논 리소자를 포함하여 구성되는 것이 바람직하다.In the present invention, the transfer control signal generation unit and a buffer for buffering the die ID test mode signal; Logic operation to generate the transfer control signal by receiving the logic operation by receiving the data check signal and the output signal of the buffer to check whether the parallel test mode signal enabled at the parallel test and the cell data read from each bank match. It is preferable to comprise a ruler.

본 발명에서, 상기 논리소자는 상기 병렬 테스트모드 신호와 상기 데이터 확인신호 및 상기 버퍼의 출력신호를 입력받아 부정논리곱 연산을 수행하는 것이 바람직하다.In the present invention, the logic device preferably receives the parallel test mode signal, the data confirmation signal, and the output signal of the buffer to perform a negative logical operation.

본 발명에서, 상기 다이 아이디 정보리드부는 상기 다이 아이디 정보전달부의 출력신호를 버퍼링한 신호와 소정의 스트로브 신호를 입력받아 논리연산을 수행하는 제 1 논리소자와; 상기 다이 아이디 정보전달부의 출력신호를 버퍼링한 신호와 상기 스트로브 신호의 반전신호를 입력받아 논리연산을 수행하는 제 2 논리소자와; 상기 제 1 논리소자의 출력신호에 응답하여 상기 다이 아이디 신호의 출력단을 풀-업 구동하는 풀-업 소자 및; 상기 제 2 논리소자의 출력신호에 응답하여 상기 다이 아이디 신호의 출력단을 풀-다운 구동하는 풀-다운 소자를 포함하여 구성되는 것이 바람직하다.The die ID information lead unit may include: a first logic element configured to perform a logic operation by receiving a signal buffering an output signal of the die ID information transfer unit and a predetermined strobe signal; A second logic element configured to receive a signal buffering an output signal of the die ID information transfer unit and an inverted signal of the strobe signal and perform a logic operation; A pull-up device configured to pull-up the output terminal of the die ID signal in response to an output signal of the first logic device; And a pull-down device configured to pull-down the output terminal of the die ID signal in response to the output signal of the second logic device.

본 발명에서, 상기 제 1 및 제 2 논리소자는 부정논리곱 연산을 수행하고, 상기 풀-업 소자는 PMOS 트랜지스터이며, 상기 풀-다운 소자는 NMOS 트랜지스터인 것을 특징으로 하는 것이 바람직하다.In the present invention, it is preferable that the first and second logic elements perform a negative logic operation, the pull-up element is a PMOS transistor, and the pull-down element is an NMOS transistor.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다. Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples.

도 4는 본 발명의 실시예에 따른 반도체소자의 다이 아이디 리드회로의 회로도를 도시한 것이다. 도 4를 참조하면, 반도체소자의 다이 아이디 리드회로는 다이 아이디 리드 시 인에이블되는 다이 아이디 테스트모드 신호(tm_did)에 응답하여 소정의 전달제어신호(ps)를 생성하는 전달제어신호 생성부(100)와; 액티브 시 어드래스가 리던던시인 경우 인에이블되는 로우 리드 어드래스 플래그신호(xred_flag)와 상기 다이 아이디 테스트모드 신호(tm_did)를 입력받아, 간섭차단 신호(ds)를 생성하는 간섭차단 신호 생성부(200)와; 상기 간섭차단 신호(ds)와 상기 다이 아이디 테스트모드 신호(tm_did) 및 상기 전달제어 신호(ps)에 응답하여 상기 다이 아이디가 포함된 컬럼 리드 어드래스 플래그신호(yred_flag)를 전달하는 다이 아이디 정보전달부(300) 및; 상기 다이 아이디 정보전달부(300)로부터 전달된 상기 다이 아이디 정보를 소정의 스트로브신호(iostbd2, iostbd2b)에 의해 스트로브하여 다이 아이디 신호(tgio)를 생성하는 다이 아이디 정보리드부(400)를 포함한다.4 is a circuit diagram of a die ID read circuit of a semiconductor device according to an embodiment of the present invention. Referring to FIG. 4, the die ID read circuit of the semiconductor device generates a transfer control signal generator 100 generating a predetermined transfer control signal ps in response to the die ID test mode signal tm_did enabled when the die ID is read. )Wow; The interference blocking signal generator 200 which receives the low read address flag signal xred_flag and the die ID test mode signal tm_did that are enabled when the active time address is redundant, generates the interference blocking signal ds. )Wow; Die ID information transfer for transmitting a column read address flag signal (yred_flag) including the die ID in response to the interference blocking signal (ds), the die ID test mode signal (tm_did), and the transfer control signal (ps). Part 300 and; And a die ID information lead unit 400 which strobes the die ID information transmitted from the die ID information transfer unit 300 by a predetermined strobe signal (iostbd2, iostbd2b) to generate a die ID signal (tgio). .

상기 전달제어신호 생성부(100)는 상기 다이 아이디 테스트모드 신호(tm_did)를 반전 버퍼링하는 인버터(IV7)와; 한번의 명령으로 다수의 데이터에 대한 리드 또는 라이트 동작 등을 수행하는 병렬 테스트 시 인에이블 되는 병렬 테스트모드 신호(tpara)와 상기 병렬 테스트 시 각 뱅크로부터 리드된 셀데이터의 일치 여부를 확인하기 위한 데이터 확인신호(tgo_sum) 및 상기 인버터(IV7)의 출력신호를 입력받아 부정논리곱 연산을 수행하는 난드게이트(ND6)를 포함하여 구성된다. 여기서 상기 데이터 확인신호(tgo_sum)는 다이 아이디 리드시 로우레벨을 유지하고, 상기 병렬 테스트 모드신호(tpara)는 병렬 테스트시 데이터를 리드할 때 하이 레벨을 유지한다.The transfer control signal generator 100 includes an inverter IV7 which inverts and buffers the die ID test mode signal tm_did; Data for checking whether the parallel test mode signal (tpara) enabled in parallel test that performs read or write operation on a plurality of data with one command and the cell data read from each bank during the parallel test And a NAND gate ND6 configured to receive a confirmation signal tgo_sum and an output signal of the inverter IV7 to perform a negative logic operation. The data confirmation signal tgo_sum maintains a low level when the die ID is read, and the parallel test mode signal tpara maintains a high level when data is read during the parallel test.

상기 간섭차단신호 생성부(200)는 상기 다이 아이디 테스트모드 신호(tm_did)를 반전 버퍼링하는 인버터(IV8)와; 상기 인버터(IV8)의 출력신호와 상기 로우 리드 어드래스 플래그신호(xred_flag)를 입력받아 논리곱 연산을 수행하는 난드게이트(ND7)와, 상기 난드게이트(ND7)의 출력신호를 반전 버퍼링하여 간섭차단 신호(ds)를 생성하는 인버터(IV9)로 구성된 제 1 논리소자(210)를 포함하여 구성된다.The interference blocking signal generator 200 includes an inverter IV8 which inverts and buffers the die ID test mode signal tm_did; The NAND gate ND7 receives the output signal of the inverter IV8 and the low read address flag signal xred_flag and performs an AND operation, and inverts and buffers the output signal of the NAND gate ND7 to block interference. And a first logic element 210 composed of an inverter IV9 for generating a signal ds.

상기 다이 아이디 정보전달부(300)는 상기 간섭차단 신호(ds)와 상기 컬럼 리드 어드래스 플래그신호(yred_flag)를 입력받아 논리합 연산을 수행하는 노어게이트(NR2)와 인버터(IV10)를 포함하여 구성되는 제 2 논리소자(310)와; 상기 제 2 논리소자(310)의 출력신호를 소정구간 지연시키는 지연부(320)와; 상기 지연부(320)의 출력신호를 인버터(IV11)을 통해 반전 버퍼링한 신호와 상기 다이 아이디 테스트모드 신호(tm_did)를 입력받아 부정논리곱 연산을 수행하는 난드게이트(ND8) 및; 상기 난드게이트(ND8)의 출력신호와 상기 전달제어신호 생성부(100)에서 출력되는 전달제어신호(ps)를 입력받아 논리곱 연산을 수행하는 난드게이트(ND9)과 인버터(IV12)로 구성된 제 3 논리소자(330)를 포함하여 구성된다.The die ID information transmitting unit 300 includes a NOR gate NR2 and an inverter IV10 that receive the interference blocking signal ds and the column read address flag signal yred_flag and perform an OR operation. A second logic element 310; A delay unit 320 for delaying an output signal of the second logic element 310 by a predetermined period; A NAND gate ND8 configured to perform an inverse logical operation by receiving an inverted buffered signal of the delay unit 320 through the inverter IV11 and the die ID test mode signal tm_did; The NAND gate ND9 and the inverter IV12 receive the output signal of the NAND gate ND8 and the transfer control signal ps output from the transfer control signal generator 100 and perform an AND operation. 3 logic elements 330 are included.

상기 다이 아이디 정보리드부(400)는 상기 다이 아이디 정보전달부(300)의 출력신호를 인버터(IV13)를 통해 반전 버퍼링한 신호와 스트로브 신호(iostbd2)를 입력받아 부정 논리곱 연산을 수행하는 난드게이트(ND10)와; 상기 다이 아이디 정보전달부(300)의 출력신호를 인버터(IV14)를 통해 반전 버퍼링한 신호와 상기 스트 로브 신호의 반전신호(iostbd2b)를 입력받아 부정 논리곱 연산을 수행하는 난드게이트(ND11)와; 상기 난드게이트(ND10)의 출력신호에 응답하여 상기 다이 아이디 신호(tgio)의 출력단을 풀-업 구동하는 PMOS 트랜지스터(P2) 및; 상기 난드게이트(ND11)의 출력신호에 응답하여 상기 다이 아이디 신호(tgio)의 출력단을 풀-다운 구동하는 NMOS 트랜지스터(N3)를 포함하여 구성되는 것이 바람직하다. 상기 다이 아이디 신호(tgio)의 출력단과 접지전원 사이에는 초기화 신호(iocomp_ini)에 응답하여 상기 다이 아이디 신호(tgio)의 출력단을 접지레벨로 초기화하는 NMOS 트랜지스터(N4)가 연결될 수 있다. The die ID information lead unit 400 receives an inverted buffered signal and the strobe signal iostbd2 from the output signal of the die ID information transmitting unit 300 through an inverter IV13 and performs an AND logic operation. A gate ND10; An NAND gate ND11 for performing an AND logic operation by receiving an inverted buffered signal of the die ID information transmitting unit 300 through an inverter IV14 and an inverted signal iostbd2b of the strobe signal and performing an AND operation; ; A PMOS transistor (P2) for pull-up driving an output terminal of the die ID signal (tgio) in response to an output signal of the NAND gate (ND10); The NMOS transistor N3 may be configured to pull-down drive an output terminal of the die ID signal tgio in response to an output signal of the NAND gate ND11. An NMOS transistor N4 for initializing the output terminal of the die ID signal tgio to the ground level may be connected between the output terminal of the die ID signal tgio and the ground power source in response to an initialization signal iocomp_ini.

상기한 바와 같은 구성을 갖는 본 발명의 반도체소자의 다이 아이디 리드회로의 동작을 도 5를 참조하여 설명하면 다음과 같다.An operation of the die ID read circuit of the semiconductor device of the present invention having the above-described configuration will be described with reference to FIG. 5.

우선, 다이 아이디 리드시, 다이 아이디 테스트모드 신호(tm_did)가 하이레벨로 되므로, 인버터(IV7)의 출력이 로우레벨이 된다. 이때, 낸드게이트(ND6)는 하이레벨의 전달제어신호(ps)를 생성하여 낸드게이트(ND9)의 일입력으로 제공하므로, 상기 낸드게이트(ND9)는 인버터와 동일하게 동작한다. 따라서, 상기 낸드게이트(ND9)는 낸드게이트(ND8)로부터 입력되는 신호와 동일레벨의 신호를 인버터(IV12)를 통해 출력한다. First, when the die ID read, the die ID test mode signal tm_did becomes high level, so that the output of the inverter IV7 becomes low level. In this case, since the NAND gate ND6 generates a high level transfer control signal ps and provides it as one input of the NAND gate ND9, the NAND gate ND9 operates in the same manner as the inverter. Therefore, the NAND gate ND9 outputs a signal having the same level as the signal input from the NAND gate ND8 through the inverter IV12.

한편, 상기 로우 리드 어드래스 플래그신호(xred_flag)가 로우레벨일 때, 간섭차단신호 생성부(200)의 낸드게이트(ND7)의 출력신호는 하이레벨로 되므로, 인버터(IV9)는 로우레벨의 간섭차단신호(ds)를 노어게이트(NR2)의 일단에 제공하게 되 고, 상기 노어게이트(NR2)는 인버터와 동일하게 동작한다. 따라서, 도 5에서 도시한 바와 같이 다이 아이디 정보 전달부(300)는 다이 아이디 테스트모드 신호(tm_did)가 하이레벨이고, 상기 전달제어 신호(ps)가 하이레벨이며, 상기 간섭차단 신호(ds)가 로우레벨 일때, 인버터와 동일하게 동작하는 논리게이트(NR2, ND8, ND9)와 인버터(IV10 내지IV12)를 통해 컬럼 리드 어드래스 플래그신호(yred_flag)와 동일레벨의 신호를 상기 다이 아이디 정보리드부(400)로 전달한다. On the other hand, when the low read address flag signal xred_flag is at the low level, the output signal of the NAND gate ND7 of the interference interruption signal generator 200 is at a high level, so that the inverter IV9 has a low level of interference. The cutoff signal ds is provided to one end of the NOR gate NR2, and the NORgate NR2 operates in the same manner as the inverter. Accordingly, as shown in FIG. 5, the die ID information transmitting unit 300 has a die ID test mode signal tm_did of which is high level, the transmission control signal ps of which is high level, and the interference blocking signal ds. Is at the low level, the die ID information lead unit sends a signal having the same level as the column read address flag signal yred_flag through the logic gates NR2, ND8, and ND9 that operate in the same manner as the inverter and the inverters IV10 to IV12. Forward to 400.

상기 다이 아이디 정보리드부(400)는 상기 다이 아이디 정보전달부(300)로부터 제공되는 컬럼 리드 어드래스 플래그신호(yred_flag)에 포함된 다이 아이디 정보를 낸드게이트(N10, N11)에서 스트로브신호(iostbd2)와 반전 스트로브신호(iostbd2b)에 의해 스트로브(strobe)한다. 그리고, 상기 낸드게이트(ND10, ND11)의 출력신호에 응답하여 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N3)가 동작하여 다이 아이디 정보(tgio)를 출력한다. The die ID information lead unit 400 outputs the die ID information included in the column read address flag signal yred_flag provided from the die ID information transfer unit 300 at the NAND gates N10 and N11. ) And the inverted strobe signal iostbd2b. The PMOS transistor P2 and the NMOS transistor N3 operate in response to the output signals of the NAND gates ND10 and ND11 to output die ID information tgio.

그런데, 다이 아이디를 리드하지 않는 경우에는 상기 다이 아이디 테스트모드 신호(tm_did)는 로우레벨로 된다. 이때, 병렬 테스트가 진행되면 병렬 테스트 모드 신호(tpara)는 하이레벨이 되므로 낸드게이트(ND6)는 인버터와 같이 동작하게 된다. 따라서, 낸드게이트(ND6)에서 출력되는 전달제어신호(ps)는 데이터 확인 신호(tgo_sum)를 반전 버퍼링한 신호가 된다. 즉, 다이 아이디를 리드하지 않는 경우 상기 낸드게이트(ND6)는 상기 데이터 확인 신호(tgo_sum)를 낸드게이트(ND6, ND9)와 인버터(IV12)를 통해 상기 다이아이디 정보 리드부(400)로 전달한다.If the die ID is not read, the die ID test mode signal tm_did is at a low level. At this time, when the parallel test is performed, since the parallel test mode signal tpara becomes high level, the NAND gate ND6 operates like an inverter. Therefore, the transfer control signal ps output from the NAND gate ND6 becomes a signal obtained by inverting and buffering the data confirmation signal tgo_sum. That is, when the die ID is not read, the NAND gate ND6 transfers the data confirmation signal tgo_sum to the die information read unit 400 through the NAND gates ND6 and ND9 and the inverter IV12. .

한편, 액티브 시 어드래스가 리던던시인 경우에는 상기 로우 리드 어드래스 플래그신호(xred_flag)가 도 5에서 도시한 바와 같이 하이레벨로 되지만, 상기 로우 리드 어드래스 플래그신호(xred_flag)가 제공되는 간섭차단신호 생성부(200)의 낸드게이트(ND7)에 하이레벨의 다이 아이디 테스트모드 신호(tm_did)가 인버터(IV8)를 통해 로우레벨로 반전되어 제공되므로, 상기 낸드게이트(ND7)의 출력신호는 상기 로우 리드 어드래스 플래그신호(xred_flag)에 관계없이 하이레벨이 된다. 따라서, 인버터(IV9)을 통해 출력되는 간섭차단 신호(ds)는 로우레벨이 되어 상기 다이 아이디 정보전달부(300)의 노어게이트(NR2)의 일입력으로 제공된다. 따라서, 앞서, 설명한 바와 같이 상기 다이 아이디 정보를 가지고 있는 컬럼 리드 어드래스 플래그신호(yred_flag)가 상기 다이 아이디 정보리드부(300)로 정상적으로 전달되어 진다. On the other hand, when the active address is redundancy, the low read address flag signal xred_flag becomes high as shown in FIG. 5, but the interference blocking signal provided with the low read address flag signal xred_flag is provided. Since the high ID die ID test mode signal tm_did is inverted to the low level through the inverter IV8 to the NAND gate ND7 of the generation unit 200, the output signal of the NAND gate ND7 is low. It becomes high level regardless of the read address flag signal xred_flag. Accordingly, the interference blocking signal ds output through the inverter IV9 becomes low level and is provided as one input of the NOR gate NR2 of the die ID information transmitting unit 300. Accordingly, as described above, the column read address flag signal yred_flag having the die ID information is normally transmitted to the die ID information lead unit 300.

이상 살펴본 바와 같이 본 발명의 다이 아이디 리드회로는 액티브 시 어드래스가 리던던시인 경우 다이 아이디 테스트모드 신호(tm_did)를 이용하여, 하이레벨의 로우 리드 어드래스 플래그신호(xred_flag)에도 불구하고, 컬럼 리드 어드래스 플래그신호(yred_flag)에 포함된 다이 아이디 정보가 정상적으로 전달될 수 있도록 함으로써, 안정적으로 컬럼 리드 어드래스 플래그신호(yred_flag)에 포함된 다이 아이디 정보를 리드할 수 있도록 하고 있다. As described above, the die ID read circuit of the present invention uses the die ID test mode signal tm_did when the active time address is redundancy, so that the column read may be performed in spite of the high level low read address flag signal xred_flag. By allowing the die ID information included in the address flag signal yred_flag to be normally transmitted, the die ID information included in the column read address flag signal yred_flag can be stably read.

이상 설명한 바와 같이, 본 발명에 따른 다이 아이디 리드회로는 다이 아이디 리드시 액티브 로우 어드래스가 리던던시 로우 어드래스인 경우에도 다이 아이디 정보를 오동작 없이 리드 할 수 있도록 함으로써, 로우 리던던시 어드래스 입력시 발생하는 오동작을 방지할 수 있다. 이에 따라 테스트에 대한 신뢰도를 향상시키고 테스트시간을 단축시킬 수 있는 이점을 가진다.As described above, the die ID read circuit according to the present invention enables the die ID information to be read without malfunction even when the active low address is a redundant low address when the die ID is read, thereby generating a low redundancy address input. Malfunction can be prevented. Accordingly, there is an advantage that can improve the reliability of the test and shorten the test time.

Claims (9)

다이의 위치정보가 포함된 다이 아이디 리드 시 인에이블되는 다이 아이디 테스트모드 신호에 응답하여 소정의 전달제어신호를 생성하는 전달제어신호 생성부와;A transfer control signal generation unit configured to generate a predetermined transfer control signal in response to the die ID test mode signal enabled when the die ID including the die position information is read; 액티브 시 어드래스가 리던던시인 경우 인에이블되는 로우 리드 어드래스 플래그신호와 상기 다이 아이디 테스트모드 신호를 입력받아, 간섭차단 신호를 생성하는 간섭차단 신호 생성부와;An interference blocking signal generator configured to receive the low read address flag signal and the die ID test mode signal enabled when the active time address is redundant, and generate an interference blocking signal; 상기 간섭차단 신호와 상기 다이 아이디 테스트모드 신호 및 상기 전달제어신호에 응답하여 상기 다이 아이디가 포함된 상기 컬럼 리드 어드래스 플래그신호를 전달하는 다이 아이디 정보전달부 및;A die ID information transfer unit configured to transmit the column read address flag signal including the die ID in response to the interference blocking signal, the die ID test mode signal, and the transfer control signal; 상기 다이 아이디 정보전달부로부터 전달된 상기 컬럼 리드 어드래스 플래그신호를 소정의 스트로브신호에 의해 스트로브하여 다이 아이디 신호를 생성하는 다이 아이디 정보리드부를 포함하는 반도체소자의 다이 아이디 리드회로.And a die ID information read part configured to strobe the column read address flag signal transmitted from the die ID information transfer part by a predetermined strobe signal to generate a die ID signal. 제 1항에 있어서, 상기 간섭차단 신호 생성부는 The method of claim 1, wherein the interference blocking signal generator 상기 다이 아이디 테스트모드 신호를 버퍼링하는 버퍼와;A buffer for buffering the die ID test mode signal; 상기 버퍼의 출력신호와 상기 로우 리드 어드래스 플래그신호를 입력받아 논리연산을 수행하여 상기 간섭차단신호를 생성하는 제 1 논리소자를 포함하여 구성 되는 반도체소자의 다이 아이디 리드회로.And a first logic device configured to receive the output signal of the buffer and the low read address flag signal to perform a logic operation to generate the interference blocking signal. 제 2항에 있어서, 상기 제 1 논리소자는 상기 버퍼의 출력신호와 상기 로우 리드 어드래스 플래그신호를 입력받아 논리곱 연산을 수행하는 것을 특징으로 하는 반도체소자의 다이 아이디 리드회로.3. The die ID read circuit of claim 2, wherein the first logic element receives an output signal of the buffer and the low read address flag signal and performs an AND operation. 제 2항에 있어서, 상기 다이 아이디 정보전달부는 The method of claim 2, wherein the die ID information transfer unit 상기 간섭차단신호와 상기 컬럼 리드 어드래스 플래그신호를 입력받아 논리연산을 수행하는 제 2 논리소자와;A second logic element configured to receive the interference blocking signal and the column read address flag signal and perform a logic operation; 상기 제 2 논리소자의 출력신호를 소정구간 지연시키는 지연부와;A delay unit for delaying an output signal of the second logic element by a predetermined period; 상기 지연부의 출력신호를 버퍼링한 신호와 상기 다이 아이디 테스트모드 신호를 입력받아 논리연산을 수행하는 제 3 논리소자 및;A third logic element configured to perform a logic operation by receiving a signal buffering an output signal of the delay unit and the die ID test mode signal; 상기 제 3 논리소자의 출력신호와 상기 전달제어신호를 입력받아 논리연산을 수행하는 제 4 논리소자를 포함하여 구성되는 반도체소자의 다이 아이디 리드회로.And a fourth logic element configured to receive an output signal of the third logic element and the transfer control signal to perform a logic operation. 제 4항에 있어서, The method of claim 4, wherein 상기 제 2 논리소자는 논리합 연산을 수행하고, 상기 제 3 논리소자는 부정 논리곱 연산을 수행하며, 상기 제 4 논리소자는 논리곱 연산을 수행하는 것을 특징으로 하는 반도체소자의 다이 아이디 리드회로.And the second logic element performs an OR operation, the third logic element performs an AND operation, and the fourth logic element performs an AND operation. 제 1항에 있어서, 상기 전달제어신호 생성부는 The method of claim 1, wherein the transmission control signal generation unit 상기 다이 아이디 테스트모드 신호를 버퍼링하는 버퍼와;A buffer for buffering the die ID test mode signal; 병렬 테스트 시 인에이블 되는 병렬 테스트모드 신호와 각 뱅크로부터 리드된 셀데이터의 일치 여부를 확인하기 위한 데이터 확인신호 및 상기 버퍼의 출력신호를 입력받아 논리연산하여, 상기 전달제어신호를 생성하는 논리소자를 포함하여 구성되는 반도체소자의 다이 아이디 리드회로.A logic device for generating the transfer control signal by performing a logic operation on a parallel test mode signal enabled during parallel test and a data confirmation signal for checking whether the cell data read from each bank is matched, and an output signal of the buffer. Die ID read circuit of the semiconductor device comprising a. 제 6항에 있어서, 상기 논리소자는 상기 병렬 테스트모드 신호와 상기 데이터 확인신호 및 상기 버퍼의 출력신호를 입력받아 부정논리곱 연산을 수행하는 것을 특징으로 하는 반도체소자의 다이 아이디 리드회로.7. The die ID read circuit of claim 6, wherein the logic device receives the parallel test mode signal, the data confirmation signal, and the output signal of the buffer to perform a negative logical product operation. 제 1항에 있어서, 상기 다이 아이디 정보리드부는 The method of claim 1, wherein the die ID information lead unit 상기 다이 아이디 정보전달부의 출력신호를 버퍼링한 신호와 소정의 스트로브 신호를 입력받아 논리연산을 수행하는 제 1 논리소자와;A first logic element configured to receive a signal buffering an output signal of the die ID information transfer unit and a predetermined strobe signal to perform logic operation; 상기 다이 아이디 정보전달부의 출력신호를 버퍼링한 신호와 상기 스트로브 신호의 반전신호를 입력받아 논리연산을 수행하는 제 2 논리소자와;A second logic element configured to receive a signal buffering an output signal of the die ID information transfer unit and an inverted signal of the strobe signal and perform a logic operation; 상기 제 1 논리소자의 출력신호에 응답하여 상기 다이 아이디 신호의 출력단을 풀-업 구동하는 풀-업 소자 및;A pull-up device configured to pull-up the output terminal of the die ID signal in response to an output signal of the first logic device; 상기 제 2 논리소자의 출력신호에 응답하여 상기 다이 아이디 신호의 출력단을 풀-다운 구동하는 풀-다운 소자를 포함하여 구성되는 반도체소자의 다이 아이디 리드회로.And a pull-down device configured to pull-down drive an output terminal of the die ID signal in response to an output signal of the second logic device. 제 8항에 있어서,The method of claim 8, 상기 제 1 및 제 2 논리소자는 부정논리곱 연산을 수행하고, 상기 풀-업 소자는 PMOS 트랜지스터이며, 상기 풀-다운 소자는 NMOS 트랜지스터인 것을 특징으로 하는 반도체소자의 다이 아이디 리드회로.And the first and second logic elements perform a negative logic operation, the pull-up element is a PMOS transistor, and the pull-down element is an NMOS transistor.
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