KR102471417B1 - Fuse circuit and semiconductor device including the same - Google Patents

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Abstract

본 발명은 퓨즈 회로 및 이를 포함하는 반도체 장치에 관한 것으로, 퓨즈셋의 불량을 테스트할 수 있도록 하는 기술이다. 이러한 본 발명은 복수의 선택신호에 대응하여 패일 어드레스 정보를 포함하는 복수의 데이터를 복수의 퓨즈셋에 각각 저장하고, 복수의 퓨즈 어드레스를 출력하는 퓨즈 어드레스 저장부, 복수의 퓨즈 어드레스와 복수의 입력 어드레스를 비교하여 복수의 비교신호를 출력하는 비교기, 및 복수의 선택신호를 지연한 복수의 선택 제어신호에 대응하여 복수의 비교신호의 로직 레벨을 검출하고 복수의 퓨즈셋의 불량 상태를 나타내는 출력신호를 출력하는 퓨즈셋 정보 출력부를 포함한다. The present invention relates to a fuse circuit and a semiconductor device including the same, and is a technique for testing a fuse set for failure. According to the present invention, a fuse address storage unit stores a plurality of data including fail address information in a plurality of fuse sets in response to a plurality of selection signals and outputs a plurality of fuse addresses, a plurality of fuse addresses and a plurality of inputs. A comparator that compares addresses and outputs a plurality of comparison signals, and an output signal that detects logic levels of the plurality of comparison signals in response to a plurality of selection control signals obtained by delaying the plurality of selection signals and indicates a defective state of the plurality of fuse sets. and a fuse set information output unit that outputs

Description

퓨즈 회로 및 이를 포함하는 반도체 장치{Fuse circuit and semiconductor device including the same}Fuse circuit and semiconductor device including the same

본 발명은 퓨즈 회로 및 이를 포함하는 반도체 장치에 관한 것으로, 퓨즈셋의 불량을 테스트할 수 있도록 하는 기술이다. The present invention relates to a fuse circuit and a semiconductor device including the same, and is a technique for testing a fuse set for failure.

반도체 장치는 결함이 발생한 메모리 셀(결함 셀)을 테스트를 통해 검출할 수 있다. 반도체 장치의 동작시 외부에서 제공된 어드레스가 결함 셀을 액세스(access) 하기 위한 어드레스일 경우, 결함 셀 대신에 결함 셀에 할당된 리던던트(Redundant) 메모리 셀(리던던트 셀)을 억세스하게 되며, 이를 리페어 동작이라 칭할 수 있다. A semiconductor device may detect a defective memory cell (defective cell) through a test. During operation of the semiconductor device, if an address provided from the outside is an address for accessing a defective cell, a redundant memory cell (redundant cell) allocated to the defective cell is accessed instead of the defective cell, and a repair operation is performed. can be called

결함 셀을 액세스 하기 위한 어드레스 정보를 결함 어드레스 정보라 칭할 수 있다. 최근에는 패키징 이후에도 럽쳐(Rupture)를 통해 정보 기록이 가능한 전자 퓨즈(E-fuse)를 사용할 수 있다. Address information for accessing a defective cell may be referred to as defective address information. Recently, an electronic fuse (E-fuse) capable of recording information through a rupture even after packaging can be used.

반도체 장치는 다수의 전자 퓨즈를 메모리 셀과 유사한 방식으로 액세스하여 결함 어드레스 정보를 프로그램(럽쳐 동작을 통해 저장)한다. 반도체 장치는 부트업(boot-up) 동작 시 퓨즈 회로에 기 저장된 결함 어드레스 정보를 리드(Read)하여 리페어 동작에 사용할 수 있도록 한다. In a semiconductor device, defect address information is programmed (stored through a rupture operation) by accessing a plurality of electronic fuses in a manner similar to a memory cell. During a boot-up operation, the semiconductor device reads defect address information pre-stored in a fuse circuit and uses it for a repair operation.

본 발명의 실시예는 퓨즈셋의 불량을 테스트하여 불량이 발생한 퓨즈셋이 선택되지 않도록 함으로써 리페어 효율을 향상시킬 수 있도록 하는 반도체 장치를 제공한다. An embodiment of the present invention provides a semiconductor device capable of improving repair efficiency by testing fuse sets for defects so that fuse sets with defects are not selected.

본 발명의 실시예에 따른 퓨즈 회로는, 복수의 선택신호에 대응하여 패일 어드레스 정보를 포함하는 복수의 데이터를 복수의 퓨즈셋에 각각 저장하고, 복수의 퓨즈 어드레스를 출력하는 퓨즈 어드레스 저장부; 복수의 퓨즈 어드레스와 복수의 입력 어드레스를 비교하여 복수의 비교신호를 출력하는 비교기; 및 복수의 선택신호를 지연한 복수의 선택 제어신호에 대응하여 복수의 비교신호의 로직 레벨을 검출하고 복수의 퓨즈셋의 불량 상태를 나타내는 출력신호를 출력하는 퓨즈셋 정보 출력부를 포함한다. A fuse circuit according to an embodiment of the present invention includes a fuse address storage unit configured to store a plurality of data including fail address information in a plurality of fuse sets in response to a plurality of selection signals and to output a plurality of fuse addresses; a comparator that compares a plurality of fuse addresses with a plurality of input addresses and outputs a plurality of comparison signals; and a fuse set information output unit that detects logic levels of the plurality of comparison signals in response to the plurality of selection control signals obtained by delaying the plurality of selection signals and outputs an output signal indicating a defective state of the plurality of fuse sets.

본 발명의 다른 실시예에 따른 반도체 장치는, 복수의 퓨즈 어드레스와 복수의 입력 어드레스를 비교하여 복수의 비교신호를 출력하고, 복수의 선택 제어신호에 대응하여 복수의 비교신호의 로직 레벨을 검출하고 복수의 퓨즈셋의 불량 상태를 나타내는 출력신호를 출력하는 퓨즈 회로; 및 비교신호에 대응하여 셀 어레이의 워드라인 및 리던던시 워드라인을 제어하는 어드레스 처리부를 포함한다. A semiconductor device according to another embodiment of the present invention compares a plurality of fuse addresses with a plurality of input addresses, outputs a plurality of comparison signals, detects logic levels of the plurality of comparison signals in response to a plurality of selection control signals, and a fuse circuit that outputs an output signal indicating a defective state of a plurality of fuse sets; and an address processor controlling word lines and redundancy word lines of the cell array in response to the comparison signal.

본 발명은 퓨즈셋의 불량을 테스트하여 불량이 발생한 퓨즈셋이 선택되지 않도록 함으로써 리페어 효율을 향상시킬 수 있도록 하는 효과를 제공한다.The present invention provides an effect of improving repair efficiency by testing a fuse set for defects and preventing a fuse set with a defect from being selected.

아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, the embodiments of the present invention are for illustrative purposes, and those skilled in the art will be able to make various modifications, changes, substitutions, and additions through the technical spirit and scope of the appended claims, and such modifications and changes fall within the scope of the following claims. should be seen as

도 1은 본 발명의 실시예에 따른 퓨즈 회로 및 이를 포함하는 반도체 장치의 구성도.
도 2는 도 1의 퓨즈 어드레스 저장부에 관한 상세 회로도.
도 3은 도 1의 비교기에 관한 상세 회로도.
도 4는 도 1의 퓨즈셋 정보 출력부에 관한 상세 회로도.
도 5는 도 1의 퓨즈 회로에 관한 동작 타이밍도. 1 is a configuration diagram of a fuse circuit and a semiconductor device including the fuse circuit according to an embodiment of the present invention;
2 is a detailed circuit diagram of the fuse address storage unit of FIG. 1;
3 is a detailed circuit diagram of the comparator of FIG. 1;
4 is a detailed circuit diagram of the fuse set information output unit of FIG. 1;
5 is an operation timing diagram of the fuse circuit of FIG. 1;

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 퓨즈 회로(10) 및 이를 포함하는 반도체 장치의 구성도이다. 1 is a configuration diagram of a fuse circuit 10 and a semiconductor device including the fuse circuit 10 according to an embodiment of the present invention.

도 1의 실시예에 따른 반도체 장치는, 퓨즈 회로(10)와, 어드레스 처리부(600) 및 셀 어레이(700)를 포함한다. 퓨즈 회로(10)는 퓨즈 어레이(100), 퓨즈 어드레스 저장부(200), 비교기(300), 지연기(400) 및 퓨즈셋 정보 출력부(500)를 포함한다. A semiconductor device according to the exemplary embodiment of FIG. 1 includes a fuse circuit 10 , an address processor 600 and a cell array 700 . The fuse circuit 10 includes a fuse array 100 , a fuse address storage unit 200 , a comparator 300 , a delay unit 400 and a fuse set information output unit 500 .

퓨즈 어레이(100)는 반도체 장치의 테스트를 통해 결정된 특정 값을 셋팅하기 위해 사용될 수 있다. 본 발명의 실시에에서 퓨즈 어레이(100)는 패일 어드레스에 대응하는 리던던시 메모리 셀의 어드레스(리던던시 어드레스)를 저장하고 선택신호 SEL<0:a>와 데이터 DATA<0:b>를 출력한다. 여기서, 선택신호 SEL<0:a>는 퓨즈셋을 선택하기 위한 신호이다. 그리고, 데이터 DATA<0:b>는 패일 어드레스 정보, 즉, 리페어될 어드레스 정보를 포함한다. The fuse array 100 may be used to set a specific value determined through testing of a semiconductor device. In an embodiment of the present invention, the fuse array 100 stores an address (redundancy address) of a redundancy memory cell corresponding to a fail address and outputs a selection signal SEL<0:a> and data DATA<0:b>. Here, the selection signal SEL<0:a> is a signal for selecting a fuse set. Data DATA<0:b> includes fail address information, that is, address information to be repaired.

이러한 퓨즈 어레이(100)는 E-퓨즈가 어레이 형태로 배열된 어레이 E-퓨즈(ARE; Array Electrical-fuse)로 구현될 수 있다. 퓨즈 어레이(100)는 트랜지스터의 게이트에 고전압을 인가하여 게이트 절연막을 럽쳐(rupture) 시키는 방식으로 데이터를 저장(프로그래밍)할 수 있다. The fuse array 100 may be implemented as an array electrical-fuse (ARE) in which E-fuses are arranged in an array form. The fuse array 100 may store (program) data by applying a high voltage to the gate of a transistor to rupture a gate insulating film.

본 발명의 실시예에서는 선택신호 SEL<0:a>가 퓨즈 어레이(100)에서 출력되는 것을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니며 액티브 명령에 대응하는 어드레스에 의해 생성되거나 내부 카운터 등을 통해 선택신호 SEL<0:a>를 생성할 수도 있다. 또한, 본 발명의 실시예에서는 데이터 DATA<0:b>가 퓨즈 어레이(100)에서 출력되는 것을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니며 라이트 명령시 입력되는 데이터에 의해 생성되거나 테스트 모드 등을 이용하여 데이터 DATA<0:b>를 생성할 수도 있다. In the embodiment of the present invention, it has been described that the selection signal SEL<0:a> is output from the fuse array 100 as an example. However, the embodiment of the present invention is not limited thereto, and the select signal SEL<0:a> may be generated by an address corresponding to an active command or generated through an internal counter or the like. In addition, in the embodiment of the present invention, it has been described that data DATA<0:b> is output from the fuse array 100 as an example. However, the embodiment of the present invention is not limited thereto, and data DATA<0:b> may be generated by data input during a write command or by using a test mode or the like.

그리고, 퓨즈 어드레스 저장부(200)는 다수의 퓨즈셋 FSET0, FSET1...FSETa을 포함하며, 각각의 퓨즈셋 FSET0~FSETa에 데이터 DATA<0:b>를 저장한다. 그리고, 퓨즈 어드레스 저장부(200)는 퓨즈셋 FSET0~FSETa에 저장된 복수의 퓨즈 어드레스 LAT0<0:b>~LATa<0:b>를 출력한다. Further, the fuse address storage unit 200 includes a plurality of fuse sets FSET0, FSET1...FSETa, and stores data DATA<0:b> in each of the fuse sets FSET0 to FSETa. Further, the fuse address storage unit 200 outputs a plurality of fuse addresses LAT0<0:b> to LATa<0:b> stored in fuse sets FSET0 to FSETa.

여기서, 선택신호 SEL<0:a>는 다수의 퓨즈셋 FSET0~FSETa을 선택하기 위한 신호이다. 퓨즈 어드레스 저장부(200)는 선택신호 SEL<0:a>에 대응하여 a+1개의 퓨즈셋 FSET0~FSETa을 포함할 수 있다. Here, the selection signal SEL<0:a> is a signal for selecting a plurality of fuse sets FSET0 to FSETa. The fuse address storage unit 200 may include a+1 fuse sets FSET0 to FSETa in response to the selection signal SEL<0:a>.

예를 들어, 퓨즈 어드레스 저장부(200)는 선택신호 SEL<0>의 활성화시 퓨즈셋 FSET0에 b+1개의 데이터 DATA<0:b>를 저장할 수 있다. 그리고, 퓨즈 어드레스 저장부(200)는 선택신호 SEL<1>의 활성화시 퓨즈셋 FSET1에 b+1개의 데이터 DATA<0:b>를 저장할 수 있다. 또한, 퓨즈 어드레스 저장부(200)는 선택신호 SEL<a>의 활성화시 퓨즈셋 FSETa에 b+1개의 데이터 DATA<0:b>를 저장할 수 있다.For example, the fuse address storage unit 200 may store b+1 pieces of data DATA<0:b> in the fuse set FSET0 when the selection signal SEL<0> is activated. Also, the fuse address storage unit 200 may store b+1 pieces of data DATA<0:b> in the fuse set FSET1 when the selection signal SEL<1> is activated. Also, when the selection signal SEL<a> is activated, the fuse address storage unit 200 may store b+1 pieces of data DATA<0:b> in the fuse set FSETa.

또한, 비교기(300)는 복수의 퓨즈 어드레스 LAT0<0:b>~LATa<0:b>와 입력 어드레스 ADD<1:b>를 비교하여 비교신호 HIT<0:a>를 출력한다. 비교기(300)는 복수의 퓨즈 어드레스 LAT0<0:b>~LATa<0:b>와 입력 어드레스 ADD<1:b>를 비교한 결과에 대응하여 비교신호 HIT<0:a>의 로직 레벨을 제어할 수 있다. 예를 들어, 비교기(300)는 퓨즈 정보와 어드레스 정보가 일치하면 리페어 된 어드레스로 판단하여 해당하는 비교신호 HIT<0:a>를 로직 하이 레벨로 출력할 수 있다. Also, the comparator 300 compares a plurality of fuse addresses LAT0<0:b> to LATa<0:b> with input addresses ADD<1:b> and outputs a comparison signal HIT<0:a>. The comparator 300 adjusts the logic level of the comparison signal HIT<0:a> in response to a result of comparing the plurality of fuse addresses LAT0<0:b> to LATa<0:b> and the input address ADD<1:b>. You can control it. For example, if the fuse information matches the address information, the comparator 300 determines that the address is repaired and outputs a corresponding comparison signal HIT<0:a> at a logic high level.

여기서, 입력 어드레스 ADD<1:b>는 액티브 또는 리프레쉬 명령의 인가시 셀 어레이(700)에 포함된 워드라인을 선택하기 위한 어드레스로 설정될 수 있다. 입력 어드레스 ADD<1:b>의 개수는 b개로 설정될 수 있으나, 셀 어레이(700)에 구비되는 워드라인의 수에 따라 다양하게 설정될 수 있다. Here, the input address ADD<1:b> may be set as an address for selecting a word line included in the cell array 700 when an active or refresh command is applied. The number of input addresses ADD<1:b> may be set to b, but may be variously set according to the number of word lines included in the cell array 700 .

지연기(400)는 선택신호 SEL<0:a>를 일정시간 지연하여 선택 제어신호 SELD<0:a>를 출력한다. 그리고, 퓨즈셋 정보 출력부(500)는 비교신호 HIT<0:a>와 선택 제어신호 SELD<0:a>에 대응하여 각 퓨즈셋 FSET0~FSETa의 불량 상태를 나타내는 출력신호 FSOUT를 출력한다. The delay unit 400 delays the selection signal SEL<0:a> for a predetermined time and outputs the selection control signal SELD<0:a>. Further, the fuse set information output unit 500 outputs an output signal FSOUT indicating a defective state of each fuse set FSET0 to FSETa in response to the comparison signal HIT<0:a> and the selection control signal SELD<0:a>.

어드레스 처리부(600)는 비교신호 HIT<0:a>에 대응하여 선택된 워드라인을 액티브하기 위한 회로이다. 어드레스 처리부(600)는 비교신호 HIT<0:a>가 특정 로직 레벨로 인가되는 경우, 로오 어드레스에 의해 지정되는 노멀 워드라인을 대신해 리던던시(redundancy) 워드라인을 액티브하도록 제어한다. 즉, 셀 어레이(700)의 노멀 워드라인에 연결된 노멀 셀들이 리던던시 워드라인에 연결된 리던던시 셀로 대체될 수 있다.The address processor 600 is a circuit for activating the selected word line in response to the comparison signal HIT<0:a>. When the comparison signal HIT<0:a> is applied at a specific logic level, the address processor 600 controls a redundancy word line to be active instead of a normal word line designated by a row address. That is, normal cells connected to normal word lines of the cell array 700 may be replaced with redundancy cells connected to redundancy word lines.

본 발명의 실시예에서는 퓨즈셋 정보 출력부(500)가 퓨즈셋을 선택하기 위한 선택신호 SEL<0:a>와 불량 리페어될 어드레스 정보를 포함하는 비교신호 HIT<0:a>를 비교하여 불량 상태를 모니터링할 수 있는 출력신호 FSOUT를 출력한다. 즉, 퓨즈셋 정보 출력부(500)는 선택신호 SEL<0:a>에 의해 복수의 퓨즈셋 FSET0~FSETa 중 어느 퓨즈셋이 선택되었는지를 판단할 수 있고, 비교신호 HIT<0:a>에 의해 선택된 퓨즈셋에 불량이 발생하였는지의 여부를 판단할 수 있다. In the embodiment of the present invention, the fuse set information output unit 500 compares a selection signal SEL<0:a> for selecting a fuse set with a comparison signal HIT<0:a> including address information to be repaired to be defective. It outputs the output signal FSOUT that can monitor the status. That is, the fuse set information output unit 500 can determine which fuse set is selected among the plurality of fuse sets FSET0 to FSETa by the selection signal SEL<0:a>, and in response to the comparison signal HIT<0:a> It is possible to determine whether a defect has occurred in the fuse set selected by

이에 따라, 본 발명의 실시예에서는 각 퓨즈셋 FSET0~FSETa에 저장된 데이터를 개별적으로 리드하여 불량이 발생한 퓨즈셋을 판단한다. 그리고, 본 발명의 실시예는 불량이 발생한 퓨즈셋 정보를 출력신호 FSOUT로 출력하여 불량이 발생한 해당 퓨즈셋이 선택되지 않도록 제어할 수 있다. Accordingly, in the embodiment of the present invention, data stored in each fuse set FSET0 to FSETa is individually read to determine a fuse set having a defect. Further, in an embodiment of the present invention, information on a fuse set with a defect may be output as an output signal FSOUT so that a corresponding fuse set with a defect may not be selected.

퓨즈셋 FSET0~FSETa의 퓨즈 중 어느 하나에서 불량이 발생한 경우 불량이 발생한 퓨즈셋이 동작하지 않도록 디스에이블시켜야 한다. 본 발명의 실시예에서는 출력신호 FSOUT에 의해 불량이 발생한 퓨즈셋이 확인되면 데이터 DATA<0:b>를 변경하여 해당하는 퓨즈셋이 선택되지 않도록 제어할 수 있다. If any one of the fuses of fuse sets FSET0 to FSETa is defective, the defective fuse set must be disabled so that it does not operate. In an embodiment of the present invention, when a faulty fuse set is identified by the output signal FSOUT, the corresponding fuse set may be controlled not to be selected by changing data DATA<0:b>.

예를 들어, 출력신호 FSOUT에 의해 퓨즈셋 FSET0에 불량이 발생한 것을 가정한다. 그러면, 데이터 DATA<0:b> 중 인에이블 비트 정보와 관련된 데이터 DATA<0>를 로우 레벨로 변경하여 해당하는 퓨즈셋 FSET0이 동작하지 않도록 제어할 수 있다. 또한, 데이터 DATA<0:b> 중 특정 비트의 데이터 DATA<2:3>를 모두 특정 레벨(예를 들어, 로우 레벨 또는 하이 레벨)로 고정하여 해당하는 퓨즈셋 FSET0이 동작하지 않도록 제어할 수도 있다.For example, it is assumed that a defect occurs in fuse set FSET0 due to an output signal FSOUT. Then, among the data DATA<0:b>, data DATA<0> related to the enable bit information may be changed to a low level to control the corresponding fuse set FSET0 not to operate. Also, by fixing all data DATA<2:3> of a specific bit among data DATA<0:b> to a specific level (eg, low level or high level), the corresponding fuse set FSET0 can be controlled not to operate. have.

본 발명의 실시예는 출력신호 FSOUT를 통해 특정 퓨즈셋의 불량이 확인되는 경우, 퓨즈 어레이(100)가 해당하는 불량 퓨즈셋이 동작하지 않고 디스에이블 되도록 데이터 DATA<0:b>를 변경할 수 있다. In an embodiment of the present invention, when a defect in a specific fuse set is confirmed through the output signal FSOUT, the fuse array 100 may change data DATA<0:b> so that the corresponding defective fuse set is disabled without operating. .

도 2는 도 1의 퓨즈 어드레스 저장부(200)에 관한 상세 회로도이다. FIG. 2 is a detailed circuit diagram of the fuse address storage unit 200 of FIG. 1 .

퓨즈 어드레스 저장부(200)는 다수의 퓨즈셋 FSET0, FSET1을 포함하며, 각각의 퓨즈셋 FSET0, FSET1에 데이터 DATA<0:b>를 저장한다. 도 2의 실시예에서는 퓨즈셋 FSET0, FSET1의 개수가 2개인 것을 일 예로 설명하기로 한다. 또한, 도 2의 실시예에서는 선택신호 SEL<0>, SEL<1>가 2 비트인 것을 일 예로 설명하기로 한다. 또한, 도 2의 실시예에서는 데이터 DATA<0:7>, 퓨즈 어드레스 LAT0<0:7>, 퓨즈 어드레스 LAT1<0:7>는 8 비트로 이루어진 것을 일 예로 설명하기로 한다. 또한, 도 2의 실시예에서 도면부호는 도면에 표시된 구성요소만 순서대로 넘버링 하기로 한다. The fuse address storage unit 200 includes a plurality of fuse sets FSET0 and FSET1, and stores data DATA<0:b> in each of the fuse sets FSET0 and FSET1. In the embodiment of FIG. 2 , it will be described as an example that the number of fuse sets FSET0 and FSET1 is two. In addition, in the embodiment of FIG. 2, it will be described as an example that the selection signals SEL<0> and SEL<1> are 2 bits. In addition, in the embodiment of FIG. 2 , data DATA<0:7>, fuse address LAT0<0:7>, and fuse address LAT1<0:7> will be described as an 8-bit example. In addition, in the embodiment of FIG. 2, reference numerals will number only the components shown in the drawing in order.

퓨즈셋 FSET0은 복수의 반전 구동부(210~230)와, 복수의 래치 L0~L2를 포함한다. 퓨즈셋 FSET0은 선택신호 SEL<0>에 대응하여 데이터 DATA<0:7>를 반전 구동하고 일정 시간 래치하여 퓨즈 어드레스 LAT0<0:7>를 출력한다. 즉, 퓨즈셋 FSET0은 선택신호 SEL<0>의 활성화시 데이터 DATA<0:7>를 래치 L0~L2에 저장한다. The fuse set FSET0 includes a plurality of inverting drivers 210 to 230 and a plurality of latches L0 to L2. The fuse set FSET0 reversely drives data DATA<0:7> in response to the selection signal SEL<0>, latches it for a certain period of time, and outputs the fuse address LAT0<0:7>. That is, fuse set FSET0 stores data DATA<0:7> in latches L0 to L2 when the selection signal SEL<0> is activated.

여기서, 반전 구동부(210)는 선택신호 SEL<0>에 대응하여 데이터 DATA<0>를 반전 구동하는 인버터 IV1를 포함할 수 있다. 그리고, 반전 구동부(220)는 선택신호 SEL<0>에 대응하여 데이터 DATA<1>를 반전 구동하는 인버터 IV2를 포함할 수 있다. 반전 구동부(230)는 선택신호 SEL<0>에 대응하여 데이터 DATA<7>를 반전 구동하는 인버터 IV3를 포함할 수 있다.Here, the inversion driver 210 may include an inverter IV1 that inverts and drives data DATA<0> in response to the selection signal SEL<0>. In addition, the inversion driver 220 may include an inverter IV2 that inverts and drives the data DATA<1> in response to the selection signal SEL<0>. The inversion driver 230 may include an inverter IV3 that inverts and drives the data DATA<7> in response to the selection signal SEL<0>.

그리고, 래치 L0는 크로스 커플드 연결된 인버터 IV4, IV5를 포함한다. 이러한 래치 L0는 반전 구동부(210)의 출력을 일정시간 래치하여 퓨즈 어드레스 LAT0<0>를 출력한다. 여기서, 첫 번째 퓨즈 어드레스 LAT0<0>는 인에이블 퓨즈 정보를 나타내는 어드레스이다. And, the latch L0 includes cross-coupled inverters IV4 and IV5. The latch L0 latches the output of the inversion driver 210 for a predetermined period of time and outputs the fuse address LAT0<0>. Here, the first fuse address LAT0<0> is an address indicating enable fuse information.

그리고, 래치 L1는 크로스 커플드 연결된 인버터 IV6, IV7를 포함한다. 이러한 래치 L1는 반전 구동부(220)의 출력을 일정시간 래치하여 퓨즈 어드레스 LAT0<1>를 출력한다. 또한, 래치 L2는 크로스 커플드 연결된 인버터 IV8, IV9를 포함한다. 이러한 래치 L2는 반전 구동부(230)의 출력을 일정시간 래치하여 퓨즈 어드레스 LAT0<7>를 출력한다. And, the latch L1 includes cross-coupled inverters IV6 and IV7. The latch L1 latches the output of the inversion driver 220 for a predetermined period of time and outputs the fuse address LAT0<1>. In addition, the latch L2 includes inverters IV8 and IV9 connected cross-coupled. The latch L2 latches the output of the inversion driver 230 for a predetermined period of time and outputs the fuse address LAT0<7>.

한편, 퓨즈셋 FSET1은 복수의 반전 구동부(240~260)와, 복수의 래치 L3~L5를 포함한다. 퓨즈셋 FSET1은 선택신호 SEL<1>에 대응하여 데이터 DATA<0:7>를 반전 구동하고 일정 시간 래치하여 퓨즈 어드레스 LAT1<0:7>를 출력한다. 즉, 퓨즈셋 FSET1은 선택신호 SEL<1>의 활성화시 데이터 DATA<0:7>를 래치 L3~L5에 저장한다.Meanwhile, the fuse set FSET1 includes a plurality of inversion driving units 240 to 260 and a plurality of latches L3 to L5. The fuse set FSET1 reversely drives data DATA<0:7> in response to the selection signal SEL<1>, latches it for a certain period of time, and outputs the fuse address LAT1<0:7>. That is, fuse set FSET1 stores data DATA<0:7> in latches L3 to L5 when the selection signal SEL<1> is activated.

여기서, 반전 구동부(240)는 선택신호 SEL<1>에 대응하여 데이터 DATA<0>를 반전 구동하는 인버터 IV10를 포함할 수 있다. 그리고, 반전 구동부(250)는 선택신호 SEL<1>에 대응하여 데이터 DATA<1>를 반전 구동하는 인버터 IV11를 포함할 수 있다. 반전 구동부(260)는 선택신호 SEL<1>에 대응하여 데이터 DATA<7>를 반전 구동하는 인버터 IV12를 포함할 수 있다.Here, the inversion driver 240 may include an inverter IV10 that inverts and drives the data DATA<0> in response to the selection signal SEL<1>. In addition, the inversion driver 250 may include an inverter IV11 that inverts and drives the data DATA<1> in response to the selection signal SEL<1>. The inversion driver 260 may include an inverter IV12 that inverts and drives the data DATA<7> in response to the selection signal SEL<1>.

그리고, 래치 L3는 크로스 커플드 연결된 인버터 IV13, IV14를 포함한다. 이러한 래치 L3는 반전 구동부(240)의 출력을 일정시간 래치하여 퓨즈 어드레스 LAT1<0>를 출력한다. 여기서, 첫 번째 퓨즈 어드레스 LAT1<0>는 인에이블 퓨즈 정보를 나타내는 어드레스이다.And, the latch L3 includes inverters IV13 and IV14 connected cross-coupled. The latch L3 latches the output of the inversion driver 240 for a predetermined time and outputs the fuse address LAT1<0>. Here, the first fuse address LAT1<0> is an address indicating enable fuse information.

그리고, 래치 L4는 크로스 커플드 연결된 인버터 IV15, IV16를 포함한다. 이러한 래치 L4는 반전 구동부(250)의 출력을 일정시간 래치하여 퓨즈 어드레스 LAT1<1>를 출력한다. 또한, 래치 L5는 크로스 커플드 연결된 인버터 IV17, IV18를 포함한다. 이러한 래치 L5는 반전 구동부(260)의 출력을 일정시간 래치하여 퓨즈 어드레스 LAT1<7>를 출력한다.And, the latch L4 includes inverters IV15 and IV16 connected cross-coupled. The latch L4 latches the output of the inversion driver 250 for a predetermined period of time and outputs the fuse address LAT1<1>. In addition, the latch L5 includes inverters IV17 and IV18 connected cross-coupled. The latch L5 latches the output of the inversion driver 260 for a predetermined period of time to output the fuse address LAT1<7>.

도 3은 도 1의 비교기(300)에 관한 상세 회로도이다. FIG. 3 is a detailed circuit diagram of the comparator 300 of FIG. 1 .

도 3의 실시예에서는 도 2에 도시된 퓨즈셋 FSET0, FSET1 중 하나의 퓨즈셋 FSET0으로부터 퓨즈 어드레스 LAT0<0:7>가 비교기(300)에 입력되는 것을 일 예로 설명하기로 한다. 그리고, 도 3의 실시예에서는 입력 어드레스 ADD<1:7>의 개수가 7 비트로 이루어진 것을 일 예로 설명하기로 한다. 또한, 도 3의 실시예에서는 복수의 비교신호 HIT<0:a> 중 퓨즈셋 FSET0의 퓨즈 정보를 나타내는 비교신호 HIT<0>에 대해서만 일 예로 설명하기로 한다. In the embodiment of FIG. 3 , a case in which a fuse address LAT0<0:7> is input to the comparator 300 from one fuse set FSET0 among fuse sets FSET0 and FSET1 shown in FIG. 2 will be described as an example. And, in the embodiment of FIG. 3, the number of input addresses ADD<1:7> will be described as an example of 7 bits. In addition, in the embodiment of FIG. 3 , only the comparison signal HIT<0> indicating fuse information of the fuse set FSET0 among the plurality of comparison signals HIT<0:a> will be described as an example.

비교기(300)는 복수의 퓨즈 어드레스 LAT0<0:7>와 복수의 어드레스 ADD_COMP<1:7>를 비교하여 비교신호 HIT<0>를 출력한다. 이러한 비교기(300)는 복수의 어드레스 구동부(310~330)와, 어드레스 조합부(340)를 포함한다. The comparator 300 compares a plurality of fuse addresses LAT0<0:7> with a plurality of addresses ADD_COMP<1:7> and outputs a comparison signal HIT<0>. The comparator 300 includes a plurality of address drivers 310 to 330 and an address combination unit 340 .

여기서, 복수의 어드레스 구동부(310~330)는 복수의 퓨즈 어드레스 LAT0<1:7>에 대응하여 입력 어드레스 ADD<1:7>를 구동하여 복수의 어드레스 ADD_COMP<1:7>를 출력한다. 복수의 어드레스 구동부(310~330)는 복수의 퓨즈 어드레스 LAT0<1:7>의 로직 레벨에 대응하여 입력 어드레스 ADD<1:7>를 그대로 출력하거나 반전하여 복수의 어드레스 ADD_COMP<1:7>로 출력한다.Here, the plurality of address drivers 310 to 330 drive the input addresses ADD<1:7> in response to the plurality of fuse addresses LAT0<1:7> and output the plurality of addresses ADD_COMP<1:7>. The plurality of address drivers 310 to 330 either output the input address ADD<1:7> as it is or invert it in response to the logic level of the plurality of fuse addresses LAT0<1:7> to a plurality of addresses ADD_COMP<1:7>. print out

즉, 어드레스 구동부(310)는 퓨즈 어드레스 LAT0<1>의 로직 레벨에 대응하여 입력 어드레스 ADD<1>를 그대로 출력하거나 반전하여 어드레스 ADD_COMP<1>를 출력한다. 이러한 어드레스 구동부(310)는 인버터 IV19, IV20와 전송게이트 T1를 포함한다. That is, the address driver 310 outputs the input address ADD<1> as it is or inverts it to output the address ADD_COMP<1> corresponding to the logic level of the fuse address LAT0<1>. The address driver 310 includes inverters IV19 and IV20 and a transmission gate T1.

예를 들어, 어드레스 구동부(310)는 퓨즈 어드레스 LAT0<1>가 로직 하이 레벨인 경우, 전송게이트 T1가 턴 온 되어 입력 어드레스 ADD<1>를 그대로 어드레스 ADD_COMP<1>로 출력한다. 반면에, 어드레스 구동부(310)는 퓨즈 어드레스 LAT0<1>가 로직 로우 레벨인 경우, 전송게이트 T1가 턴 오프 되어 입력 어드레스 ADD<1>를 인버터 IV20에 의해 반전하여 어드레스 ADD_COMP<1>로 출력한다.For example, when the fuse address LAT0<1> is at a logic high level, the address driver 310 turns on the transfer gate T1 and outputs the input address ADD<1> as it is to the address ADD_COMP<1>. On the other hand, in the address driver 310, when the fuse address LAT0<1> is at a logic low level, the transfer gate T1 is turned off and the input address ADD<1> is inverted by the inverter IV20 and output as the address ADD_COMP<1>. .

그리고, 어드레스 구동부(320)는 퓨즈 어드레스 LAT0<2>의 로직 레벨에 대응하여 입력 어드레스 ADD<2>를 그대로 출력하거나 반전하여 어드레스 ADD_COMP<2>를 출력한다. 이러한 어드레스 구동부(320)는 인버터 IV21, IV22와 전송게이트 T2를 포함한다. Also, the address driver 320 outputs the input address ADD<2> as it is or inverts it to output the address ADD_COMP<2> corresponding to the logic level of the fuse address LAT0<2>. The address driver 320 includes inverters IV21 and IV22 and a transmission gate T2.

예를 들어, 어드레스 구동부(320)는 퓨즈 어드레스 LAT0<2>가 로직 하이 레벨인 경우, 전송게이트 T2가 턴 온 되어 입력 어드레스 ADD<2>를 그대로 어드레스 ADD_COMP<2>로 출력한다. 반면에, 어드레스 구동부(320)는 퓨즈 어드레스 LAT0<2>가 로직 로우 레벨인 경우, 전송게이트 T2가 턴 오프 되어 입력 어드레스 ADD<2>를 인버터 IV22에 의해 반전하여 어드레스 ADD_COMP<2>로 출력한다.For example, when the fuse address LAT0<2> is at a logic high level, the address driver 320 turns on the transfer gate T2 and outputs the input address ADD<2> as it is to the address ADD_COMP<2>. On the other hand, when the fuse address LAT0<2> is at a logic low level, the address driver 320 turns off the transmission gate T2 and inverts the input address ADD<2> by the inverter IV22 to output the address ADD_COMP<2>. .

또한, 어드레스 구동부(330)는 퓨즈 어드레스 LAT0<7>의 로직 레벨에 대응하여 입력 어드레스 ADD<7>를 그대로 출력하거나 반전하여 어드레스 ADD_COMP<7>를 출력한다. 이러한 어드레스 구동부(330)는 인버터 IV23, IV24와 전송게이트 T3를 포함한다. In addition, the address driver 330 outputs the input address ADD<7> as it is or inverts it to output the address ADD_COMP<7> corresponding to the logic level of the fuse address LAT0<7>. The address driver 330 includes inverters IV23 and IV24 and a transmission gate T3.

예를 들어, 어드레스 구동부(330)는 퓨즈 어드레스 LAT0<7>가 로직 하이 레벨인 경우, 전송게이트 T3가 턴 온 되어 입력 어드레스 ADD<7>를 그대로 어드레스 ADD_COMP<7>로 출력한다. 반면에, 어드레스 구동부(330)는 퓨즈 어드레스 LAT0<7>가 로직 로우 레벨인 경우, 전송게이트 T3가 턴 오프 되어 입력 어드레스 ADD<7>를 인버터 IV24에 의해 반전하여 어드레스 ADD_COMP<7>로 출력한다.For example, when the fuse address LAT0<7> is at a logic high level, the address driver 330 turns on the transfer gate T3 and outputs the input address ADD<7> as it is to the address ADD_COMP<7>. On the other hand, when the fuse address LAT0<7> is at a logic low level, the address driver 330 turns off the transmission gate T3 and inverts the input address ADD<7> by the inverter IV24 to output the address ADD_COMP<7>. .

한편, 어드레스 조합부(340)는 퓨즈 어드레스 LAT0<0>와, 복수의 어드레스 ADD_COMP<1:7>를 조합하여 비교신호 HIT<0>를 출력한다. 어드레스 조합부(340)는 퓨즈 어드레스 LAT0<0>와, 복수의 어드레스 ADD_COMP<1:7>가 모두 로직 하이 레벨인 경우 리페어 된 상태를 나타내는 비교신호 HIT<0>가 로직 하이 레벨로 활성화된다. 이러한 어드레스 조합부(340)는 복수의 낸드게이트 ND1~ND6와, 노아게이트 NOR1 및 인버터 IV25를 포함한다. Meanwhile, the address combination unit 340 combines the fuse address LAT0<0> and a plurality of addresses ADD_COMP<1:7> and outputs a comparison signal HIT<0>. In the address combination unit 340, when both the fuse address LAT0<0> and the plurality of addresses ADD_COMP<1:7> are at a logic high level, the comparison signal HIT<0> indicating a repaired state is activated at a logic high level. The address combination unit 340 includes a plurality of NAND gates ND1 to ND6, a NOR gate NOR1, and an inverter IV25.

낸드게이트 ND1는 퓨즈 어드레스 LAT0<0>와 어드레스 ADD_COMP<1>를 낸드연산한다. 여기서, 첫 번째 퓨즈 어드레스 LAT0<0>는 퓨즈셋 FSET0의 인에이블 정보를 나타내는 인에이블 비트이다. 퓨즈 어드레스 LAT0<0>가 활성화되는 경우에 어드레스 조합부(340)는 복수의 어드레스 ADD_COMP<1:7>를 조합하여 비교신호 HIT<0>를 출력할 수 있다. The NAND gate ND1 performs a NAND operation on the fuse address LAT0<0> and the address ADD_COMP<1>. Here, the first fuse address LAT0<0> is an enable bit representing enable information of fuse set FSET0. When the fuse address LAT0<0> is activated, the address combination unit 340 may combine a plurality of addresses ADD_COMP<1:7> and output a comparison signal HIT<0>.

그리고, 낸드게이트 ND2는 어드레스 ADD_COMP<2>, 어드레스 ADD_COMP<3>를 낸드연산한다. 또한, 낸드게이트 ND3는 어드레스 ADD_COMP<4>, 어드레스 ADD_COMP<5>를 낸드연산한다. 낸드게이트 ND4는 어드레스 ADD_COMP<6>, 어드레스 ADD_COMP<7>를 낸드연산한다. 낸드게이트 ND5는 낸드게이트 ND1, ND2의 출력을 낸드연산한다. 낸드게이트 ND6는 낸드게이트 ND3, ND4의 출력을 낸드연산한다. 그리고, 노아게이트 NOR1는 낸드게이트 ND5, ND6의 출력을 노아연산한다. 그리고, 인버터 IV25는 노아게이트 NOR1의 출력을 반전하여 비교신호 HIT<0>를 출력한다. And, the NAND gate ND2 performs NAND operation on address ADD_COMP<2> and address ADD_COMP<3>. Also, the NAND gate ND3 performs NAND operation on addresses ADD_COMP<4> and ADD_COMP<5>. NAND gate ND4 performs NAND operation on address ADD_COMP<6> and address ADD_COMP<7>. NAND gate ND5 performs NAND operation on the outputs of NAND gates ND1 and ND2. NAND gate ND6 performs NAND operation on the outputs of NAND gates ND3 and ND4. Also, the NOR gate NOR1 performs a NOR operation on the outputs of the NAND gates ND5 and ND6. Inverter IV25 inverts the output of NOR gate NOR1 and outputs a comparison signal HIT<0>.

도 4는 도 1의 퓨즈셋 정보 출력부(500)에 관한 상세 회로도이다. FIG. 4 is a detailed circuit diagram of the fuse set information output unit 500 of FIG. 1 .

퓨즈셋 정보 출력부(500)는 비교신호 HIT<0:3>와 선택 제어신호 SELD<0:3>에 대응하여 각 퓨즈셋 FSET0~FSETa의 불량 상태를 나타내는 출력신호 FSOUT를 출력한다. 도 4의 실시예에서는 비교신호 HIT<0:3>와, 선택 제어신호 SELD<0:3>가 4 비트인 것을 일 예로 설명하기로 한다. The fuse set information output unit 500 outputs an output signal FSOUT indicating a defective state of each fuse set FSET0 to FSETa in response to the comparison signal HIT<0:3> and the selection control signal SELD<0:3>. In the embodiment of FIG. 4, the comparison signal HIT<0:3> and the selection control signal SELD<0:3> will be described as an example of 4 bits.

이러한 퓨즈셋 정보 출력부(500)는 신호 조합부(510), 래치부(520) 및 제어신호 생성부(530)를 포함한다. The fuse set information output unit 500 includes a signal combination unit 510, a latch unit 520, and a control signal generator 530.

여기서, 신호 조합부(510)는 비교신호 HIT<0:3>와 선택 제어신호 SELD<0:3>를 조합한다. 이러한 신호 조합부(510)는 복수의 낸드게이트 ND7~ND12와, 노아게이트 NOR2 및 인버터 IV26를 포함한다. Here, the signal combination unit 510 combines the comparison signal HIT<0:3> and the selection control signal SELD<0:3>. The signal combination unit 510 includes a plurality of NAND gates ND7 to ND12, a NOR gate NOR2, and an inverter IV26.

낸드게이트 ND7는 비교신호 HIT<0>와 선택 제어신호 SELD<0>를 낸드연산한다. 그리고, 낸드게이트 ND8는 비교신호 HIT<1>와 선택 제어신호 SELD<1>를 낸드연산한다. 또한, 낸드게이트 ND9는 비교신호 HIT<2>와 선택 제어신호 SELD<2>를 낸드연산한다. 낸드게이트 ND10는 비교신호 HIT<3>와 선택 제어신호 SELD<3>를 낸드연산한다. 낸드게이트 ND11는 낸드게이트 ND7, ND8의 출력을 낸드연산한다. 낸드게이트 ND12는 낸드게이트 ND9, ND10의 출력을 낸드연산한다. 노아게이트 NOR2는 낸드게이트 ND11, ND12의 출력을 노아연산한다. The NAND gate ND7 performs NAND operation on the comparison signal HIT<0> and the selection control signal SELD<0>. Also, the NAND gate ND8 performs a NAND operation on the comparison signal HIT<1> and the selection control signal SELD<1>. Also, the NAND gate ND9 performs NAND operation on the comparison signal HIT<2> and the selection control signal SELD<2>. The NAND gate ND10 performs NAND operation on the comparison signal HIT<3> and the selection control signal SELD<3>. NAND gate ND11 performs NAND operation on the outputs of NAND gates ND7 and ND8. NAND gate ND12 performs NAND operation on the outputs of NAND gates ND9 and ND10. The NOR gate NOR2 performs a NOR operation on the outputs of the NAND gates ND11 and ND12.

이러한 신호 조합부(510)는 선택 제어신호 SELD<0:3>의 활성화시 비교신호 HIT<0:3>의 로직 레벨을 검출하여 인버터 IV26에 출력한다. 예를 들어, 선택 제어신호 SELD<0>의 활성화시 비교신호 HIT<0>의 로직 레벨을 검출한다. 그리고, 선택 제어신호 SELD<1>의 활성화시 비교신호 HIT<1>의 로직 레벨을 검출한다. 선택 제어신호 SELD<2>의 활성화시 비교신호 HIT<2>의 로직 레벨을 검출한다. 선택 제어신호 SELD<3>의 활성화시 비교신호 HIT<3>의 로직 레벨을 검출한다.When the selection control signal SELD<0:3> is activated, the signal combination unit 510 detects the logic level of the comparison signal HIT<0:3> and outputs it to the inverter IV26. For example, when the selection control signal SELD<0> is activated, the logic level of the comparison signal HIT<0> is detected. Also, when the selection control signal SELD<1> is activated, the logic level of the comparison signal HIT<1> is detected. When the selection control signal SELD<2> is activated, the logic level of the comparison signal HIT<2> is detected. When the selection control signal SELD<3> is activated, the logic level of the comparison signal HIT<3> is detected.

그리고, 인버터 IV26는 제어신호 CON에 대응하여 노아게이트 NOR2의 출력을 반전한다. 즉, 인버터 IV26는 제어신호 CON의 활성화시 노아게이트 NOR2의 출력을 래치부(520)에 전달한다. 신호 조합부(510)는 모든 선택 제어신호 SELD<0:3> 중 적어도 어느 하나 이상의 신호가 로직 하이 레벨인 경우 제어신호 CON가 활성화되어 NOR2의 출력을 래치부(520)에 전달할 수 있다. Inverter IV26 inverts the output of NORgate NOR2 in response to the control signal CON. That is, the inverter IV26 transfers the output of the NOR gate NOR2 to the latch unit 520 when the control signal CON is activated. The signal combination unit 510 may transmit the output of NOR2 to the latch unit 520 by activating the control signal CON when at least one of all selection control signals SELD<0:3> has a logic high level.

래치부(520)는 신호 조합부(510)의 출력을 일정 시간 래치하고 반전하여 출력신호 FSOUT를 출력한다. 이러한 래치부(520)는 래치 L7와, 인버터 IV29를 포함한다. 래치 L7는 인버터 IV27, IV28가 크로스 커플드 연결되어 신호 조합부(510)의 출력을 일정 시간 래치한다. 그리고, 인버터 IV29는 래치 L7의 출력을 반전하여 출력신호 FSOUT를 출력한다. The latch unit 520 latches the output of the signal combination unit 510 for a predetermined time and inverts it to output an output signal FSOUT. The latch unit 520 includes a latch L7 and an inverter IV29. The latch L7 latches the output of the signal combination unit 510 for a certain period of time when the inverters IV27 and IV28 are cross-coupled. Then, the inverter IV29 inverts the output of the latch L7 and outputs the output signal FSOUT.

또한, 제어신호 생성부(530)는 선택 제어신호 SELD<0:3>를 조합하여 제어신호 CON를 생성한다. 이러한 제어신호 생성부(530)는 복수의 노아게이트 NOR3, NOR4와, 낸드게이트 ND13를 포함한다. 노아게이트 NOR3는 선택 제어신호 SELD<0>와, 선택 제어신호 SELD<1>를 노아연산한다. 그리고, 노아게이트 NOR4는 선택 제어신호 SELD<2>와, 선택 제어신호 SELD<3>를 노아연산한다. 낸드게이트 ND13는 노아게이트 NOR3, NOR4의 출력을 낸드연산하여 제어신호 CON를 출력한다. In addition, the control signal generator 530 generates a control signal CON by combining the selection control signals SELD<0:3>. The control signal generator 530 includes a plurality of NOR gates NOR3 and NOR4 and a NAND gate ND13. The NOR gate NOR3 performs a NOR operation on the selection control signal SELD<0> and the selection control signal SELD<1>. Also, the NOR gate NOR4 performs a NOR operation on the selection control signal SELD<2> and the selection control signal SELD<3>. NAND gate ND13 performs NAND operation on the outputs of NOR gates NOR3 and NOR4 and outputs a control signal CON.

예를 들어, 제어신호 생성부(530)는 모든 선택 제어신호 SELD<0:3>가 로직 하이 레벨인 경우 제어신호 CON를 하이 레벨로 활성화시켜 출력한다. 그리고, 제어신호 생성부(530)는 모든 선택 제어신호 SELD<0:3>가 로직 로우 레벨인 경우 제어신호 CON를 로우 레벨로 비활성화시켜 출력한다. 즉, 제어신호 생성부(530)는 모든 선택 제어신호 SELD<0:3> 중 적어도 어느 하나 이상의 신호가 로직 하이 레벨인 경우 제어신호 CON를 하이 레벨로 활성화시켜 출력한다. For example, when all selection control signals SELD<0:3> are at a logic high level, the control signal generation unit 530 activates and outputs the control signal CON at a high level. The control signal generating unit 530 inactivates the control signal CON to a low level when all selection control signals SELD<0:3> are at a logic low level and outputs the inactivated control signal CON. That is, the control signal generator 530 activates and outputs the control signal CON to a high level when at least one of all selection control signals SELD<0:3> is at a logic high level.

이상에서와 같이, 퓨즈셋 정보 출력부(500)는 선택 제어신호 SELD<0:3>에 의해 비교신호 HIT<0:3> 중 원하는 퓨즈셋의 불량 정보를 출력신호 FSOUT로 출력할 수 있다. 즉, 복수의 선택 제어신호 SELD<0:1> 중 어느 하나가 로직 하이 레벨로 활성화되는 경우 비교신호 HIT<0:3> 중 선택된 하나의 비교신호에 대한 정보가 출력신호 FSOUT로 출력된다. 이에 따라, 본 발명의 실시예는 선택 제어신호 SELD<0:3>에 의해 비교신호 HIT<0:3>를 선택하여 각 퓨즈셋 별로 정보를 구분하여 출력할 수 있으므로, 불량이 발생한 퓨즈셋의 정보를 판단할 수 있다. As described above, the fuse set information output unit 500 may output defect information of a desired fuse set among the comparison signals HIT<0:3> to the output signal FSOUT by the selection control signal SELD<0:3>. That is, when any one of the plurality of selection control signals SELD<0:1> is activated to a logic high level, information on one selected comparison signal among the comparison signals HIT<0:3> is output as the output signal FSOUT. Accordingly, in the embodiment of the present invention, the comparison signal HIT<0:3> is selected by the selection control signal SELD<0:3>, and information can be classified and output for each fuse set. information can be judged.

도 5는 도 1의 퓨즈 회로(10)에 관한 동작 타이밍도이다. 도 5의 동작 타이밍도를 참고하여 퓨즈 회로(10)의 동작 과정에 대해 상세히 설명하기로 한다. 도 5의 동작 타이밍도에서는 설명의 편의를 위해 데이터 DATA<0:1>가 2 비트로 이루어진 것을 일 예로 설명하기로 한다. FIG. 5 is an operation timing diagram of the fuse circuit 10 of FIG. 1 . An operation process of the fuse circuit 10 will be described in detail with reference to the operation timing diagram of FIG. 5 . In the operation timing diagram of FIG. 5 , for convenience of description, data DATA<0:1> consisting of 2 bits will be described as an example.

복수의 선택신호 SEL<0:1>는 순차적으로 활성화된다. 즉, 선택신호 SEL<0>가 활성화된 이후에 일정시간이 지나면 선택신호 SEL<1>가 활성화된다. 이에 따라, 퓨즈 어레이(100)에서 출력된 데이터 DATA<0:1>는 퓨즈 어레이 저장부(200)의 퓨즈셋 FSET0, FSET1에 각각 순차적으로 저장된다. A plurality of selection signals SEL<0:1> are sequentially activated. That is, the selection signal SEL<1> is activated when a predetermined time elapses after the activation of the selection signal SEL<0>. Accordingly, data DATA<0:1> output from the fuse array 100 is sequentially stored in fuse sets FSET0 and FSET1 of the fuse array storage unit 200, respectively.

퓨즈셋 FSET0은 선택신호 SEL<0>의 활성화시 데이터 DATA<0:1>를 래치부 L0, L1에 의해 일정 시간 래치하여 퓨즈 어드레스 LAT0<0:1>를 출력한다. 여기서, 퓨즈셋 FSET0이 정상 상태인 경우 퓨즈 어드레스 LAT0<0:1>가 모두 동일한 로직 레벨로 출력된다. 반면에, 퓨즈셋 FSET0이 불량 상태인 경우 퓨즈 어드레스 LAT0<0:1> 중 적어도 어느 하나의 어드레스가 다른 로직 레벨로 출력된다.When the selection signal SEL<0> is activated, the fuse set FSET0 latches data DATA<0:1> for a certain period of time by the latch units L0 and L1 and outputs the fuse address LAT0<0:1>. Here, when the fuse set FSET0 is in a normal state, the fuse addresses LAT0<0:1> are all output at the same logic level. On the other hand, when the fuse set FSET0 is in a bad state, at least one of the fuse addresses LAT0<0:1> is output to a different logic level.

그러면, 비교기(300)의 어드레스 구동부(310, 320)는 퓨즈 어드레스 LAT0<0:1>의 활성화시 입력 어드레스 ADD<1:2>를 그대로 어드레스 ADD_COMP<1:2>로 출력한다. 여기서, 퓨즈셋 FSET0에 불량이 발생한 경우 어드레스 ADD_COMP<1:2>가 서로 다른 로직 레벨로 출력된다. Then, when the fuse address LAT0<0:1> is activated, the address drivers 310 and 320 of the comparator 300 output the input address ADD<1:2> as the address ADD_COMP<1:2>. Here, when a defect occurs in the fuse set FSET0, addresses ADD_COMP<1:2> are output at different logic levels.

어드레스 조합부(340)는 퓨즈셋 FSET0의 인에이블 상태를 나타내는 퓨즈 어드레스 LAT0<0>가 활성화된 상태에서, 어드레스 ADD_COMP<1:2>가 모두 활성화되면 비교신호 HIT<0>를 로직 하이 레벨로 출력한다. 즉, 어드레스 조합부(340)는 어드레스 ADD_COMP<1:2>가 모두 동일한 로직 레벨인 경우 비교신호 HIT<0>를 로직 하이 레벨로 출력하고, 어드레스 ADD_COMP<1:2>가 서로 다른 로직 레벨인 경우 비교신호 HIT<0>를 로직 로우 레벨로 출력한다. The address combination unit 340 sets the comparison signal HIT<0> to a logic high level when all of the addresses ADD_COMP<1:2> are activated while the fuse address LAT0<0> indicating the enable state of the fuse set FSET0 is activated. print out That is, the address combination unit 340 outputs the comparison signal HIT<0> as a logic high level when all of the addresses ADD_COMP<1:2> are at the same logic level, and the addresses ADD_COMP<1:2> are at different logic levels. In this case, the comparison signal HIT<0> is output at a logic low level.

예를 들어, 퓨즈셋 FSET0이 정상적으로 동작하는 경우 비교기(300)의 비교 결과인 비교신호 HIT<0>가 (A)와 같이 로직 하이 레벨로 출력된다. 반면에, 퓨즈셋 FSET0이 불량인 경우 비교신호 HIT<0>가 (B)와 같이 로직 로우 레벨로 출력된다. For example, when the fuse set FSET0 normally operates, the comparison signal HIT<0>, which is the comparison result of the comparator 300, is output at a logic high level as shown in (A). On the other hand, when the fuse set FSET0 is defective, the comparison signal HIT<0> is output at a logic low level as shown in (B).

이후에, 신호 조합부(510)는 선택 제어신호 SELD<0>와, 비교신호 HIT<0>를 조합하여 퓨즈셋 FSET0의 불량 상태를 나타내는 출력신호 FSOUT를 출력한다. 즉, 선택신호 SEL<0>가 활성화되고 지연기(400)에 설정된 지연시간이 지나면 선택 제어신호 SELD<0>가 활성화된다. 퓨즈셋 정보 출력부(500)는 선택 제어신호 SELD<0>의 활성화 시점에서 비교신호 HIT<0>의 로직 레벨을 검출하여 출력신호 FSOUT로 출력한다. 여기서, 선택 제어신호 SELD<0>는 퓨즈셋 FSET0의 불량 상태를 판별하기 위한 선택신호이다. Thereafter, the signal combination unit 510 combines the selection control signal SELD<0> and the comparison signal HIT<0> to output an output signal FSOUT indicating a defective state of the fuse set FSET0. That is, when the selection signal SEL<0> is activated and the delay time set in the delay device 400 passes, the selection control signal SELD<0> is activated. The fuse set information output unit 500 detects the logic level of the comparison signal HIT<0> at the activation time of the selection control signal SELD<0> and outputs it as an output signal FSOUT. Here, the selection control signal SELD<0> is a selection signal for determining a defective state of the fuse set FSET0.

복수의 선택 제어신호 SELD<0:1>는 순차적으로 활성화된다. 즉, 선택 제어신호 SELD<0>가 활성화된 이후에 일정시간이 지나면 선택 제어신호 SELD<1>가 활성화된다. 이에 따라, 선택 제어신호 SELD<0>가 활성화되는 시점에서는 퓨즈셋 FSET0에 대한 비교신호 HIT<1>를 검출하고, 선택 제어신호 SELD<1>가 활성화되는 시점에서는 퓨즈셋 FSET1에 대한 비교신호 HIT<1>를 검출한다.A plurality of selection control signals SELD<0:1> are sequentially activated. That is, the selection control signal SELD<1> is activated when a predetermined time elapses after the activation of the selection control signal SELD<0>. Accordingly, at the time when the selection control signal SELD<0> is activated, the comparison signal HIT<1> for fuse set FSET0 is detected, and at the time when the selection control signal SELD<1> is activated, the comparison signal HIT for fuse set FSET1 is detected. <1> is detected.

예를 들어, 비교신호 HIT<0>가 (A)와 같이 로직 하이 레벨로 출력되는 경우 출력신호 FSOUT가 (C)와 같이 로직 하이 레벨로 출력되어 퓨즈셋 FSET0이 정상 상태인 것을 판별할 수 있다. 반면에, 비교신호 HIT<0>가 (B)와 같이 로직 로우 레벨로 출력되는 경우 출력신호 FSOUT가 (D)와 같이 로직 로우 레벨로 출력되어 퓨즈셋 FSET0이 불량 상태인 것을 판별할 수 있다.For example, when the comparison signal HIT<0> is output at a logic high level as in (A), the output signal FSOUT is output at a logic high level as in (C), so it can be determined that the fuse set FSET0 is in a normal state. . On the other hand, when the comparison signal HIT<0> is output at a logic low level as in (B), the output signal FSOUT is output at a logic low level as in (D), so it can be determined that the fuse set FSET0 is in a defective state.

마찬가지로, 신호 조합부(510)는 선택 제어신호 SELD<1>와, 비교신호 HIT<1>를 조합하여 퓨즈셋 FSET1의 불량 상태를 나타내는 출력신호 FSOUT를 출력한다. 즉, 선택신호 SEL<1>가 활성화되고 지연기(400)에 설정된 지연시간이 지나면 선택 제어신호 SELD<1>가 활성화된다. Similarly, the signal combination unit 510 combines the selection control signal SELD<1> and the comparison signal HIT<1> to output an output signal FSOUT indicating a defective state of the fuse set FSET1. That is, when the selection signal SEL<1> is activated and the delay time set in the delay device 400 passes, the selection control signal SELD<1> is activated.

퓨즈셋 정보 출력부(500)는 선택 제어신호 SELD<1>의 활성화 시점에서 비교신호 HIT<1>의 로직 레벨을 검출하여 출력신호 FSOUT로 출력한다. 여기서, 선택 제어신호 SELD<1>는 퓨즈셋 FSET1의 불량 상태를 판별하기 위한 선택신호이다.The fuse set information output unit 500 detects the logic level of the comparison signal HIT<1> at the activation time of the selection control signal SELD<1> and outputs it as an output signal FSOUT. Here, the selection control signal SELD<1> is a selection signal for determining a defective state of the fuse set FSET1.

예를 들어, 비교신호 HIT<1>가 (A)와 같이 로직 하이 레벨로 출력되는 경우 출력신호 FSOUT가 (E)와 같이 로직 하이 레벨로 출력되어 퓨즈셋 FSET1이 정상 상태인 것을 판별할 수 있다. 반면에, 비교신호 HIT<1>가 (B)와 같이 로직 로우 레벨로 출력되는 경우 출력신호 FSOUT가 (F)와 같이 로직 로우 레벨로 출력되어 퓨즈셋 FSET1이 불량 상태인 것을 판별할 수 있다.For example, when the comparison signal HIT<1> is output at a logic high level as in (A), the output signal FSOUT is output at a logic high level as in (E), so it can be determined that the fuse set FSET1 is in a normal state. . On the other hand, when the comparison signal HIT<1> is output at a logic low level as in (B), the output signal FSOUT is output at a logic low level as in (F), so it can be determined that the fuse set FSET1 is in a defective state.

본 발명의 실시예서 모든 퓨즈셋 FSET0, FSET1에 데이터 "1"을 라이트하고, 어드레스 ADD_COMP<1:2>의 로직 레벨이 모두 "1"인 경우를 가정한다. 그리고, 퓨즈셋 FSET0, FSET1의 데이터를 모두 리드하여 출력신호 FSOUT로 출력한다. 만약, 출력신호 FSOUT가 로직 하이 레벨로 출력된 경우 해당 퓨즈셋이 정상이라는 것을 알 수 있고, 출력신호 FSOUT가 로직 로우 레벨로 출력된 경우 해당 퓨즈셋의 특정 비트에 해당하는 퓨즈가 불량인 것을 확인할 수 있다. In the embodiment of the present invention, it is assumed that data “1” is written to all fuse sets FSET0 and FSET1, and all logic levels of addresses ADD_COMP<1:2> are “1”. Then, all data of the fuse sets FSET0 and FSET1 are read and output as the output signal FSOUT. If the output signal FSOUT is output at a logic high level, it can be seen that the corresponding fuse set is normal. If the output signal FSOUT is output at a logic low level, it can be confirmed that the fuse corresponding to a specific bit of the corresponding fuse set is defective can

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다. Those skilled in the art to which the present invention pertains should understand that the embodiments described above are illustrative in all respects and not limiting, since the present invention can be embodied in other specific forms without changing the technical spirit or essential characteristics thereof. only do The scope of the present invention is indicated by the claims to be described later rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and equivalent concepts should be construed as being included in the scope of the present invention. .

Claims (20)

복수의 선택신호에 대응하여 패일 어드레스 정보를 포함하는 복수의 데이터를 복수의 퓨즈셋에 각각 저장하고, 복수의 퓨즈 어드레스를 출력하는 퓨즈 어드레스 저장부;
상기 복수의 퓨즈 어드레스와 복수의 입력 어드레스를 비교하여 복수의 비교신호를 출력하는 비교기; 및
상기 복수의 선택신호를 지연한 복수의 선택 제어신호에 대응하여 상기 복수의 비교신호의 로직 레벨을 검출하고 상기 복수의 퓨즈셋의 불량 상태를 나타내는 출력신호를 출력하는 퓨즈셋 정보 출력부를 포함하는 퓨즈 회로. a fuse address storage unit configured to store a plurality of data including fail address information in a plurality of fuse sets in response to a plurality of selection signals and to output a plurality of fuse addresses;
a comparator which compares the plurality of fuse addresses with the plurality of input addresses and outputs a plurality of comparison signals; and
A fuse including a fuse set information output unit detecting logic levels of the plurality of comparison signals in response to a plurality of selection control signals obtained by delaying the plurality of selection signals and outputting an output signal indicating a defective state of the plurality of fuse sets. Circuit. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 2 was abandoned when the registration fee was paid.◈ 제 1항에 있어서,
상기 패일 어드레스 정보를 저장하고, 상기 복수의 선택신호와 상기 복수의 데이터를 출력하는 퓨즈 어레이를 더 포함하는 퓨즈 회로. According to claim 1,
and a fuse array configured to store the fail address information and output the plurality of selection signals and the plurality of data. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 3 was abandoned when the registration fee was paid.◈ 제 2항에 있어서, 상기 퓨즈 어레이는
상기 출력신호에 대응하여 상기 복수의 데이터 중 특정 데이터 비트의 로직 레벨을 변경하는 퓨즈 회로. 3. The method of claim 2, wherein the fuse array
A fuse circuit for changing a logic level of a specific data bit among the plurality of data in response to the output signal. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 4 was abandoned when the registration fee was paid.◈ 제 2항에 있어서, 상기 퓨즈 어레이는
상기 복수의 데이터 중 인에이블 비트 정보와 관련된 특정 데이터를 특정 로직 레벨로 고정시키는 퓨즈 회로. 3. The method of claim 2, wherein the fuse array
A fuse circuit for fixing specific data related to enable bit information among the plurality of data to a specific logic level. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 5 was abandoned when the registration fee was paid.◈ 제 1항에 있어서, 상기 복수의 퓨즈셋 각각은
상기 복수의 선택신호의 활성화시 상기 복수의 데이터를 반전 구동하는 복수의 반전 구동부; 및
상기 복수의 반전 구동부로부터 인가되는 데이터를 래치하고 상기 복수의 퓨즈 어드레스를 출력하는 복수의 래치를 포함하는 퓨즈 회로. The method of claim 1, wherein each of the plurality of fuse sets
a plurality of inversion drivers for inverting and driving the plurality of data when the plurality of selection signals are activated; and
A fuse circuit comprising a plurality of latches that latch data applied from the plurality of inversion drivers and output the plurality of fuse addresses. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 6 was abandoned when the registration fee was paid.◈ 제 5항에 있어서,
상기 복수의 퓨즈 어드레스 중 어느 하나의 퓨즈 어드레스는 인에이블 퓨즈 정보를 포함하는 퓨즈 회로. According to claim 5,
One fuse address among the plurality of fuse addresses includes enable fuse information. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 7 was abandoned when the registration fee was paid.◈ 제 1항에 있어서,
상기 복수의 퓨즈셋에 저장되는 복수의 데이터는 동일한 로직 레벨인 퓨즈 회로. According to claim 1,
A plurality of data stored in the plurality of fuse sets have the same logic level. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 8 was abandoned when the registration fee was paid.◈ 제 1항에 있어서,
상기 복수의 선택신호와, 상기 복수의 선택 제어신호는 순차적으로 활성화되는 퓨즈 회로. According to claim 1,
The plurality of selection signals and the plurality of selection control signals are sequentially activated. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 9 was abandoned when the registration fee was paid.◈ 제 1항에 있어서, 상기 비교기는
상기 복수의 퓨즈 어드레스와 상기 복수의 입력 어드레스가 일치하면 상기 복수의 비교신호를 제 1로직 레벨로 출력하고, 다르면 상기 복수의 비교신호를 제 2로직 레벨로 출력하는 퓨즈 회로. The method of claim 1, wherein the comparator
The fuse circuit outputs the plurality of comparison signals at a first logic level when the plurality of fuse addresses match the plurality of input addresses, and outputs the plurality of comparison signals at a second logic level when they differ. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 10 was abandoned when the registration fee was paid.◈ 제 1항에 있어서, 상기 비교기는
상기 복수의 퓨즈 어드레스에 대응하여 상기 복수의 입력 어드레스를 구동하여 복수의 어드레스를 출력하는 복수의 어드레스 구동부; 및
상기 복수의 퓨즈 어드레스 중 어느 하나의 특정 퓨즈 어드레스와, 복수의 어드레스를 조합하여 상기 복수의 비교신호를 출력하는 어드레스 조합부를 포함하는 퓨즈 회로. The method of claim 1, wherein the comparator
a plurality of address drivers configured to output a plurality of addresses by driving the plurality of input addresses corresponding to the plurality of fuse addresses; and
and an address combination unit configured to combine a plurality of addresses with one specific fuse address among the plurality of fuse addresses and output the plurality of comparison signals. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 11 was abandoned when the registration fee was paid.◈ 제 10항에 있어서, 상기 복수의 어드레스 구동부는
상기 복수의 퓨즈 어드레스가 제 1로직 레벨인 경우 상기 복수의 입력 어드레스를 복수의 어드레스로 출력하고,
상기 복수의 퓨즈 어드레스가 제 2로직 레벨인 경우 상기 복수의 입력 어드레스를 반전하여 상기 복수의 어드레스로 출력하는 퓨즈 회로. 11. The method of claim 10, wherein the plurality of address drivers
outputting the plurality of input addresses as a plurality of addresses when the plurality of fuse addresses are at a first logic level;
A fuse circuit configured to invert the plurality of input addresses and output them as the plurality of addresses when the plurality of fuse addresses are at a second logic level. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 12 was abandoned when the registration fee was paid.◈ 제 10항에 있어서, 상기 어드레스 조합부는
상기 특정 퓨즈 어드레스와, 상기 복수의 어드레스가 모두 동일한 로직 레벨인 경우 상기 복수의 비교신호가 활성화되는 퓨즈 회로. 11. The method of claim 10, wherein the address combination unit
A fuse circuit in which the plurality of comparison signals are activated when the specific fuse address and the plurality of addresses have the same logic level. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 13 was abandoned when the registration fee was paid.◈ 제 1항에 있어서, 상기 퓨즈셋 정보 출력부는
상기 복수의 선택 제어신호와 상기 복수의 비교신호를 조합하는 신호 조합부; 및
상기 신호 조합부의 출력을 저장하고 상기 출력신호를 출력하는 래치부를 포함하는 퓨즈 회로. The method of claim 1, wherein the fuse set information output unit
a signal combination unit combining the plurality of selection control signals and the plurality of comparison signals; and
and a latch unit configured to store an output of the signal combination unit and output the output signal. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 14 was abandoned when the registration fee was paid.◈ 제 13항에 있어서, 상기 퓨즈셋 정보 출력부는
제어신호의 활성화시 상기 신호 조합부의 출력을 상기 래치부에 전달하는 퓨즈 회로. 14. The method of claim 13, wherein the fuse set information output unit
A fuse circuit transferring an output of the signal combination unit to the latch unit when a control signal is activated. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 15 was abandoned when the registration fee was paid.◈ 제 14항에 있어서, 상기 퓨즈셋 정보 출력부는
상기 제어신호를 생성하는 제어신호 생성부를 더 포함하는 퓨즈 회로. 15. The method of claim 14, wherein the fuse set information output unit
A fuse circuit further comprising a control signal generator configured to generate the control signal. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 16 was abandoned when the registration fee was paid.◈ 제 15항에 있어서, 상기 제어신호 생성부는
상기 복수의 선택 제어신호 중 적어도 어느 하나 이상의 신호가 활성화된 경우 상기 제어신호를 활성화시켜 출력하는 퓨즈 회로. The method of claim 15, wherein the control signal generator
A fuse circuit for activating and outputting the control signal when at least one of the plurality of selection control signals is activated. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 17 was abandoned when the registration fee was paid.◈ 제 1항에 있어서, 상기 퓨즈셋 정보 출력부는
상기 복수의 선택 제어신호 중 어느 하나가 로직 하이 레벨로 활성화되는 시점에서 상기 복수의 비교신호 중 선택된 하나의 비교신호에 대한 정보가 상기 출력신호로 출력되는 퓨즈 회로. The method of claim 1, wherein the fuse set information output unit
When one of the plurality of selection control signals is activated to a logic high level, information on a selected comparison signal among the plurality of comparison signals is output as the output signal. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 18 was abandoned when the registration fee was paid.◈ 제 1항에 있어서,
상기 복수의 선택신호를 일정 시간 지연하여 상기 복수의 선택 제어신호를 출력하는 지연기를 더 포함하는 퓨즈 회로. According to claim 1,
and a delay unit configured to output the plurality of selection control signals by delaying the plurality of selection signals for a predetermined time. 복수의 퓨즈 어드레스와 복수의 입력 어드레스를 비교하여 복수의 비교신호를 출력하고, 복수의 선택 제어신호에 대응하여 상기 복수의 비교신호의 로직 레벨을 검출하고 상기 복수의 퓨즈셋의 불량 상태를 나타내는 출력신호를 출력하는 퓨즈 회로; 및
상기 비교신호에 대응하여 셀 어레이의 워드라인 및 리던던시 워드라인을 제어하는 어드레스 처리부를 포함하고,
상기 퓨즈 회로는
상기 복수의 선택 제어신호 중 어느 하나가 로직 하이 레벨로 활성화되는 시점에서 상기 복수의 비교신호 중 선택된 하나의 비교신호에 대한 정보가 상기 출력신호로 출력되어 선택된 퓨즈셋의 불량 상태를 판단하는 반도체 장치. It compares a plurality of fuse addresses with a plurality of input addresses to output a plurality of comparison signals, detects logic levels of the plurality of comparison signals in response to a plurality of selection control signals, and outputs indicating defective states of the plurality of fuse sets. a fuse circuit that outputs a signal; and
an address processing unit controlling a word line and a redundancy word line of a cell array in response to the comparison signal;
The fuse circuit is
When one of the plurality of selection control signals is activated to a logic high level, information on one comparison signal selected from among the plurality of comparison signals is output as the output signal to determine a defective state of the selected fuse set. . 삭제delete
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