KR100649831B1 - Global i/o bus control circuit of semiconductor memory device - Google Patents

Global i/o bus control circuit of semiconductor memory device Download PDF

Info

Publication number
KR100649831B1
KR100649831B1 KR1020050108479A KR20050108479A KR100649831B1 KR 100649831 B1 KR100649831 B1 KR 100649831B1 KR 1020050108479 A KR1020050108479 A KR 1020050108479A KR 20050108479 A KR20050108479 A KR 20050108479A KR 100649831 B1 KR100649831 B1 KR 100649831B1
Authority
KR
South Korea
Prior art keywords
output
input
global
inverter
bus
Prior art date
Application number
KR1020050108479A
Other languages
Korean (ko)
Inventor
김택승
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050108479A priority Critical patent/KR100649831B1/en
Application granted granted Critical
Publication of KR100649831B1 publication Critical patent/KR100649831B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Dram (AREA)

Abstract

A global input/output bus control circuit of a semiconductor memory device is provided to reduce coupling noise among global input/output lines by adjacently arranging the global input/output lines not enabled simultaneously. A number of input/output sense amplifiers(511,513,611,613) sense and amplify data loaded on a number of local input/output buses and then output numerous output data. A first control part(530,630) outputs a lower/upper global input/output bus enable signal, which is selectively enabled according to the state of an input/output configuration signal and an address signal, by receiving a global input/output bus enable signal, the input/output configuration signal and the address signal. A number of driving parts(520,540,620,640) receive the numerous output data and output equal data to a number of global input/output buses, in the minimum input/output configuration by the lower/upper global input/output bus enable signal. An output unit selectively outputs the data loaded on the global input/output buses by the input/output configuration signal and a first enable signal.

Description

반도체 메모리 장치의 글로벌 입출력 버스 제어회로{GLOBAL I/O BUS CONTROL CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}GLOBAL I / O BUS CONTROL CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE

도 1은 종래기술에 따른 반도체 메모리 장치의 글로벌 입출력 버스 제어회로의 구성을 도시한 블럭 다이어그램.1 is a block diagram showing the configuration of a global input / output bus control circuit of a semiconductor memory device according to the prior art.

도 2는 도 1에 도시된 구동부의 상세 회로도.FIG. 2 is a detailed circuit diagram of the driving unit shown in FIG. 1. FIG.

도 3 및 도 4는 도 1에 도시된 멀티플렉서부의 상세 회로도.3 and 4 are detailed circuit diagrams of the multiplexer unit shown in FIG.

도 5는 도 1에 도시된 제어부의 상세 회로도.FIG. 5 is a detailed circuit diagram of the control unit shown in FIG. 1. FIG.

도 6은 본 발명에 따른 반도체 메모리 장치의 글로벌 입출력 버스 제어회로의 구성을 도시한 블럭 다이어그램.6 is a block diagram showing the configuration of a global input / output bus control circuit of a semiconductor memory device according to the present invention;

도 7은 본 발명에 따른 반도체 메모리 장치의 글로벌 입출력 버스 제어회로의 글로벌 입출력 버스(GIO) 배치도.7 is a layout view of a global input / output bus (GIO) of the global input / output bus control circuit of the semiconductor memory device according to the present invention.

도 8은 도 6에 도시된 구동부의 상세 회로도.FIG. 8 is a detailed circuit diagram of the driving unit shown in FIG. 6. FIG.

도 9 및 도 10은 도 6에 도시된 제어부의 상세 회로도.9 and 10 are detailed circuit diagrams of the control unit shown in FIG. 6;

본 발명은 반도체 메모리 장치의 글로벌 입출력 버스 제어회로에 관한 것으 로, 특히 반도체 메모리 소자의 글로벌 입출력 버스(GIO)의 버스 라인 배치에 관한 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a global input / output bus control circuit of a semiconductor memory device, and more particularly to a bus line arrangement of a global input / output bus (GIO) of a semiconductor memory device.

글로벌 입출력 버스의 개수는 내부 프리패치(prefetch) 구조에 따라 결정된다. 만약 SDRAM의 경우 X16구조에서 16개의 입출력 버스가 필요하다면, DDR1은 2비트 프리패치구조를 가지므로 32개의 입출력 버스가 필요하며, DDR2는 4비트 프리패치 구조를 가지므로 64개의 입출력 버스가 필요하고, DDR3는 8비트 프리패치 구조를 가지므로 128개의 입출력 버스가 필요하다.The number of global I / O buses is determined by the internal prefetch structure. If SDRAM requires 16 I / O buses in the X16 architecture, DDR1 has a 2-bit prefetch structure, so 32 I / O buses are required, and DDR2 has a 4-bit prefetch structure, which requires 64 I / O buses. DDR3 has an 8-bit prefetch structure, requiring 128 I / O buses.

한편, 반도체 메모리 칩의 사이즈가 작아짐에 따라 글로벌 입출력 버스(GIO) 사이의 간격이 줄게 되고, 따라서 인접한 각 글로벌 입출력 버스의 신호가 커플링(coupling)에 의한 노이즈(noise)의 영향을 받게 되고, 심할 경우에는 데이터 오류가 발생할 수 있다.On the other hand, as the size of the semiconductor memory chip decreases, the distance between the global input / output buses (GIO) decreases, and thus, signals of adjacent global input / output buses are affected by noise due to coupling. In extreme cases, data errors can occur.

이를 해결하기 위한 방법으로, 인접한 글로벌 입출력 버스 GIO 사이의 공간을 넓히거나 또는 글로벌 입출력 버스 GIO 사이에 쉴드 라인(shield line)을 배치한다. 그러나, 이는 배선 공간 및 칩 면적의 증가를 유발하므로 최적화할 필요가 있다. In order to solve this problem, a space between adjacent global I / O buses GIO is widened or a shield line is disposed between global I / O buses GIO. However, this causes an increase in wiring space and chip area and therefore needs to be optimized.

도 1은 종래기술에 따른 반도체 메모리 장치의 글로벌 입출력 버스 제어회로의 구성을 도시한 블럭 다이어그램이다.1 is a block diagram showing the configuration of a global input / output bus control circuit of a semiconductor memory device according to the prior art.

종래의 글로벌 입출력 버스 제어회로는 로컬 입출력 버스 LIO<0:15>에 실린 데이터 각각을 대응되는 데이터 입/출력핀 DQ<0:15>으로 출력하는 다수개의 글로벌 입출력 버스 제어부(100∼400)를 포함한다.The conventional global I / O bus control circuit includes a plurality of global I / O bus controllers 100 to 400 for outputting each data contained in the local I / O bus LIO <0:15> to the corresponding data input / output pins DQ <0:15>. Include.

글로벌 입출력 버스 제어부(100)∼글로벌 입출력 버스 제어부(400)는 입출력 센스앰프(10), 구동부(20), 멀티플렉서부(30, 40), 제어부(50) 및 출력버퍼(60)를 각각 포함한다.The global I / O bus controller 100 to the global I / O bus controller 400 include an input / output sense amplifier 10, a driver 20, a multiplexer unit 30 and 40, a controller 50, and an output buffer 60, respectively. .

여기서, 글로벌 입출력 버스 제어부(300)~글로벌 입출력 버스 제어부(400)는 X8 입/출력 구성인 경우 동작이 오프(off)되고, X16 입/출력 구성인 경우에만 온(on) 된다. Here, the global input / output bus controller 300 to the global input / output bus controller 400 may be turned off in the case of the X8 input / output configuration, and only turned on in the case of the X16 input / output configuration.

입출력 센스앰프(10)는 로컬 입출력 버스 LIO<0:15>에 실린 데이터를 센싱 및 증폭하여 출력 데이터 LAQ<0:15>를 출력한다.The input / output sense amplifier 10 senses and amplifies data carried on the local input / output bus LIO <0:15> and outputs output data LAQ <0:15>.

그리고, 구동부(20)는 출력 데이터 LAQ<0:15>를 인가받아 구동하여 글로벌 입출력 버스 GIO<0:15>로 출력한다.The driver 20 receives and outputs output data LAQ <0:15> and outputs the result to the global input / output bus GIO <0:15>.

그리고, 멀티플렉서부(30)는 글로벌 입출력 버스에 실린 데이터 GIO<0:7> 및 글로벌 입출력 버스에 실린 데이터 GIO<0:15>를 인가받아 제어부(50)에 의해 선택적으로 출력한다.The multiplexer unit 30 receives data GIO <0: 7> loaded on the global input / output bus and data GIO <0:15> loaded on the global input / output bus, and selectively outputs the data to the control unit 50.

그리고, 멀티플렉서부(40)는 글로벌 입출력 버스에 실린 데이터 GIO<8:15>를 인가받아 입/출력 구성신호 X16에 의해 선택적으로 출력한다.The multiplexer section 40 receives data GIO <8:15> loaded on the global I / O bus and selectively outputs the data by the input / output configuration signal X16.

제어부(50)는 인에이블 신호 EN에 의해 인에이블되어, 외부로부터 입력된 입/출력 구성신호 X8 및 해당 어드레스 신호 ADDX8에 따라 멀티플렉서부(30)의 구동을 제어한다.The control unit 50 is enabled by the enable signal EN, and controls the driving of the multiplexer unit 30 according to the input / output configuration signal X8 and the address signal ADDX8 input from the outside.

여기서, 어드레스 신호 ADDX8는 하위 글로벌 입출력 버스에 실린 데이터 GIO<0:7>와 상위 글로벌 입출력 버스에 실린 데이터 GIO<8:15>를 구분하기 위한 신 호이다. Here, the address signal ADDX8 is a signal for distinguishing the data GIO <0: 7> on the lower global I / O bus and the data GIO <8:15> on the upper global I / O bus.

출력버퍼(60)는 멀티플렉서부(30, 40)로부터 출력된 데이타를 인가받아 각각 버퍼링하여 데이터 입/출력핀 DQ<0:15>으로 출력한다.The output buffer 60 receives the data output from the multiplexer unit 30 and 40 and buffers the data to output the data input / output pins DQ <0:15>.

도 2는 도 1에 도시된 구동부(20)의 상세 회로도이다.FIG. 2 is a detailed circuit diagram of the driving unit 20 shown in FIG. 1.

구동부(20)는 인버터 IV1∼IV4, 레벨 유지부(21, 23) 및 레벨 설정부(25)를 포함한다.The drive unit 20 includes inverters IV1 to IV4, level holding units 21 and 23, and a level setting unit 25.

인버터 IV1는 GIO 인에이블 신호 GIOEN을 인가받아 반전하여 출력하고, 인버터 IV2는 인버터의 출력을 인가받아 반전하여 출력한다.Inverter IV1 receives the GIO enable signal GIOEN and inverts the output, and inverter IV2 receives the inverter output and inverts the output.

그리고, 인버터 IV3, IV4는 각각 인버터 IV1, IV2의 출력에 제어되어 출력 데이터 LAQ<0:15>를 반전하여 출력한다. The inverters IV3 and IV4 are controlled by the outputs of the inverters IV1 and IV2, respectively, and invert the output data LAQ <0:15>.

그리고, 레벨 유지부(21)는 PMOS 트랜지스터 P1를 포함하여, 글로벌 입출력 버스 인에이블 신호 GIOEN에 따라 선택적으로 턴 온되어 인버터 IV3의 출력을 전원전압 VDD 레벨로 유지시키고, 레벨 유지부(23)는 NMOS 트랜지스터 N2를 포함하여, 인버터 IV1의 출력에 따라 선택적으로 턴 온되어 인버터 IV4의 출력을 접지전압 VSS레벨로 유지시킨다.The level holding unit 21 includes a PMOS transistor P1 and is selectively turned on according to the global input / output bus enable signal GIOEN to maintain the output of the inverter IV3 at the power supply voltage VDD level. Including the NMOS transistor N2, it is selectively turned on in accordance with the output of the inverter IV1 to maintain the output of the inverter IV4 at the ground voltage VSS level.

그리고, 레벨 설정부(25)는 전원전압 VDD과 접지전압 VSS 사이에 직렬 연결된 PMOS 트랜지스터 P2와 NMOS 트랜지스터 N1를 포함하여, PMOS 트랜지스터 P2는 인버터 IV3의 출력에 따라 선택적으로 턴 온되어 글로벌 입출력 버스에 실린 데이터 GIO<0:15> 각각을 전원전압 VDD 레벨로 풀업 시키고, NMOS 트랜지스터 N1는 인버터 IV4의 출력에 따라 선택적으로 턴온되어 글로벌 입출력 버스에 실린 데이터 GIO<0:15> 각각을 접지전압 VSS 레벨로 풀다운시킨다.In addition, the level setting unit 25 includes a PMOS transistor P2 and an NMOS transistor N1 connected in series between the power supply voltage VDD and the ground voltage VSS, and the PMOS transistor P2 is selectively turned on in accordance with the output of the inverter IV3 to the global input / output bus. Each of the data GIO <0:15> is pulled up to the power supply voltage VDD level, and the NMOS transistor N1 is selectively turned on according to the output of the inverter IV4, and each of the data GIO <0:15> loaded on the global input / output bus is grounded to the VSS level. Pull down

이러한 구성을 갖는 구동부(20)는 글로벌 입출력 버스 인에이블 신호 GIOEN가 하이로 인에이블 되면, 인버터 IV3, IV4가 활성화된다. 이때, 출력 데이터 LAQ<0:15>가 하이이면, PMOS 트랜지스터 P2가 턴 온되어 글로벌 입출력 버스에 실린 데이터 GIO<0:15>를 전원전압 VDD 레벨로 풀업 시킨다. 그리고, 출력 데이터 LAQ<0:15>가 로우이면, NMOS 트랜지스터 N1가 턴 온 되어 글로벌 입출력 버스에 실린 데이터 GIO<0:15>를 접지전압 VSS 레벨로 풀다운시킨다.In the driving unit 20 having such a configuration, when the global input / output bus enable signal GIOEN is enabled high, the inverters IV3 and IV4 are activated. At this time, if the output data LAQ <0:15> is high, the PMOS transistor P2 is turned on to pull up the data GIO <0:15> loaded on the global input / output bus to the power supply voltage VDD level. When the output data LAQ <0:15> is low, the NMOS transistor N1 is turned on to pull down the data GIO <0:15> on the global input / output bus to the ground voltage VSS level.

그리고, 글로벌 입출력 버스 인에이블 신호 GIOEN가 로우로 디스에이블 되면, PMOS 트랜지스터 P1와 NMOS 트랜지스터 N2가 턴 온되어 인버터 IV3의 출력을 전원전압 VDD 레벨로 유지시키고, 인버터 IV4의 출력을 접지전압 VSS레벨로 유지시킨다.When the global input / output bus enable signal GIOEN is low, the PMOS transistor P1 and the NMOS transistor N2 are turned on to maintain the output of the inverter IV3 at the power supply voltage VDD level, and the output of the inverter IV4 to the ground voltage VSS level. Keep it.

도 3은 도 1에 도시된 멀티플렉서부(30)의 상세 회로도이다.FIG. 3 is a detailed circuit diagram of the multiplexer unit 30 shown in FIG. 1.

멀티플렉서부(30)는 인버터 IV5∼IV8 및 래치부(31)를 포함한다.The multiplexer section 30 includes inverters IV5 to IV8 and a latch section 31.

인버터 IV5는 인에이블 신호 EN80을 반전하여 출력하고, 인버터 IV6는 인에이블 신호 EN81를 반전하여 출력한다.The inverter IV5 inverts the enable signal EN80 and outputs the inverter IV6 inverts the enable signal EN81.

그리고, 인버터 IV7는 인에이블 신호 EN80와 인버터 IV5의 출력에 제어되어 글로벌 입출력 버스에 실린 데이터 GIO<0:7>를 반전하여 출력하고, 인버터 IV8은 인에이블 신호 EN81와 인버터 IV6의 출력에 제어되어 글로벌 입출력 버스에 실린 데이터 GIO<8:15>를 반전하여 출력한다.Inverter IV7 is controlled at the output of enable signal EN80 and inverter IV5 to invert and output data GIO <0: 7> on the global I / O bus, and inverter IV8 is controlled at the output of enable signal EN81 and inverter IV6. Inverts and outputs the data GIO <8:15> on the global I / O bus.

이때, 인에이블 신호 EN80는 멀티플렉서부(30)가 글로벌 입출력 버스에 실린 데이터 GIO<0:7>를 출력하도록 제어하는 신호이다. 그리고, 인에이블 신호 EN81는 멀티플렉서부(30)가 글로벌 입출력 버스에 실린 데이터 GIO<8:15>를 출력하도록 제어하는 신호이다.At this time, the enable signal EN80 is a signal for controlling the multiplexer unit 30 to output data GIO <0: 7> loaded on the global input / output bus. The enable signal EN81 is a signal for controlling the multiplexer unit 30 to output data GIO <8:15> loaded on the global input / output bus.

그리고, 래치부(31)는 인버터 IV9, IV10를 포함하여 인버터 IV7와 인버터 IV8의 출력을 인가받아 래치하여 출력 데이터 MUXQ<0:7>를 출력한다.The latch unit 31 receives the outputs of the inverters IV7 and IV8 including the inverters IV9 and IV10 and latches them to output the output data MUXQ <0: 7>.

이러한 구성을 갖는 멀티플렉서부(30)는 인에이블 신호 EN80가 하이로 인에이블되면, 인버터 IV7가 활성화되어 글로벌 입출력 버스에 실린 데이터 GIO<0:7>를 반전하여 출력한다. 그리고, 래치부(31)가 인버터 IV7의 출력을 인가받아 래치하여 출력 데이터 MUXQ<0:7>를 출력한다.When the enable signal EN80 is enabled high, the multiplexer unit 30 having such a configuration inverts and outputs the data GIO <0: 7> loaded on the global input / output bus when the inverter IV7 is activated. The latch unit 31 receives the output of the inverter IV7 and latches it to output the output data MUXQ <0: 7>.

반면, 인에이블 신호 EN81가 하이로 인에이블되면, 인버터 IV8가 활성화되어 글로벌 입출력 버스에 실린 데이터 GIO<8:15>를 반전하여 출력한다. 그리고, 래치부(31)가 인버터 IV8의 출력을 인가받아 래치하여 출력 데이터 MUXQ<0:7>를 출력한다.On the other hand, when the enable signal EN81 is enabled high, the inverter IV8 is activated to invert and output the data GIO <8:15> on the global I / O bus. The latch unit 31 receives the output of the inverter IV8 and latches it to output the output data MUXQ <0: 7>.

도 4는 도 1에 도시된 멀티플렉서부(40)의 상세 회로도이다.4 is a detailed circuit diagram of the multiplexer unit 40 shown in FIG. 1.

멀티플렉서부(40)는 낸드 게이트 ND1, 인버터 IV11, IV12 및 래치부(41)를 포함한다.The multiplexer portion 40 includes a NAND gate ND1, inverters IV11, IV12, and a latch portion 41.

낸드 게이트 ND1은 인에이블 신호 EN와 입/출력 구성신호 X16을 인가받아 낸드 연산하여 출력하고, 인버터 IV11는 낸드 게이트 ND1의 출력을 인가받아 반전하여 출력한다. The NAND gate ND1 receives the enable signal EN and the input / output configuration signal X16 to perform NAND operation, and the inverter IV11 receives the output of the NAND gate ND1 and inverts the output.

이때, 입/출력 구성신호 X16는 X16 입/출력 구성인 경우 하이로 활성화되는 신호이다.At this time, the input / output configuration signal X16 is a signal that is activated high in the case of the X16 input / output configuration.

그리고, 인버터 IV12는 낸드 게이트 ND1와 인버터 IV11의 출력에 제어되어 글로벌 입출력 버스에 실린 데이터 GIO<8:15>를 반전하여 출력한다.The inverter IV12 is controlled by the outputs of the NAND gates ND1 and the inverter IV11 to invert and output the data GIO <8:15> loaded on the global input / output bus.

그리고, 래치부(41)는 인버터 IV13, IV14를 포함하여, 인버터 IV12의 출력을 인가받아 래치하여 출력 데이터 MUXQ<8:15>를 출력한다.The latch unit 41, including the inverters IV13 and IV14, receives the output of the inverter IV12 and latches it to output the output data MUXQ <8:15>.

이러한 구성을 갖는 멀티플렉서부(40)는 인에이블 신호 EN, 입/출력 구성신호 X16가 하이로 인에이블되면, 인버터 IV12가 활성화되어 글로벌 입출력 버스에 실린 데이터 GIO<0:15>에 실린 데이터를 반전하여 출력한다. 그리고, 래치부(41)는 인버터 IV12의 출력을 인가받아 래치하여 출력 데이터 MUXQ<8:15>를 출력한다. When the enable signal EN and the input / output configuration signal X16 are enabled high, the multiplexer unit 40 having such a configuration inverts the data contained in the data GIO <0:15> loaded on the global input / output bus when the inverter IV12 is enabled. To print. The latch unit 41 receives the output of the inverter IV12 and latches it to output the output data MUXQ <8:15>.

도 5는 도 1에 도시된 제어부(50)의 상세 회로도이다.5 is a detailed circuit diagram of the controller 50 shown in FIG. 1.

제어부(50)는 인버터 IV15∼IV17 및 낸드 게이트 ND2, ND3를 포함한다.The controller 50 includes inverters IV15 to IV17 and NAND gates ND2 and ND3.

인버터 IV15는 어드레스 신호 ADDX8를 인가받아 반전하여 출력하고, 낸드 게이트 ND2는 인에이블 신호 EN, 인버터 IV15의 출력 및 전원전압 VDD을 인가받아 낸드 연산하여 출력한다.The inverter IV15 receives the address signal ADDX8 and inverts the output, and the NAND gate ND2 receives the enable signal EN, the output of the inverter IV15, and the power supply voltage VDD to perform a NAND operation.

그리고, 낸드 게이트 ND3는 인에이블 신호 EN, 어드레스 신호 ADDX8 및 입/출력 구성신호 X8를 인가받아 낸드 연산하여 출력한다.The NAND gate ND3 receives the enable signal EN, the address signal ADDX8, and the input / output configuration signal X8, and outputs the NAND operation.

이때, 입/출력 구성신호 X8는 X8 입/출력 구성인 경우 하이로 활성화되는 신호이다.At this time, the input / output configuration signal X8 is a signal that is activated high in the case of the X8 input / output configuration.

그리고, 인버터 IV16는 낸드 게이트 ND2의 출력을 인가받아 반전하여 인에이블 신호 EN80를 출력하고, 인버터 IV17는 낸드 게이트 ND3의 출력을 인가받아 반전 하여 인에이블 신호 EN81를 출력한다.Inverter IV16 receives the output of NAND gate ND2 and inverts it to output enable signal EN80. Inverter IV17 receives the output of NAND gate ND3 and inverts it to output enable signal EN81.

이러한 구성을 갖는 제어부(50)는 인에이블 신호 EN, 어드레스 신호 ADDX8 및 입/출력 구성신호 X8가 하이로 인에이블 되면, 낸드 게이트 ND3의 출력이 로우가 되고, 인버터 IV17가 이를 반전하여 인에이블 신호 EN81가 하이로 출력된다.When the enable signal EN, the address signal ADDX8, and the input / output configuration signal X8 are enabled high, the controller 50 having the above-described configuration causes the output of the NAND gate ND3 to be low, and the inverter IV17 inverts the enable signal. EN81 is output high.

그리고, 어드레스 신호 ADDX8가 로우로 디스에이블되면, 낸드 게이트 ND2의 출력이 로우가 되고, 인버터 IV16가 이를 반전하여 인에이블 신호 EN80가 하이로 출력된다. When the address signal ADDX8 is disabled low, the output of the NAND gate ND2 goes low, and the inverter IV16 inverts it and the enable signal EN80 is output high.

그런데, 상기와 같은 동작을 하는 종래의 글로벌 입출력 버스 제어회로는 8개의 데이터 입/출력핀 DQ<0:7>만 동작하는 X8 입/출력 구성에 비해 16개의 데이터 입/출력핀 DQ<0:15>이 동작하는 X16 입/출력 구성이 전류 소모 및 노이즈로 인해 글로벌 입출력 버스 GIO의 속도가 더 느려진다.However, the conventional global input / output bus control circuit which operates as described above has 16 data input / output pins DQ <0: compared to the X8 input / output configuration in which only eight data input / output pins DQ <0: 7> operate. The X16 input / output configuration in which this is operating slows down the global I / O bus GIO due to current consumption and noise.

이 때문에, 글로벌 입출력 버스 GIO의 속도가 더 빠른 X8 입/출력 구성도 X16 입/출력 구성에 맞추어 구성함으로써 더 빠른 속도 및 특성이 요구되는 X8 입/출력 구성에 제한이 되는 문제점이 있다. For this reason, the X8 input / output configuration in which the global I / O bus GIO is faster is also configured in accordance with the X16 input / output configuration, thereby limiting the X8 input / output configuration in which faster speed and characteristics are required.

또한, X8 입/출력 구성시에 글로벌 입출력 버스 GIO가 인접하여 배치됨으로인해 글로벌 입출력 버스 GIO 간에 간섭(coupling) 노이즈(noise)가 발생되는 문제점이 있다.In addition, since the global input / output bus GIOs are disposed adjacent to each other in the X8 input / output configuration, there is a problem in that interference noise is generated between the global input / output bus GIOs.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, X8 입/출력 구성시 동시에 활성화되지 않는 글로벌 입출력 버스(GIO)를 인접하여 배치함으 로써 글로벌 입출력 버스(GIO) 사이의 커플링 노이즈(coupling noise)를 감소시키는데 그 목적이 있다. The present invention was created in order to solve the above problems, and the coupling noise (coupling) between the global I / O bus (GIO) by placing a global input / output bus (GIO) that is not activated at the same time when configuring the X8 input / output The purpose is to reduce noise.

상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 글로벌 입출력 버스 제어회로는, 다수개의 로컬 입출력 버스에 실린 데이터를 인가받아 센싱 및 증폭하여 다수개의 출력 데이터를 출력하는 다수개의 입출력 센스앰프; 글로벌 입출력 버스 인에이블 신호, 입/출력 구성신호 및 어드레스 신호를 인가받아 입/출력 구성신호 및 어드레스 신호의 상태에 따라 선택적으로 인에이블되는 하위/상위 글로벌 입출력 버스 인에이블 신호를 출력하는 제 1 제어부; 다수개의 출력 데이터를 인가받아 하위/상위 글로벌 입출력 버스 인에이블 신호에 의해 최소 입/출력 구성시 다수개의 글로벌 입출력 버스로 동일한 데이터를 출력하는 다수개의 구동부; 및 입/출력 구성신호 및 제 1 인에이블 신호에 의해 다수개의 글로벌 입출력 버스에 실린 데이터를 선택적으로 출력하는 출력수단을 포함하는 것을 특징으로 한다.In order to achieve the above object, a global input / output bus control circuit of a semiconductor memory device of the present invention includes: a plurality of input / output sense amplifiers configured to receive data loaded on a plurality of local input / output buses, sense and amplify, and output a plurality of output data; A first control unit receiving a global input / output bus enable signal, an input / output configuration signal, and an address signal and outputting a lower / higher global input / output bus enable signal selectively enabled according to the states of the input / output configuration signal and the address signal; ; A plurality of drivers configured to receive a plurality of output data and output the same data to a plurality of global I / O buses when minimum input / output is configured by a lower / upper global I / O bus enable signal; And output means for selectively outputting data carried on the plurality of global input / output buses by the input / output configuration signal and the first enable signal.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다. Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 6은 본 발명에 따른 반도체 메모리 장치의 글로벌 입출력 버스 제어회로의 구성을 도시한 블럭 다이어그램이다.6 is a block diagram showing the configuration of a global input / output bus control circuit of a semiconductor memory device according to the present invention.

본 발명의 글로벌 입출력 버스 제어회로는 로컬 입출력 버스 LIO<0:7> 및 로컬 입출력 버스 LIO<8:15>에 실린 데이터 각각을 대응되는 데이터 입/출력핀 DQ<0:15>으로 출력하는 다수개의 글로벌 입출력 버스 제어부(500~600)를 포함한다.The global I / O bus control circuit of the present invention outputs a plurality of data contained in the local I / O bus LIO <0: 7> and the local I / O bus LIO <8:15> to the corresponding data input / output pins DQ <0:15>. Global input / output bus controllers 500 to 600.

글로벌 입출력 버스 제어부(500)는 입출력 센스앰프(511, 513), 구동부(520, 540), 제어부(530, 560), 멀티플렉서부(550, 570) 및 출력버퍼(580, 590)를 포함한다.The global input / output bus controller 500 includes input / output sense amplifiers 511 and 513, drivers 520 and 540, controllers 530 and 560, multiplexers 550 and 570, and output buffers 580 and 590.

입출력 센스앰프(511)는 로컬 입출력 버스에 실린 데이터 LIO<0>를 인가받아 센싱 및 증폭하여 출력 데이터 LAQ<0>를 출력하고, 입출력 센스앰프(513)는 로컬 입출력 버스에 실린 데이터 LIO<8>를 인가받아 센싱 및 증폭하여 출력 데이터 LAQ<8>를 출력한다.The input / output sense amplifier 511 receives the data LIO <0> loaded on the local input / output bus, senses and amplifies the output data, and outputs the output data LAQ <0>. The input / output sense amplifier 513 outputs the data LIO <8 loaded on the local input / output bus. > Is sensed and amplified to output the output data LAQ <8>.

그리고, 구동부(520)는 입출력 센스앰프(511)의 출력 데이터 LAQ<0> 및 입출력 센스앰프(513)의 출력 데이터 LAQ<8>를 인가받아 제어부(530)로부터 출력된 하위 글로벌 입출력 버스 인에이블신호 L_GIOEN80, L_GIOEN81에 따라 구동하여 글로벌 입출력 버스 GIO<0>로 출력한다.The driver 520 receives the output data LAQ <0> of the input / output sense amplifier 511 and the output data LAQ <8> of the input / output sense amplifier 513 and enables the lower global input / output bus output from the controller 530. Drives according to signals L_GIOEN80 and L_GIOEN81 and outputs to global I / O bus GIO <0>.

그리고, 구동부(520)는 입출력 센스앰프(511)의 출력 데이터 LAQ<0> 및 입출력 센스앰프(513)의 출력 데이터 LAQ<8>를 인가받아 제어부(530)로부터 출력된 상위 글로벌 입출력 버스 인에이블신호 U_GIOEN80, U_GIOEN81에 따라 구동하여 글로벌 입출력 버스 GIO<8>로 출력한다.The driver 520 receives the output data LAQ <0> of the input / output sense amplifier 511 and the output data LAQ <8> of the input / output sense amplifier 513 and enables the upper global I / O bus output from the controller 530. Drives according to the signals U_GIOEN80 and U_GIOEN81 and outputs to the global I / O bus GIO <8>.

그리고, 제어부(530)는 어드레스 신호 ADDX8 및 입/출력 구성신호 X16를 인가받아 구동부(520, 540)를 제어하는 하위 글로벌 입출력 버스 인에이블신호 L_GIOEN80, L_GIOEN81 및 상위 글로벌 입출력 버스 인에이블신호 U_GIOEN80, U_GIOEN81를 각각 출력한다. The controller 530 receives the address signal ADDX8 and the input / output configuration signal X16 to control the lower global I / O bus enable signals L_GIOEN80 and L_GIOEN81 and the upper global I / O bus enable signals U_GIOEN80 and U_GIOEN81 to control the drivers 520 and 540. Output each of them.

그리고, 멀티플렉서부(550)는 글로벌 입출력 버스에 실린 데이터 GIO<0> 및 글로벌 입출력 버스에 실린 데이터 GIO<8>를 인가받아 제어부(560)에 의해 선택적으로 출력하고, 멀티플렉서부(570)는 글로벌 입출력 버스에 실린 데이터 GIO<0> 및 글로벌 입출력 버스에 실린 데이터 GIO<8>를 인가받아 입/출력 구성신호 X16에 의해 선택적으로 출력한다.The multiplexer unit 550 receives data GIO <0> loaded on the global I / O bus and data GIO <8> loaded on the global I / O bus, and selectively outputs the data by the controller 560, and the multiplexer 570 is global. The data GIO <0> loaded on the input / output bus and the data GIO <8> loaded on the global input / output bus are received and selectively output by the input / output configuration signal X16.

제어부(560)는 인에이블 신호 EN 및 입/출력 구성신호 X16를 인가받아 멀티플렉서부(550)의 구동을 제어한다.The controller 560 controls the driving of the multiplexer 550 by receiving the enable signal EN and the input / output configuration signal X16.

출력버퍼(580)는 멀티플렉서부(550)의 출력을 인가받아 버퍼링하여 데이터 입/출력핀 DQ<0>으로 출력하고, 출력버퍼(590)는 멀티플렉서부(570)의 출력을 인가받아 버퍼링하여 데이터 입/출력핀 DQ<8>으로 출력한다.The output buffer 580 receives and buffers the output of the multiplexer unit 550 and outputs the data to the input / output pin DQ <0>. The output buffer 590 receives the output of the multiplexer unit 570 and buffers the data. Output to input / output pin DQ <8>.

글로벌 입출력 버스 제어부(600)는 입출력 센스앰프(611, 613), 구동부(620, 640), 제어부(630, 660), 멀티플렉서부(650, 670) 및 출력버퍼(680, 690)를 포함한다.The global input / output bus controller 600 includes input / output sense amplifiers 611 and 613, drivers 620 and 640, controllers 630 and 660, multiplexers 650 and 670, and output buffers 680 and 690.

입출력 센스앰프(611)는 로컬 입출력 버스에 실린 데이터 LIO<7>에 실린 데이터를 인가받아 센싱 및 증폭하여 출력 데이터 LAQ<7>를 출력하고, 입출력 센스앰프(613)는 로컬 입출력 버스에 실린 데이터 LIO<15>를 인가받아 센싱 및 증폭하여 출력 데이터 LAQ<15>를 출력한다.The input / output sense amplifier 611 receives the data contained in the data LIO <7> loaded on the local input / output bus, senses and amplifies the output data, and outputs the output data LAQ <7>. The input / output sense amplifier 613 outputs the data loaded on the local input / output bus. The LIO <15> is applied to sense and amplify and output the output data LAQ <15>.

그리고, 구동부(620)는 입출력 센스앰프(611)의 출력 데이터 LAQ<7> 및 입출력 센스앰프(613)의 출력 데이터 LAQ<15>를 인가받아 제어부(630)로부터 출력된 하위 글로벌 입출력 버스 인에이블신호 L_GIOEN80, L_GIOEN81에 따라 구동하여 글로벌 입출력 버스 GIO<7>로 출력한다.The driver 620 receives the output data LAQ <7> of the input / output sense amplifier 611 and the output data LAQ <15> of the input / output sense amplifier 613 and outputs the lower global I / O bus output from the controller 630. Drives according to signals L_GIOEN80 and L_GIOEN81 and outputs to global I / O bus GIO <7>.

그리고, 구동부(630)는 입출력 센스앰프(611)의 출력 데이터 LAQ<7> 및 입출력 센스앰프(613)의 출력 데이터 LAQ<15>를 인가받아 제어부(630)로부터 출력된 상위 글로벌 입출력 버스 인에이블신호 U_GIOEN80, U_GIOEN81에 따라 구동하여 글로벌 입출력 버스 GIO<15>로 출력한다.The driver 630 receives the output data LAQ <7> of the input / output sense amplifier 611 and the output data LAQ <15> of the input / output sense amplifier 613 and enables the upper global I / O bus output from the controller 630. Drives according to the signals U_GIOEN80 and U_GIOEN81 and outputs to the global I / O bus GIO <15>.

그리고, 제어부(630)는 어드레스 신호 ADDX8 및 입/출력 구성신호 X16를 인가받아 구동부(620, 640)를 제어하는 하위 글로벌 입출력 버스 인에이블신호 L_GIOEN80, L_GIOEN81 및 상위 글로벌 입출력 버스 인에이블신호 U_GIOEN80, U_GIOEN81를 각각 출력한다. The controller 630 receives the address signal ADDX8 and the input / output configuration signal X16 to control the lower global I / O bus enable signals L_GIOEN80 and L_GIOEN81 and the upper global I / O bus enable signals U_GIOEN80 and U_GIOEN81 to control the drivers 620 and 640. Output each of them.

그리고, 멀티플렉서부(650)는 글로벌 입출력 버스에 실린 데이터 GIO<7> 및 글로벌 입출력 버스에 실린 데이터 GIO<15>를 인가받아 제어부(660)에 의해 선택적으로 출력하고, 멀티플렉서부(670)는 글로벌 입출력 버스에 실린 데이터 GIO<7> 및 글로벌 입출력 버스에 실린 데이터 GIO<15>를 인가받아 입/출력 구성신호 X16에 의해 선택적으로 출력한다.The multiplexer 650 receives the data GIO <7> loaded on the global I / O bus and the data GIO <15> loaded on the global I / O bus, and selectively outputs the data by the controller 660. The multiplexer 670 is global. Data GIO <7> loaded on the input / output bus and data GIO <15> loaded on the global input / output bus are received and selectively output by the input / output configuration signal X16.

제어부(660)는 인에이블 신호 EN 및 입/출력 구성신호 X16를 인가받아 멀티플렉서부(650)의 구동을 제어한다.The controller 660 receives the enable signal EN and the input / output configuration signal X16 to control the driving of the multiplexer 650.

출력버퍼(680)는 멀티플렉서부(650)의 출력을 인가받아 버퍼링하여 데이터 입/출력핀 DQ<7>으로 출력하고, 출력버퍼(690)는 멀티플렉서부(670)의 출력을 인가받아 버퍼링하여 데이터 입/출력핀 DQ<15>으로 출력한다.The output buffer 680 receives the output of the multiplexer 650 and buffers the output to the data input / output pin DQ <7>. The output buffer 690 receives the output of the multiplexer 670 and buffers the data. Output to input / output pin DQ <15>.

도 7은 본 발명에 따른 반도체 메모리 장치의 글로벌 입출력 버스 제어회로의 글로벌 입출력 버스(GIO) 배치도이다.7 is a layout view of a global input / output bus (GIO) of the global input / output bus control circuit of the semiconductor memory device according to the present invention.

도 7에 도시된 바와 같이, 쉴드라인(A), 글로벌 입출력 버스 GIO0, 글로벌 입출력 버스 GIO8, 쉴드라인(A), 글로벌 입출력 버스 GIO1, 글로벌 입출력 버스 GIO9,‥, 쉴드라인(A), 글로벌 입출력 버스 GIO7, 글로벌 입출력 버스 GIO15를 배치한다.As shown in FIG. 7, shield line A, global input / output bus GIO0, global input / output bus GIO8, shield line A, global input / output bus GIO1, global input / output bus GIO9 ,, shield line A, global input / output Place bus GIO7 and global I / O bus GIO15.

X8 입/출력 구성에서 어드레스 신호 ADDX8가 로우인 경우는 글로벌 입출력 버스 GIO0~GIO7만 활성화된다. 이때, 글로벌 입출력 버스 GIO8~GIO15는 활성화되지 않기 때문에 일정한 전위 레벨을 유지하고 있다.In the X8 input / output configuration, when the address signal ADDX8 is low, only global I / O buses GIO0 to GIO7 are active. At this time, since the global input / output buses GIO8 to GIO15 are not activated, they maintain a constant potential level.

그리고, 어드레스 신호 ADDX8가 하이인 경우는 글로벌 입출력 버스 GIO<8:15>만 활성화된다. 이때, 글로벌 입출력 버스 GIO0~GIO7는 활성화되지 않기 때문에 일정한 전위 레벨을 유지하고 있다.When the address signal ADDX8 is high, only the global input / output buses GIO <8:15> are activated. At this time, since the global input / output buses GIO0 to GIO7 are not activated, they maintain a constant potential level.

이에 따라, 동시에 활성화되지 않는 글로벌 입출력 버스 GIO0, 글로벌 입출력 버스 GIO8를 인접하여 배치함으로써 글로벌 입출력 버스 GIO 사이에 커플링 노이즈(coupling noise)가 감소된다. As a result, the coupling noise is reduced between the global input / output bus GIO by arranging the global input / output bus GIO0 and the global input / output bus GIO8 which are not activated simultaneously.

도 8은 도 6에 도시된 구동부(520)의 상세 회로도이다.8 is a detailed circuit diagram of the driver 520 shown in FIG. 6.

여기서, 글로벌 입출력 버스 제어부(500,600)의 상세 구성을 동일하며, 본 발명에서는 글로벌 입출력 버스 제어부(500)의 구성을 그 실시예로 설명한다. Here, the detailed configuration of the global I / O bus controller 500, 600 is the same, and in the present invention, the configuration of the global I / O bus controller 500 will be described as an embodiment.

구동부(520)는 인버터 IV18∼IV28, 낸드 게이트 ND4, 레벨 유지부(521, 523) 및 레벨 설정부(525)를 포함한다.The driving unit 520 includes inverters IV18 to IV28, NAND gate ND4, level holding units 521 and 523, and a level setting unit 525.

이때, 구동부(520, 540)의 상세 구성은 동일하며, 다만, 구동부(520)는 하위 글로벌 입출력 버스 인에이블 신호 L_GIOEN80, L_GIOEN81가 인가되고, 구동부(530) 는 상위 글로벌 입출력 버스 인에이블 신호 U_GIOEN80, U_GIOEN81가 인가된다.In this case, detailed configurations of the drivers 520 and 540 are the same, except that the driver 520 is applied with the lower global I / O bus enable signals L_GIOEN80 and L_GIOEN81, and the driver 530 is the upper global I / O bus enable signal U_GIOEN80, U_GIOEN81 is applied.

인버터 IV18는 하위 글로벌 입출력 버스 인에이블 신호 L_GIOEN80를 인가받아 반전하여 출력하고, 인버터 IV19는 인버터 IV18의 출력을 인가받아 반전하여 출력하고, 인버터 IV20는 인버터 IV19의 출력을 인가받아 반전하여 출력한다.The inverter IV18 receives the lower global I / O bus enable signal L_GIOEN80 and inverts the output. The inverter IV19 receives the inverter IV18's output and inverts the output. The inverter IV20 receives the inverter IV19's output and inverts the output.

그리고, 인버터 IV21는 하위 글로벌 입출력 버스 인에이블 신호 L_GIOEN81를 인가받아 반전하여 출력하고, 인버터 IV22는 인버터 IV21의 출력을 인가받아 반전하여 출력하고, 인버터 IV23는 인버터 IV22의 출력을 인가받아 반전하여 출력한다.Inverter IV21 receives the lower global I / O bus enable signal L_GIOEN81 and inverts the output. Inverter IV22 receives the inverter IV21 output and inverts the output. Inverter IV23 receives the inverter IV22 output and inverts the output. .

그리고, 인버터 IV24 및 인버터 IV25는 각각 인버터 IV19, 인버터 IV20의 출력에 제어되어 입출력 센스앰프(511)의 출력 데이터 LAQ<0>를 반전하여 출력한다.The inverters IV24 and IV25 are controlled by the outputs of the inverters IV19 and IV20 to invert and output the output data LAQ <0> of the input / output sense amplifier 511.

그리고, 인버터 IV26 및 인버터 IV27는 각각 인버터 IV22, 인버터 IV23의 출력에 제어되어 입출력 센스앰프(513)의 출력 데이터 LAQ<8>를 반전하여 출력한다.The inverters IV26 and IV27 are controlled by the outputs of the inverters IV22 and IV23, respectively, and invert and output the output data LAQ <8> of the input / output sense amplifier 513.

그리고, 낸드 게이트 ND4는 인버터 IV18 및 인버터 IV21의 출력을 인가받아 낸드 연산하여 출력한다.The NAND gate ND4 receives the outputs of the inverters IV18 and IV21 and performs NAND operation on the outputs.

인버터 IV28는 낸드 게이트 ND4의 출력을 인가받아 반전하여 출력한다.The inverter IV28 receives the output of the NAND gate ND4 and inverts the output.

레벨 유지부(521)는 PMOS 트랜지스터 P3를 포함하며, 낸드 게이트 ND4의 출력을 전원전압 VDD 레벨로 유지하고, 레벨 유지부(523)는 NMOS 트랜지스터 N4를 포함하며, 인버터 IV28의 출력을 접지전압 VSS 레벨로 유지한다.The level holding unit 521 includes a PMOS transistor P3, and maintains the output of the NAND gate ND4 at the power supply voltage VDD level, the level holding unit 523 includes an NMOS transistor N4, and outputs the output of the inverter IV28 to the ground voltage VSS. Keep at the level.

레벨 설정부(525)는 전원전압 VDD과 접지전압 VSS 사이에 직렬 연결된 PMOS 트랜지스터 P4, NMOS 트랜지스터 N3를 포함하며, PMOS 트랜지스터 P4는 인버터 IV24 및 인버터 IV26의 출력에 의해 선택적으로 턴 온되어 글로벌 입출력 버스에 실린 데이터 GIO<0>를 전원전압 VDD 레벨로 설정한다.The level setting unit 525 includes a PMOS transistor P4 and an NMOS transistor N3 connected in series between the power supply voltage VDD and the ground voltage VSS, and the PMOS transistor P4 is selectively turned on by the outputs of the inverters IV24 and IV26 to provide a global input / output bus. Set data GIO <0> to the power supply voltage VDD level.

그리고, NMOS 트랜지스터 N3는 인버터 IV25 및 인버터 IV27의 출력에 의해 선택적으로 턴 온되어 글로벌 입출력 버스에 실린 데이터 GIO<0>를 접지전압 VSS 레벨로 설정한다.The NMOS transistor N3 is selectively turned on by the outputs of the inverters IV25 and IV27 to set the data GIO <0> loaded on the global input / output bus to the ground voltage VSS level.

이러한 구성을 갖는 구동부(520)는 하위 글로벌 입출력 버스 인에이블 신호 L_GIOEN80가 하이로 인에이블되면, 인버터 IV24, IV25가 활성화된다.When the lower global I / O bus enable signal L_GIOEN80 is enabled high, the driver 520 having the above configuration activates the inverters IV24 and IV25.

이때, 입출력 센스앰프(511)의 출력 데이터 LAQ<0>가 하이이면, PMOS 트랜지스터 P4가 턴 온되어 글로벌 입출력 버스에 실린 데이터 GIO<0>를 전원전압 VDD 레벨로 설정한다.At this time, if the output data LAQ <0> of the input / output sense amplifier 511 is high, the PMOS transistor P4 is turned on to set the data GIO <0> loaded on the global input / output bus to the power supply voltage VDD level.

그리고, 입출력 센스앰프(511)의 출력 데이터 LAQ<0>가 로우이면, NMOS 트랜지스터 N3가 턴 온되어 글로벌 입출력 버스에 실린 데이터 GIO<0>를 접지전압 VSS 레벨로 설정한다.When the output data LAQ <0> of the input / output sense amplifier 511 is low, the NMOS transistor N3 is turned on to set the data GIO <0> loaded on the global input / output bus to the ground voltage VSS level.

한편, 하위 글로벌 입출력 버스 인에이블 신호 L_GIOEN81가 하이로 인에이블되면, 인버터 IV26, IV27가 활성화된다.On the other hand, when the lower global I / O bus enable signal L_GIOEN81 is enabled high, inverters IV26 and IV27 are activated.

이때, 입출력 센스앰프(513)의 출력 데이터 LAQ<8>가 하이이면, PMOS 트랜지스터 P4가 턴 온되어 글로벌 입출력 버스에 실린 데이터 GIO<0>를 전원전압 VDD 레벨로 설정한다.At this time, if the output data LAQ <8> of the input / output sense amplifier 513 is high, the PMOS transistor P4 is turned on to set the data GIO <0> loaded on the global input / output bus to the power supply voltage VDD level.

그리고, 입출력 센스앰프(513)의 출력 데이터 LAQ<8>가 로우이면, NMOS 트랜지스터 N3가 턴 온되어 글로벌 입출력 버스에 실린 데이터 GIO<0>를 접지전압 VSS 레벨로 설정한다.When the output data LAQ <8> of the input / output sense amplifier 513 is low, the NMOS transistor N3 is turned on to set the data GIO <0> loaded on the global input / output bus to the ground voltage VSS level.

도 9는 도 6에 도시된 제어부(530)의 상세 회로도이다.9 is a detailed circuit diagram of the control unit 530 shown in FIG. 6.

제어부(530)는 인버터 IV29, IV30, 하위 글로벌 입출력 버스 제어부(531) 및 상위 글로벌 입출력 버스 제어부(533)를 포함한다.The controller 530 includes inverters IV29 and IV30, a lower global I / O bus controller 531, and an upper global I / O bus controller 533.

인버터 IV29는 입/출력 구성신호 X16를 인가받아 반전시켜 출력하고, 인버터 IV30는 어드레스 신호 ADDX8를 인가받아 반전하여 출력한다.The inverter IV29 receives the input / output configuration signal X16 and inverts the output, and the inverter IV30 receives the address signal ADDX8 and inverts the output.

하위 글로벌 입출력 버스 제어부(531)는 낸드 게이트 ND5~ND8 및 인버터 IV31, IV32를 포함한다.The lower global I / O bus controller 531 includes NAND gates ND5 to ND8 and inverters IV31 and IV32.

낸드 게이트 ND5는 어드레스 신호 ADDX8 및 인버터 IV29의 출력을 인가받아 낸드 연산하여 출력하고, 낸드 게이트 ND6은 인버터 IV30 및 인버터 IV29의 출력을 인가받아 낸드 연산하여 출력한다.The NAND gate ND5 receives the outputs of the address signals ADDX8 and the inverter IV29 and NANDs the outputs, and the NAND gate ND6 receives the outputs of the inverters IV30 and IV29 and outputs the NAND.

그리고, 낸드 게이트 ND7는 글로벌 입출력 버스 인에이블 신호 GIOEN, 낸드 게이트 ND5의 출력 및 전원전압 VDD을 인가받아 낸드 연산하여 출력하고, 낸드 게이트 ND8는 글로벌 입출력 버스 인에이블 신호 GIOEN, 낸드 게이트 ND6의 출력 및 인버터 IV29의 출력을 인가받아 낸드 연산하여 출력한다.The NAND gate ND7 receives the global input / output bus enable signal GIOEN, the output of the NAND gate ND5, and the power supply voltage VDD to perform NAND operation, and the NAND gate ND8 outputs the global I / O bus enable signal GIOEN, the NAND gate ND6 Receives output of inverter IV29 and performs NAND operation to output.

그리고, 인버터 IV31는 낸드 게이트 ND9의 출력을 인가받아 반전하여 하위 글로벌 입출력 버스 인에이블신호 L_GIOEN80를 출력하고, 인버터 IV32는 낸드 게이트 ND10의 출력을 인가받아 반전하여 하위 글로벌 입출력 버스 인에이블신호 L_GIOEN81를 출력한다. Inverter IV31 receives the output of NAND gate ND9 and inverts it to output the lower global I / O bus enable signal L_GIOEN80. do.

상위 글로벌 입출력 버스 제어부(533)는 낸드 게이트 ND9~ND12 및 인버터 IV33, IV34를 포함한다.The upper global I / O bus controller 533 includes NAND gates ND9 to ND12 and inverters IV33 and IV34.

낸드 게이트 ND9는 인버터 IV30 및 인버터 IV29의 출력을 인가받아 낸드 연산하여 출력하고, 낸드 게이트 ND10는 인버터 어드레스 신호 ADDX8 및 인버터 IV29의 출력을 인가받아 낸드 연산하여 출력한다.The NAND gate ND9 receives the outputs of the inverters IV30 and IV29 and performs NAND operation, and the NAND gate ND10 receives the outputs of the inverter address signals ADDX8 and the inverter IV29 and performs NAND operation.

그리고, 낸드 게이트 ND11는 글로벌 입출력 버스 인에이블 신호 GIOEN, 낸드 게이트 ND7의 출력 및 전원전압 VDD을 인가받아 낸드 연산하여 출력하고, 낸드 게이트 ND12는 글로벌 입출력 버스 인에이블 신호 GIOEN, 낸드 게이트 ND8의 출력 및 인버터 IV29의 출력을 인가받아 낸드 연산하여 출력한다.The NAND gate ND11 receives the global input / output bus enable signal GIOEN, the output of the NAND gate ND7, and the power supply voltage VDD to perform NAND operation, and the NAND gate ND12 outputs the global input / output bus enable signal GIOEN, the NAND gate ND8 Receives output of inverter IV29 and performs NAND operation to output.

그리고, 인버터 IV33는 낸드 게이트 ND11의 출력을 인가받아 반전하여 상위 글로벌 입출력 버스 인에이블신호 U_GIOEN80를 출력하고, 인버터 IV34는 낸드 게이트 ND12의 출력을 인가받아 반전하여 상위 글로벌 입출력 버스 인에이블신호 U_GIOEN81를 출력한다.Inverter IV33 receives the output of NAND gate ND11 and inverts it to output the upper global I / O bus enable signal U_GIOEN80. do.

이러한 구성을 갖는 제어부(530)는 X16 입/출력 구성인 경우, 입/출력 구성신호 X16가 하이가 되어 낸드 게이트 ND5, ND6, ND9, ND10의 출력이 하이가 된다. In the case of the X16 input / output configuration, the control unit 530 having such a configuration becomes high when the input / output configuration signal X16 becomes high.

그리고, 글로벌 입출력 버스 인에이블 신호 GIOEN가 하이가 되면, 이에 따라, 낸드 게이트 ND7, 인버터 IV31에 의해 하위 글로벌 입출력 버스 인에이블신호 L_GIOEN80가 하이가 된다. 또한, 낸드 게이트 ND11, 인버터 IV33에 의해 상위 글로벌 입출력 버스 인에이블신호 U_GIOEN80가 하이가 된다.When the global input / output bus enable signal GIOEN becomes high, the lower global input / output bus enable signal L_GIOEN80 becomes high by the NAND gate ND7 and the inverter IV31. In addition, the upper global I / O bus enable signal U_GIOEN80 becomes high by the NAND gates ND11 and inverter IV33.

한편, X8 입/출력 구성인 경우, 입/출력 구성신호 X16가 로우가 된다. 이때, 어드레스 신호 ADDX8가 하이이면, 낸드 게이트 ND6, ND9의 출력이 하이가 된다. 이에 따라, 낸드 게이트 ND8, 인버터 IV32에 의해 하위 글로벌 입출력 버스 인에이블 신호 L_GIOEN81가 하이가 된다. 또한, 낸드 게이트 ND11, 인버터 IV33에 의해 상위 글로벌 입출력 버스 인에이블신호 U_GIOEN80가 하이가 된다. On the other hand, in the case of the X8 input / output configuration, the input / output configuration signal X16 goes low. At this time, when the address signal ADDX8 is high, the outputs of the NAND gates ND6 and ND9 become high. As a result, the lower global I / O bus enable signal L_GIOEN81 becomes high by the NAND gates ND8 and the inverter IV32. In addition, the upper global I / O bus enable signal U_GIOEN80 becomes high by the NAND gates ND11 and inverter IV33.

반면에, 어드레스 신호 ADDX8가 로우이면, 낸드 게이트 ND5, ND8의 출력이 하이가 된다. 이에 따라, 낸드 게이트 ND7, 인버터 IV31에 의해 하위 글로벌 입출력 버스 인에이블신호 L_GIOEN80가 하이가 된다. 또한, 낸드 게이트 ND12, 인버터 IV34에 의해 상위 글로벌 입출력 버스 인에이블신호 U_GIOEN81가 하이가 된다. On the other hand, when the address signal ADDX8 is low, the outputs of the NAND gates ND5 and ND8 become high. Accordingly, the lower global I / O bus enable signal L_GIOEN80 becomes high by the NAND gates ND7 and the inverter IV31. In addition, the upper global I / O bus enable signal U_GIOEN81 is made high by the NAND gates ND12 and inverter IV34.

본 발명의 실시예에서는 최대 입/출력 구성을 X16 입/출력 구성으로 하고, 최고 입/출력 구성을 X8 입/출력 구성으로 설명한다. In the embodiment of the present invention, the maximum input / output configuration is referred to as the X16 input / output configuration, and the maximum input / output configuration is described as the X8 input / output configuration.

도 10은 도 6에 도시된 제어부(560)의 상세 회로도이다.FIG. 10 is a detailed circuit diagram of the control unit 560 shown in FIG. 6.

제어부(560)는 낸드 게이트 ND13, ND14 및 인버터 IV35~IV37를 포함한다.The controller 560 includes NAND gates ND13, ND14, and inverters IV35 to IV37.

낸드 게이트 ND13는 인에이블 신호 EN 및 전원전압 VDD을 인가받아 낸드 연산하여 출력하고, 인버터 IV35는 입/출력 구성 신호 X16를 인가받아 반전하여 출력한다.The NAND gate ND13 receives the enable signal EN and the power supply voltage VDD to perform NAND operation, and the inverter IV35 receives the input / output configuration signal X16 and inverts the output.

그리고, 낸드 게이트 ND14는 인에이블 신호 EN 및 인버터 IV35의 출력을 인가받아 낸드 연산하여 출력하고, 인버터 IV36는 낸드 게이트 ND13의 출력을 인가받아 반전하여 인에이블 신호 EN80를 출력하고, 인버터 IV37는 낸드 게이트 ND14의 출력을 인가받아 반전하여 인에이블 신호 EN81를 출력한다.The NAND gate ND14 receives the enable signal EN and the output of the inverter IV35 and performs NAND operation, and the inverter IV36 receives the NAND gate ND13 output and inverts it to output the enable signal EN80, and the inverter IV37 receives the NAND gate. The output of enable signal EN81 is output by inverting the output of ND14.

이러한 구성을 갖는 제어부(560)는 X16 입/출력 구성인 경우, 입/출력 구성신호 X16가 하이가 된다. 그러면, 낸드 게이트 ND14의 출력이 하이가 되어, 인버터 IV37의 출력인 인에이블 신호 EN81는 로우가 된다. 그리고, 인에이블 신호 EN가 하 이로 인에이블 되면, 낸드 게이트 ND13의 출력이 로우가 되어, 인버터 IV36의 출력인 인에이블 신호 EN80가 하이가 된다.In the case of the X16 input / output configuration, the control unit 560 having such a configuration has a high input / output configuration signal X16. Then, the output of the NAND gate ND14 becomes high, and the enable signal EN81 which is the output of the inverter IV37 becomes low. When the enable signal EN is enabled high, the output of the NAND gate ND13 becomes low, and the enable signal EN80 that is the output of the inverter IV36 becomes high.

반면, X8 입/출력 구성인 경우, 입/출력 구성신호 X16가 로우가 된다. 그리고, 인에이블 신호 EN가 하이가 되면, 낸드 게이트 ND13 및 낸드 게이트 ND14의 출력이 로우가 된다. 이에 따라, 인에이블 신호 EN80, EN81가 모두 하이가 된다.On the other hand, in the case of the X8 input / output configuration, the input / output configuration signal X16 goes low. When the enable signal EN becomes high, the outputs of the NAND gate ND13 and the NAND gate ND14 go low. As a result, the enable signals EN80 and EN81 are both high.

상기와 같은 구성을 갖는 본 발명의 동작을 설명하면 다음과 같다.Referring to the operation of the present invention having the configuration as described above are as follows.

먼저, X16 입/출력 구성인 경우 입/출력 구성신호 X16가 하이로 인에이블 된다. 그리고, 글로벌 입출력 버스 인에이블 신호 GIOEN가 하이로 인에이블 되면, 하위 글로벌 입출력 버스 인에이블신호 L_GIOEN80 및 상위 글로벌 입출력 버스 인에이블신호 U_GIOEN80가 하이가 된다.First, in the case of the X16 input / output configuration, the input / output configuration signal X16 is enabled high. When the global input / output bus enable signal GIOEN is enabled high, the lower global input / output bus enable signal L_GIOEN80 and the upper global input / output bus enable signal U_GIOEN80 become high.

이에 따라, 구동부(520)는 입출력 센스앰프(511)의 출력 데이터 LAQ<0>를 구동하여 글로벌 입출력 버스 GIO<0>로 출력하고, 구동부(540)는 입출력 센스앰프(513)의 출력 데이터 LAQ<8>를 글로벌 입출력 버스 GIO<8>로 출력한다.Accordingly, the driver 520 drives the output data LAQ <0> of the input / output sense amplifier 511 and outputs it to the global input / output bus GIO <0>, and the driver 540 outputs the output data LAQ of the input / output sense amplifier 513. Outputs <8> to the global I / O bus GIO <8>.

그리고, 멀티플렉서부(550)는 글로벌 입출력 버스에 실린 데이터 GIO<0> 및 글로벌 입출력 버스에 실린 데이터 GIO<8>를 인가받는다. 이때, 제어부(560)에 의해 인에이블 신호 EN80가 하이가 되어 멀티플렉서부(550)는 글로벌 입출력 버스에 실린 데이터 GIO<0>를 출력한다.The multiplexer unit 550 receives data GIO <0> loaded on the global input / output bus and data GIO <8> loaded on the global input / output bus. At this time, the enable signal EN80 is made high by the control unit 560, and the multiplexer unit 550 outputs data GIO <0> loaded on the global input / output bus.

그리고, 멀티플렉서부(570)는 글로벌 입출력 버스에 실린 데이터 GIO<8>를 인가받아 출력한다.The multiplexer unit 570 receives and outputs the data GIO <8> loaded on the global input / output bus.

한편, X8 입/출력 구성인 경우 입/출력 구성신호 X16가 로우로 디스에이블된 다. 그리고, 글로벌 입출력 버스 인에이블 신호 GIOEN가 하이로 인에이블 된다. On the other hand, in the case of the X8 input / output configuration, the input / output configuration signal X16 is disabled low. The global input / output bus enable signal GIOEN is enabled high.

이때, 어드레스 신호 ADDX8가 하이인 경우 하위 글로벌 입출력 버스 인에이블신호 L_GIOEN81 및 상위 글로벌 입출력 버스 인에이블신호 U_GIOEN80가 하이가 된다.At this time, when the address signal ADDX8 is high, the lower global I / O bus enable signal L_GIOEN81 and the upper global I / O bus enable signal U_GIOEN80 become high.

이에 따라, 구동부(520)는 입출력 센스앰프(513)의 출력 데이터 LAQ<8>를 구동하여 글로벌 입출력 버스 GIO<0>로 출력하고, 구동부(540)는 입출력 센스앰프(513)의 출력 데이터 LAQ<8>를 구동하여 글로벌 입출력 버스 GIO<8>로 출력한다.Accordingly, the driver 520 drives the output data LAQ <8> of the input / output sense amplifier 513 and outputs it to the global input / output bus GIO <0>, and the driver 540 outputs the output data LAQ of the input / output sense amplifier 513. Drives <8> to output to the global I / O bus GIO <8>.

반면, 어드레스 신호 ADDX8가 로우인 경우 하위 글로벌 입출력 버스 인에이블신호 L_GIOEN80 및 상위 글로벌 입출력 버스 인에이블신호 U_GIOEN81가 하이가 된다.On the other hand, when the address signal ADDX8 is low, the lower global I / O bus enable signal L_GIOEN80 and the upper global I / O bus enable signal U_GIOEN81 become high.

이에 따라, 구동부(520)는 입출력 센스앰프(511)의 출력 데이터 LAQ<0>를 구동하여 글로벌 입출력 버스 GIO<0>로 출력하고, 구동부(540)는 입출력 센스앰프(511)의 출력 데이터 LAQ<0>를 글로벌 입출력 버스 GIO<8>로 출력한다.Accordingly, the driver 520 drives the output data LAQ <0> of the input / output sense amplifier 511 and outputs it to the global input / output bus GIO <0>, and the driver 540 outputs the output data LAQ of the input / output sense amplifier 511. Outputs <0> to the global I / O bus GIO <8>.

즉, X16 입/출력 구성인 경우는 종래와 같이 구동부(520, 540) 각각이 해당되는 출력 데이터 LAQ<0>, LAQ<8>를 구동하여 글로벌 입출력 버스 GIO<0>, GIO<8>로 출력하고, X8 입/출력 구성인 경우는 어드레스 신호 ADDX8에 따라 항상 동일한 출력 데이터 LAQ<0> 또는 LAQ<8>를 구동하여 글로벌 입출력 버스 GIO<0>, GIO<8>로 출력한다.That is, in the case of the X16 input / output configuration, each of the driving units 520 and 540 drives corresponding output data LAQ <0> and LAQ <8> to the global input / output buses GIO <0> and GIO <8>. In the case of the X8 input / output configuration, the same output data LAQ <0> or LAQ <8> is always driven in accordance with the address signal ADDX8 to output to the global input / output buses GIO <0> and GIO <8>.

이에 따라, X8 입/출력 구성인 경우 구동부(520, 540)의 구동 능력이 2배로 향상되고, 배선의 폭도 2배로 증가되는 효과를 얻을 수 있다.Accordingly, in the case of the X8 input / output configuration, the driving capability of the driving units 520 and 540 is doubled, and the width of the wiring is also doubled.

그 다음, 멀티플렉서부(550)는 글로벌 입출력 버스 GIO<0> 및 글로벌 입출력 버스 GIO<8>에 실린 데이터를 인가받는다. 이때, 제어부(560)에 의해 인에이블 신호 EN80와 인에이블 신호 EN81가 동시에 하이가 되어 멀티플렉서부(550)는 글로벌 입출력 버스 GIO<0> 및 글로벌 입출력 버스 GIO<8>에 실린 데이터를 동시에 출력한다. 이에 따라, 멀티플렉서부(550)의 구동 능력이 2배로 향상된다. Next, the multiplexer unit 550 receives data loaded on the global input / output bus GIO <0> and the global input / output bus GIO <8>. At this time, the enable signal EN80 and the enable signal EN81 are simultaneously high by the controller 560, and the multiplexer 550 simultaneously outputs data loaded on the global input / output bus GIO <0> and the global input / output bus GIO <8>. . Accordingly, the driving capability of the multiplexer unit 550 is doubled.

여기서, 멀티플렉서부(570)는 턴 오프되어 동작하지 않는다.Here, the multiplexer unit 570 is turned off and does not operate.

이상에서 설명한 바와 같이, 본 발명의 반도체 메모리 장치의 글로벌 입출력 버스 제어회로는, X8 입/출력 구성시 동시에 활성화되지 않는 글로벌 입출력 버스(GIO)를 인접하여 배치함으로써 글로벌 입출력 버스(GIO) 사이의 커플링 노이즈(coupling noise)를 감소시킬 수 있는 효과가 있다. As described above, the global input / output bus control circuit of the semiconductor memory device of the present invention couples the global input / output bus (GIO) by adjacently arranging the global input / output bus (GIO) which is not activated at the same time in the X8 input / output configuration. There is an effect that can reduce the coupling noise (coupling noise).

또한, 본 발명은 X8 입/출력 구성시 인접한 글로벌 입출력 버스(GIO)에 동일한 데이터가 실리도록 함으로써 글로벌 입출력 버스(GIO)의 속도 및 데이터 액세스 타임(tAA)을 향상시킬 수 있는 효과가 있다. In addition, the present invention has the effect of improving the speed and data access time (tAA) of the global input / output bus (GIO) by having the same data is loaded on the adjacent global input / output bus (GIO) in the X8 input / output configuration.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (13)

다수개의 로컬 입출력 버스에 실린 데이터를 인가받아 센싱 및 증폭하여 다수개의 출력 데이터를 출력하는 다수개의 입출력 센스앰프;A plurality of input / output sense amplifiers for receiving data carried on a plurality of local input / output buses, sensing and amplifying the output data, and outputting a plurality of output data; 글로벌 입출력 버스 인에이블 신호, 입/출력 구성신호 및 어드레스 신호를 인가받아 상기 입/출력 구성신호 및 상기 어드레스 신호의 상태에 따라 선택적으로 인에이블되는 하위/상위 글로벌 입출력 버스 인에이블 신호를 출력하는 제 1 제어부;Receiving a global input / output bus enable signal, an input / output configuration signal, and an address signal, and outputting a lower / higher global input / output bus enable signal selectively enabled according to states of the input / output configuration signal and the address signal; 1 control unit; 상기 다수개의 출력 데이터를 인가받아 상기 하위/상위 글로벌 입출력 버스 인에이블 신호에 의해 최소 입/출력 구성시 다수개의 글로벌 입출력 버스로 동일한 데이터를 출력하는 다수개의 구동부; 및A plurality of drivers configured to receive the plurality of output data and output the same data to a plurality of global I / O buses when minimum input / output is configured by the lower / higher global I / O bus enable signals; And 상기 입/출력 구성신호 및 제 1 인에이블 신호에 의해 상기 다수개의 글로벌 입출력 버스에 실린 데이터를 선택적으로 출력하는 출력수단Output means for selectively outputting data carried on the plurality of global input / output buses by the input / output configuration signal and the first enable signal 을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 글로벌 입출력 버스 제어회로.A global input / output bus control circuit of a semiconductor memory device comprising a. 제 1 항에 있어서, 상기 다수개의 로컬 입출력 버스는 특정 개수 단위로 그룹을 형성하며, 각 그룹은 쉴드 라인에 의해 서로 분리됨을 특징으로 하는 반도체 메모리 장치의 글로벌 입출력 버스 제어회로.The global I / O bus control circuit of claim 1, wherein the plurality of local I / O buses form groups in a specific number unit, and each group is separated from each other by a shield line. 제 1 항에 있어서, 상기 구동부는The method of claim 1, wherein the driving unit 상기 다수개의 출력 데이터를 인가받아 상기 하위 글로벌 입출력 버스 인에이블 신호에 따라 선택적으로 구동하여 제 1 글로벌 입출력 버스로 출력하는 제 1 구동부; 및A first driver which receives the plurality of output data and selectively drives the plurality of output data according to the lower global I / O bus enable signal to output the first global I / O bus; And 상기 다수개의 출력 데이터를 인가받아 상기 상위 글로벌 입출력 버스 인에이블 신호에 따라 선택적으로 구동하여 제 2 글로벌 입출력 버스로 출력하는 제 2 구동부A second driver that receives the plurality of output data and selectively drives the plurality of output data according to the upper global I / O bus enable signal to output the second global I / O bus 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 글로벌 입출력 버스 제어회로.A global input / output bus control circuit of a semiconductor memory device comprising a. 제 1 항에 있어서, 상기 구동부는The method of claim 1, wherein the driving unit 제 1 하위/상위 글로벌 입출력 버스 인에이블 신호를 인가받아 상기 제 1 하위/상위 글로벌 입출력 버스 인에이블 신호의 상태에 따라 제 1 출력 데이터를 반전하여 출력하는 제 1 논리 조합수단;First logic combining means for receiving a first low / high global input / output bus enable signal and inverting and outputting first output data according to a state of the first low / high global input / output bus enable signal; 제 2 하위/상위 글로벌 입출력 버스 인에이블 신호를 인가받아 상기 제 2 하위/상위 글로벌 입출력 버스 인에이블 신호의 상태에 따라 제 2 출력 데이터를 반전하여 출력하는 제 2 논리 조합수단;Second logic combining means for receiving a second low / high global input / output bus enable signal and inverting and outputting second output data according to a state of the second low / high global input / output bus enable signal; 상기 제 1 하위/상위 글로벌 입출력 버스 인에이블 신호 및 상기 제 2 하위/상위 글로벌 입출력 버스 인에이블 신호를 인가받아 낸드 연산하여 출력하는 제 1 낸드 게이트;A first NAND gate receiving the first lower and upper global I / O bus enable signal and the second lower and upper global I / O bus enable signal and performing NAND operation on the first NAND gate; 상기 제 1 낸드 게이트의 출력에 따라 상기 제 1 논리 조합수단 및 상기 제 2 논리 조합수단의 출력을 전원전압 레벨 또는 접지전압 레벨로 유지하는 레벨 유지부; 및A level holding unit maintaining the outputs of the first logic combining means and the second logic combining means at a power supply voltage level or a ground voltage level according to the output of the first NAND gate; And 상기 제 1 논리 조합수단 및 상기 제 2 논리 조합수단의 출력을 인가받아 상기 제 1 논리 조합수단 및 상기 제 2 논리 조합수단의 출력에 따라 상기 다수개의 글로벌 입출력 버스를 상기 전원전압 레벨 또는 접지전압 레벨로 설정하는 레벨 설정부The power supply voltage level or the ground voltage level may be applied to the plurality of global input / output buses according to the outputs of the first logic combining means and the second logic combining means. Level setting section to set to 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 글로벌 입출력 버스 제어회로.A global input / output bus control circuit of a semiconductor memory device comprising a. 제 4 항에 있어서, 상기 제 1 논리 조합수단은The method of claim 4, wherein the first logical combining means 상기 제 1 상위/하위 글로벌 입출력 버스 인에이블 신호를 인가받아 반전하여 출력하는 제 1 인버터;A first inverter receiving the first upper / lower global input / output bus enable signal and inverting the first upper / lower global input / output bus enable signal; 상기 제 1 인버터의 출력을 인가받아 반전하여 출력하는 제 2 인버터;A second inverter receiving the output of the first inverter and inverting the output; 상기 제 2 인버터의 출력을 인가받아 반전하여 출력하는 제 3 인버터;A third inverter receiving the output of the second inverter and inverting the output; 상기 제 2 인버터의 출력 및 상기 제 3 인버터의 출력에 의해 제어되어 상기 제 1 입출력 센스앰프로부터 출력된 데이터를 반전하여 출력하는 제 4 인버터; 및A fourth inverter controlled by an output of the second inverter and an output of the third inverter to invert and output data output from the first input / output sense amplifier; And 상기 제 2 인버터의 출력 및 상기 제 3 인버터의 출력에 의해 제어되어 상기 제 1 입출력 센스앰프로부터 출력된 데이터를 반전하여 출력하는 제 5 인버터A fifth inverter controlled by an output of the second inverter and an output of the third inverter to invert and output data output from the first input / output sense amplifier 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 글로벌 입출력 버스 제어회로.A global input / output bus control circuit of a semiconductor memory device comprising a. 제 4 항에 있어서, 상기 제 2 논리 조합수단은The method of claim 4, wherein the second logical combining means 상기 제 2 하위/상위 글로벌 입출력 버스 인에이블 신호를 인가받아 반전하여 출력하는 제 6 인버터;A sixth inverter configured to receive the second lower / higher global input / output bus enable signal and to invert the output signal; 상기 제 6 인버터의 출력을 인가받아 반전하여 출력하는 제 7 인버터;A seventh inverter receiving the output of the sixth inverter and inverting the output; 상기 제 7 인버터의 출력을 인가받아 반전하여 출력하는 제 8 인버터;An eighth inverter receiving the output of the seventh inverter and inverting the output; 상기 제 7 인버터의 출력 및 상기 제 8 인버터의 출력에 의해 제어되어 상기 제 2 입출력 센스앰프로부터 출력된 데이터를 반전하여 출력하는 제 9 인버터; 및A ninth inverter controlled by an output of the seventh inverter and an output of the eighth inverter to invert and output data output from the second input / output sense amplifier; And 상기 제 7 인버터의 출력 및 상기 제 8 인버터의 출력에 의해 제어되어 상기 제 2 입출력 센스앰프로부터 출력된 데이터를 반전하여 출력하는 제 10 인버터A tenth inverter controlled by an output of the seventh inverter and an output of the eighth inverter to invert and output data output from the second input / output sense amplifier 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 글로벌 입출력 버스 제어회로.A global input / output bus control circuit of a semiconductor memory device comprising a. 제 3 항에 있어서, 최소 입/출력 구성시에 인에이블되는 상기 제 1 글로벌 입출력 버스와 최대 입/출력 구성시에 인에이블되는 상기 제 2 글로벌 입출력 버스를 서로 인접하게 배치하여 하나의 그룹을 형성하는 것을 특징으로 하는 반도체 메모리 장치의 글로벌 입출력 버스 제어회로.4. The method of claim 3, wherein the first global I / O bus enabled in the minimum input / output configuration and the second global I / O bus enabled in the maximum input / output configuration are disposed adjacent to each other to form a group. A global input / output bus control circuit for a semiconductor memory device. 제 1 항에 있어서, 상기 제 1 제어부는The method of claim 1, wherein the first control unit 상기 어드레스 신호를 인가받아 반전하여 출력하는 제 11 인버터;An eleventh inverter receiving the address signal and inverting and outputting the address signal; 상기 입/출력 구성신호를 인가받아 반전하여 출력하는 제 12 인버터;A twelfth inverter receiving the input / output configuration signal and inverting the output signal; 글로벌 입출력 버스 인에이블 신호, 상기 어드레스 신호 및 전원 전압을 인가받아 논리 조합하여 제 1 하위 글로벌 입출력 버스 인에이블 신호 및 제 2 하위 글로벌 입출력 버스 인에이블 신호를 출력하는 하위 글로벌 입출력 버스 제어부; 및 A lower global input / output bus controller configured to receive a global input / output bus enable signal, the address signal, and a power supply voltage and perform a logical combination to output a first lower global input / output bus enable signal and a second lower global input / output bus enable signal; And 상기 글로벌 입출력 버스 인에이블 신호, 상기 어드레스 신호 및 전원 전압을 인가받아 논리 조합하여 제 1 상위 글로벌 입출력 버스 인에이블 신호 및 제 2 상위 글로벌 입출력 버스 인에이블 신호를 출력하는 상위 글로벌 입출력 버스 제어부An upper global I / O bus controller configured to receive the global I / O bus enable signal, the address signal and the power supply voltage and perform a logical combination to output a first upper global I / O bus enable signal and a second upper global I / O bus enable signal 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력회로.And a data output circuit of the semiconductor memory device. 제 8 항에 있어서, 상기 하위 글로벌 입출력 버스 제어부는The method of claim 8, wherein the lower global I / O bus control unit 상기 어드레스 신호 및 상기 제 11 인버터의 출력을 인가받아 낸드 연산하여 출력하는 제 2 낸드 게이트;A second NAND gate receiving the address signal and the output of the eleventh inverter and performing NAND operation on the address signal; 상기 제 11 인버터 및 상기 제 12 인버터의 출력을 인가받아 낸드 연산하여 출력하는 제 3 낸드 게이트;A third NAND gate that receives the outputs of the eleventh inverter and the twelfth inverter, and outputs the NAND operation; 상기 글로벌 입출력 버스 인에이블 신호, 상기 제 2 낸드 게이트의 출력 및 상기 전원전압을 인가받아 낸드 연산하여 출력하는 제 4 낸드 게이트;A fourth NAND gate receiving the global input / output bus enable signal, an output of the second NAND gate, and the power supply voltage, and outputting the NAND operation; 상기 글로벌 입출력 버스 인에이블 신호, 상기 제 3 낸드 게이트의 출력 및 상기 제 2 인버터의 출력을 인가받아 낸드 연산하여 출력하는 제 5 낸드 게이트;A fifth NAND gate receiving the global input / output bus enable signal, an output of the third NAND gate, and an output of the second inverter by NAND operation; 상기 제 4 낸드 게이트의 출력을 인가받아 반전하여 상기 제 1 하위 글로벌 입출력 버스 인에이블 신호를 출력하는 제 13 인버터; 및A thirteenth inverter receiving the output of the fourth NAND gate and inverting the fourth NAND gate to output the first lower global input / output bus enable signal; And 상기 제 5 낸드 게이트의 출력을 인가받아 반전하여 상기 제 2 하위 글로벌 입출력 버스 인에이블 신호를 출력하는 제 14 인버터A fourteenth inverter configured to receive and invert the output of the fifth NAND gate to output the second lower global I / O bus enable signal; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 글로벌 입출력 버스 제어회로.A global input / output bus control circuit of a semiconductor memory device comprising a. 제 8 항에 있어서, 상기 상위 글로벌 입출력 버스 제어부는The method of claim 8, wherein the upper global I / O bus controller 상기 제 11 인버터 및 상기 제 12 인버터의 출력을 인가받아 낸드 연산하여 출력하는 제 6 낸드 게이트;A sixth NAND gate that receives the outputs of the eleventh inverter and the twelfth inverter, and outputs the NAND operation; 상기 어드레스 신호 및 상기 제 11 인버터의 출력을 인가받아 낸드 연산하여 출력하는 제 7 낸드 게이트;A seventh NAND gate receiving the address signal and the output of the eleventh inverter and performing NAND operation on the address signal; 상기 글로벌 입출력 버스 인에이블 신호, 상기 제 6 낸드 게이트의 출력 및 상기 전원전압을 인가받아 낸드 연산하여 출력하는 제 8 낸드 게이트;An eighth NAND gate receiving the global input / output bus enable signal, an output of the sixth NAND gate, and the power supply voltage to perform NAND operation; 상기 글로벌 입출력 버스 인에이블 신호, 상기 제 7 낸드 게이트 및 상기 제 2 인버터의 출력을 인가받아 낸드 연산하여 출력하는 제 9 낸드 게이트;A ninth NAND gate receiving the global input / output bus enable signal, the outputs of the seventh NAND gate and the second inverter, and performing NAND operation on the NAND gate; 상기 제 8 낸드 게이트의 출력을 인가받아 반전하여 제 1 상위 글로벌 입출력 버스 인에이블 신호를 출력하는 제 15 인버터; 및A fifteenth inverter configured to receive the output of the eighth NAND gate and invert the output signal to output a first upper global I / O bus enable signal; And 상기 제 9 낸드 게이트의 출력을 인가받아 반전하여 제 2 상위 글로벌 입출 력 버스 인에이블 신호를 출력하는 제 16 인버터A sixteenth inverter configured to receive and invert the output of the ninth NAND gate to output a second upper global I / O bus enable signal; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 글로벌 입출력 버스 제어회로.A global input / output bus control circuit of a semiconductor memory device comprising a. 제 1 항에 있어서, 상기 출력수단은 최대 입/출력 구성시 상기 다수개의 글로벌 입출력 버스에 실린 데이터 전부를 출력하고, 상기 최소 입/출력 구성시 상기 다수개의 글로벌 입출력 버스에 실린 데이터 중 하나만 출력하는 것을 특징으로 하는 반도체 메모리 장치의 글로벌 입출력 버스 제어회로.The apparatus of claim 1, wherein the output unit outputs all of the data contained in the plurality of global I / O buses at the maximum input / output configuration, and outputs only one of the data contained in the plurality of global I / O buses at the minimum input / output configuration. A global input / output bus control circuit for a semiconductor memory device. 제 1 항에 있어서, 상기 출력수단은The method of claim 1, wherein the output means 상기 제 1 인에이블 신호 및 상기 입/출력 구성신호를 인가받아 상기 입/출력 구성신호의 상태에 따라 상기 다수개의 글로벌 입출력 버스에 실린 데이터를 선택적으로 출력하기 위한 제 2 인에이블 신호 및 제 3 인에이블 신호를 출력하는 제 2 제어부; 및A second enable signal and a third enable for receiving the first enable signal and the input / output configuration signal and selectively outputting data carried on the plurality of global input / output buses according to a state of the input / output configuration signal; A second controller for outputting an enable signal; And 상기 다수개의 글로벌 입출력 버스에 실린 데이터를 인가받아 상기 제 2 인에이블 신호 및 상기 제 3 인에이블 신호에 따라 선택적으로 출력하는 멀티플렉서부A multiplexer unit for receiving data carried on the plurality of global I / O buses and selectively outputting the data according to the second enable signal and the third enable signal. 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 글로벌 입출력 버스 제어회로.A global input / output bus control circuit of a semiconductor memory device comprising a. 제 12 항에 있어서, 상기 제 2 제어부는The method of claim 12, wherein the second control unit 상기 제 1 인에이블 신호, 전원전압을 인가받아 낸드 연산하여 출력하는 제 10 낸드 게이트;A tenth NAND gate receiving the first enable signal and a power supply voltage to perform NAND operation; 상기 제 1 인에이블 신호, 상기 입/출력 구성신호의 반전신호를 인가받아 낸드 연산하여 출력하는 제 11 낸드 게이트;An eleventh NAND gate receiving the first enable signal and an inverted signal of the input / output configuration signal and outputting a NAND operation; 상기 제 10 낸드 게이트의 출력을 인가받아 반전하여 상기 제 2 인에이블 신호를 출력하는 제 17 인버터; 및 A seventeenth inverter receiving the output of the tenth NAND gate and inverting the same to output the second enable signal; And 상기 제 11 낸드 게이트의 출력을 인가받아 반전하여 상기 제 3 인에이블 신호를 출력하는 제 18 인버터An eighteenth inverter configured to receive the output of the eleventh NAND gate and invert the output signal to output the third enable signal; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력회로.And a data output circuit of the semiconductor memory device.
KR1020050108479A 2005-11-14 2005-11-14 Global i/o bus control circuit of semiconductor memory device KR100649831B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050108479A KR100649831B1 (en) 2005-11-14 2005-11-14 Global i/o bus control circuit of semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050108479A KR100649831B1 (en) 2005-11-14 2005-11-14 Global i/o bus control circuit of semiconductor memory device

Publications (1)

Publication Number Publication Date
KR100649831B1 true KR100649831B1 (en) 2006-11-27

Family

ID=37713573

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050108479A KR100649831B1 (en) 2005-11-14 2005-11-14 Global i/o bus control circuit of semiconductor memory device

Country Status (1)

Country Link
KR (1) KR100649831B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9570168B2 (en) 2014-08-22 2017-02-14 Samsung Electronics Co., Ltd. Nonvolatile memory device with reduced coupling noise and driving method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001155485A (en) 1999-11-29 2001-06-08 Mitsubishi Electric Corp Semiconductor memory
KR20020017307A (en) * 2000-08-29 2002-03-07 박종섭 Semiconductor memory device of multi bank structure
KR20020066012A (en) * 2001-02-08 2002-08-14 삼성전자 주식회사 Semiconductor memory device and signal line arrangement method thereof
KR20050100285A (en) * 2004-04-13 2005-10-18 주식회사 하이닉스반도체 Data input-output apparatus of memory device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001155485A (en) 1999-11-29 2001-06-08 Mitsubishi Electric Corp Semiconductor memory
KR20020017307A (en) * 2000-08-29 2002-03-07 박종섭 Semiconductor memory device of multi bank structure
KR20020066012A (en) * 2001-02-08 2002-08-14 삼성전자 주식회사 Semiconductor memory device and signal line arrangement method thereof
KR20050100285A (en) * 2004-04-13 2005-10-18 주식회사 하이닉스반도체 Data input-output apparatus of memory device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9570168B2 (en) 2014-08-22 2017-02-14 Samsung Electronics Co., Ltd. Nonvolatile memory device with reduced coupling noise and driving method thereof

Similar Documents

Publication Publication Date Title
US8559254B2 (en) Precharging circuit and semiconductor memory device including the same
KR100755370B1 (en) Semiconductor memory device
US20040218460A1 (en) Synchronous memory device for preventing erroneous operation due to DQS ripple
US8400855B2 (en) Semiconductor device
US7554864B2 (en) Semiconductor memory device including a global input/output line of a data transfer path and its surrounding circuits
US9070428B2 (en) Semiconductor device
KR20080113729A (en) Input output line sense amplifier and semiconductor device
JP4596831B2 (en) Multiport memory device
US7200065B2 (en) Input/output circuit
KR100920829B1 (en) Semiconductor memory device
US6373782B1 (en) Semiconductor device with reduced error operation caused by threshold voltage variation
KR100649831B1 (en) Global i/o bus control circuit of semiconductor memory device
US7813197B2 (en) Write circuit of memory device
TW200537519A (en) Multi-port memory device
US8289794B2 (en) Integrated circuit
CN110998732B (en) Input buffer circuit
US8750054B2 (en) Data input/output circuit and semiconductor memory device
US6643201B2 (en) Memory device having read charge control, write charge control and floating or precharge circuits
KR101559500B1 (en) Circuit for driving bitline sense amplifier of semiconductor memory device and method of operating driver for bitline sense amplifier
KR101057193B1 (en) Data control circuit and semiconductor memory device using same
KR100895372B1 (en) Semiconductor memory device
KR100744688B1 (en) Device for driving global signal
KR20070049399A (en) I/o timing control circuit of semiconductor memory device
KR20130123934A (en) Input output sense amplifier and semiconductor apparatus including the same
KR20080083397A (en) Write driver and semiconductor memory apparatus using the same

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101025

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee