KR20070049399A - I/o timing control circuit of semiconductor memory device - Google Patents

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KR20070049399A KR1020050106520A KR20050106520A KR20070049399A KR 20070049399 A KR20070049399 A KR 20070049399A KR 1020050106520 A KR1020050106520 A KR 1020050106520A KR 20050106520 A KR20050106520 A KR 20050106520A KR 20070049399 A KR20070049399 A KR 20070049399A
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Abstract

본 발명은 반도체 메모리 장치의 입출력 타이밍 제어회로에 관한 것으로, 입/출력 구성에 따라 데이터를 출력하기 위한 타이밍을 서로 다르게 제어하기 위해, 제 1 인에이블 신호, 제 1 입/출력 구성신호, 제 2 입/출력 구성신호 및 어드레스 신호를 입력받아 입/출력 구성에 따라 다수개의 글로벌 버스에 실린 해당 데이터를 선택적으로 출력하되, 제 2 입/출력 구성신호의 활성화시 제 1 인에이블 신호를 제 1 지연시간으로 지연시키고, 제 1 입/출력 구성신호의 활성화시 제 1 인에이블 신호를 제 1 지연시간보다 더 긴 제 2 지연시간으로 지연시키는 제 1 데이터 출력 제어수단; 및 데이터 출력 제어수단의 출력을 버퍼링하여 다수개의 데이터 입/출력 핀으로 출력하는 출력 버퍼부를 포함하여 X8 입/출력 구성에서 데이터를 출력하기 위한 제어신호의 타이밍을 X16 입/출력 구성에서의 제어신호의 타이밍보다 앞서도록 함으로써 데이터 전송 속도를 향상시킬 수 있고, X16 입/출력 구성에서 동작 마진을 확보하여 안정적으로 동작할 수 있는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input / output timing control circuit of a semiconductor memory device, and includes a first enable signal, a first input / output configuration signal, and a second to control timing for outputting data differently according to an input / output configuration. Receives input / output configuration signals and address signals and selectively outputs corresponding data on a plurality of global buses according to the input / output configuration, but delays the first enable signal when the second input / output configuration signal is activated. First data output control means for delaying with time and delaying the first enable signal with a second delay time longer than the first delay time upon activation of the first input / output configuration signal; And an output buffer unit for buffering the output of the data output control means and outputting the data to a plurality of data input / output pins. The timing of the control signal for outputting data in the X8 input / output configuration is controlled by the X16 input / output configuration. It is possible to improve the data transfer speed by advancing ahead of the timing and to operate stably by securing an operating margin in the X16 input / output configuration.

글로벌 버스, X8, X16 Global Bus, X8, X16

Description

반도체 메모리 장치의 입출력 타이밍 제어회로{I/O TIMING CONTROL CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}I / O TIMING CONTROL CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}

도 1은 종래의 반도체 메모리 장치에서 메모리 셀의 데이터 리드(read) 경로를 개략적으로 나타낸 블럭 다이어그램.1 is a block diagram schematically illustrating a data read path of a memory cell in a conventional semiconductor memory device.

도 2는 도 1에 도시된 출력부의 상세 회로도.FIG. 2 is a detailed circuit diagram of the output unit shown in FIG. 1. FIG.

도 3 및 도 4는 도 2에 도시된 데이터 멀티플렉서부의 상세 회로도.3 and 4 are detailed circuit diagrams of the data multiplexer portion shown in FIG.

도 5 및 도 6은 도 2에 도시된 제어부의 상세 회로도.5 and 6 are detailed circuit diagrams of the control unit shown in FIG. 2;

도 7은 종래의 반도체 메모리 장치에서 메모리 셀의 데이터 리드(read) 동작을 나타낸 타이밍도.7 is a timing diagram illustrating a data read operation of a memory cell in a conventional semiconductor memory device.

도 8은 본 발명에 따른 반도체 메모리 장치에서 메모리 셀의 데이터 리드(read) 경로를 개략적으로 나타낸 블럭 다이어그램.8 is a block diagram schematically illustrating a data read path of a memory cell in a semiconductor memory device according to the present invention.

도 9는 도 8에 도시된 출력부의 상세 회로도.9 is a detailed circuit diagram of an output unit shown in FIG. 8;

도 10 및 도 11은 도 9에 도시된 제어부의 상세 회로도.10 and 11 are detailed circuit diagrams of the control unit shown in FIG. 9;

도 12는 본 발명에 따른 반도체 메모리 장치에서 메모리 셀의 데이터 리드(read) 동작을 나타낸 타이밍도.12 is a timing diagram illustrating a data read operation of a memory cell in the semiconductor memory device according to the present invention.

본 발명은 반도체 메모리의 입출력 타이밍 제어회로에 관한 것으로, 특히 입/출력 구성에 따라 데이터를 출력하기 위한 타이밍을 서로 다르게 제어할 수 있도록 하는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input / output timing control circuit of a semiconductor memory, and in particular, a technique for controlling timing for outputting data differently according to an input / output configuration.

통상적으로 데이터 입/출력핀(DQ)을 통해 입력된 데이터를 메모리 셀 어레이로 전달하기 위한 데이터 버스를 글로벌 I/O 버스(GIO)라 하며, 셀 어레이 내부에는 각 비트라인과 글로벌 I/O 버스(GIO) 간의 데이터 전달을 위한 계층적인 I/O 버스 구조를 포함하고 있다. In general, a data bus for transferring data input through a data input / output pin (DQ) to a memory cell array is called a global I / O bus (GIO), and each bit line and a global I / O bus inside a cell array. It includes a hierarchical I / O bus structure for data transfer between GIOs.

도 1은 종래의 반도체 메모리 장치에서 메모리 셀의 데이터 리드(read) 경로를 개략적으로 나타낸 블럭 다이어그램이다. 1 is a block diagram schematically illustrating a data read path of a memory cell in a conventional semiconductor memory device.

도 1을 참조하면, 데이터 리드 경로는 메모리 셀 어레이(100), 입출력 센스앰프(200), 출력부(300)를 포함한다. Referring to FIG. 1, the data read path includes a memory cell array 100, an input / output sense amplifier 200, and an output unit 300.

데이터 리드시 외부로부터 인가된 X, Y 어드레스에 의해서 선택된 메모리 셀에 데이터를 저장하는 메모리 셀 어레이(100)로부터 읽혀진 데이터는 입출력 센스앰프(200)를 통해 증폭되어 로컬 입/출력 버스 LIO<0:j>으로 출력되고, 증폭된 데이터는 출력부(300)를 거쳐 데이터 입/출력핀 DQ<0:j>을 통해 외부로 출력된다. When data is read, data read from the memory cell array 100 storing data in a memory cell selected by an X and Y address applied from the outside is amplified through the input / output sense amplifier 200 and local input / output bus LIO <0: j> and the amplified data is output to the outside through the data input / output pins DQ <0: j> via the output unit 300.

도 2는 도 1에 도시된 출력부(300)의 상세 회로도이다.2 is a detailed circuit diagram of the output unit 300 shown in FIG. 1.

이하의 설명에서는 로컬 입/출력 버스 LIO<0:j>와 데이터 입/출력핀 DQ<0:j>이 각각 16개인 경우를 예를 들어 설명한다.In the following description, a case where the local input / output bus LIO <0: j> and the data input / output pins DQ <0: j> are each 16 is described as an example.

출력부(300)는 구동부(310, 320), 데이터 멀티플렉서부(330, 340), 데이터 제어부(350, 360) 및 출력 버퍼부(370, 380)를 포함하여, 로컬 입/출력 버스 LIO<0:15>에 실린 데이터를 입/출력 구성신호 X8, X16에 따라 데이터 입/출력핀 DQ<0:15>을 각각 8개씩 제어하여 출력한다.The output unit 300 includes the driving units 310 and 320, the data multiplexer units 330 and 340, the data control units 350 and 360, and the output buffer units 370 and 380, and the local input / output bus LIO <0. The data contained in: 15> is controlled by eight data input / output pins DQ <0:15> according to the input / output configuration signals X8 and X16.

구동부(310)는 로컬 입/출력 버스 LIO<0:7>에 실린 데이터를 각 뱅크와 연결된 글로벌 I/O 버스 GIO<0:7>로 구동하고, 구동부(320)는 로컬 입/출력 버스 LIO<8:15>에 실린 데이터를 각 뱅크와 연결된 글로벌 I/O 버스 GIO<8:15>로 구동한다.The driver 310 drives data loaded on the local input / output bus LIO <0: 7> to the global I / O bus GIO <0: 7> connected to each bank, and the driver 320 drives the local input / output bus LIO. Drive the data in <8:15> to the global I / O bus GIO <8:15> associated with each bank.

그리고, 데이터 멀티플렉서부(330)는 X8 입/출력 구성시에만 동작하여 글로벌 I/0 버스 GIO<0:7>에 실린 데이터 및 글로벌 I/0 버스 GIO<8:15>에 실린 데이터를 제어부(350)에 의해 제어되어 선택적으로 출력하고, 데이터 멀티플렉서부(340)는 X16 입출력 구성시에만 동작하여 글로벌 I/0 버스 GIO<8:15>에 실린 데이터를 제어부(360)에 의해 제어되어 선택적으로 출력한다. In addition, the data multiplexer unit 330 operates only at the X8 input / output configuration to control the data loaded on the global I / 0 bus GIO <0: 7> and the data loaded on the global I / 0 bus GIO <8:15>. The data multiplexer unit 340 operates only at the X16 input / output configuration to control the data loaded on the global I / 0 bus GIO <8:15> by the control unit 360. Output

그리고, 제어부(350)는 X8 입/출력 구성시에만 동작하여 인에이블 신호 EN에 의해 인에이블되어, 외부로부터 입력된 입/출력 구성신호 X8 및 어드레스 신호 ADDX8에 따라 데이터 멀티플렉서부(330)의 구동을 제어하고, 제어부(360)는 X16 입출력 구성시에만 동작하여 인에이블 신호 EN에 의해 인에이블되어, 외부로부터 입력된 입/출력 구성신호 X16에 따라 데이터 멀티플렉서부(340)의 구동을 제어한다.The controller 350 operates only at the X8 input / output configuration and is enabled by the enable signal EN to drive the data multiplexer 330 according to the input / output configuration signal X8 and the address signal ADDX8 input from the outside. The controller 360 operates only at the X16 input / output configuration and is enabled by the enable signal EN to control the driving of the data multiplexer 340 according to the input / output configuration signal X16 input from the outside.

이때, 어드레스 신호 ADDX8는 Lower 글로벌 I/0 버스 GIO<0:7>와 Upper 글로벌 I/0 버스 GIO<8:15>를 구분하기 위한 신호이다. In this case, the address signal ADDX8 is a signal for distinguishing the lower global I / 0 bus GIO <0: 7> and the upper global I / 0 bus GIO <8:15>.

그리고, 출력 버퍼부(370)는 데이터 멀티플렉서부(330)의 출력을 버퍼링하여 데이터 입/출력핀 DQ<0:7>으로 출력하고, 출력 버퍼부(380)는 데이터 멀티플렉서부(340)의 출력을 버퍼링하여 데이터 입/출력핀 DQ<8:15>으로 출력한다.The output buffer unit 370 buffers the output of the data multiplexer unit 330 to output the data input / output pins DQ <0: 7>, and the output buffer unit 380 outputs the data multiplexer unit 340. Buffer and output to the data input / output pins DQ <8:15>.

도 3은 도 2에 도시된 데이터 멀티플렉서부(330)의 상세 회로도이다.3 is a detailed circuit diagram of the data multiplexer 330 shown in FIG. 2.

데이터 멀티플렉서부(330)는 인버터 IV1∼IV4 및 래치부(331)를 포함한다. 인버터 IV1는 인에이블 신호 EN80를 입력받아 반전시켜 출력하고, 인버터 IV2는 인에이블 신호 EN80와 인버터 IV1의 출력에 제어되어 글로벌 I/0 버스 GIO<0:7>에 실린 데이터를 반전시켜 출력한다.The data multiplexer unit 330 includes inverters IV1 to IV4 and a latch unit 331. The inverter IV1 receives the enable signal EN80 and inverts it, and outputs the inverter IV2. The inverter IV2 is controlled by the output of the enable signal EN80 and the inverter IV1 to invert and output data loaded on the global I / 0 bus GIO <0: 7>.

그리고, IV3는 인에이블 신호 EN81를 입력받아 반전시켜 출력하고, 인버터 IV4는 인에이블 신호 EN81와 인버터 IV3의 출력에 제어되어 글로벌 I/0 버스 GIO<8:15>에 실린 데이터를 반전시켜 출력한다. The IV3 receives the enable signal EN81, inverts the output, and outputs the inverter IV4. The inverter IV4 is controlled by the outputs of the enable signal EN81 and the inverter IV3 to invert and output data loaded on the global I / 0 bus GIO <8:15>. .

그리고, 래치부(331)는 인버터 IV5, IV6를 포함하며, 인버터 IV2의 출력 또는 인버터 IV4의 출력을 래치하여 출력 데이터 MUXQ<0:7>를 출력한다.The latch unit 331 includes inverters IV5 and IV6, and latches the output of inverter IV2 or the output of inverter IV4 to output output data MUXQ <0: 7>.

도 4는 도 2에 도시된 데이터 멀티플렉서부(340)의 상세 회로도이다.4 is a detailed circuit diagram of the data multiplexer 340 shown in FIG. 2.

데이터 멀티플렉서부(340)는 인버터 IV7, IV8 및 래치부(341)를 포함한다.The data multiplexer unit 340 includes inverters IV7 and IV8 and a latch unit 341.

인버터 IV7는 인에이블 신호 EN16를 입력받아 반전시켜 출력하고, 인버터 IV8는 인에이블 신호 EN16와 인버터 IV7의 출력신호에 의해 제어되어 글로벌 I/0 버스 GIO<8:15>에 실린 데이터를 반전시켜 출력한다. Inverter IV7 receives the enable signal EN16 and inverts it, and outputs it.Inverter IV8 is controlled by the enable signal EN16 and the output signal of inverter IV7 to invert the data on the global I / 0 bus GIO <8:15>. do.

그리고, 래치부(341)는 인버터 IV5, IV6를 포함하며, 인버터 IV2의 출력 또는 인버터 IV4의 출력을 래치하여 출력 데이터 MUXQ<8:15>를 출력한다.The latch unit 341 includes inverters IV5 and IV6, and latches the output of the inverter IV2 or the output of the inverter IV4 to output the output data MUXQ <8:15>.

도 5는 도 2에 도시된 제어부(350)의 상세 회로도이다.FIG. 5 is a detailed circuit diagram of the controller 350 shown in FIG. 2.

제어부(350)는 지연부(351), 인버터 IV11∼IV17 및 낸드 게이트 ND1, ND2를 포함한다.The controller 350 includes a delay unit 351, inverters IV11 to IV17, and NAND gates ND1 and ND2.

지연부(351)는 인에이블 신호 EN를 일정시간 지연시켜 지연신호 ENDV0를 출력하고, 인버터 IV11는 어드레스 신호 ADDX8를 입력받아 반전시켜 출력한다.The delay unit 351 delays the enable signal EN for a predetermined time and outputs the delay signal ENDV0. The inverter IV11 receives the address signal ADDX8 and inverts the output signal.

그리고, 낸드 게이트 ND1는 지연신호 ENDV0, 인버터 IV11의 출력 및 전원전압 VDD을 입력받아 낸드 연산한다. The NAND gate ND1 receives a delay signal ENDV0, an output of the inverter IV11, and a power supply voltage VDD to perform a NAND operation.

그리고, 낸드 게이트 ND2는 지연신호 ENDV0, 어드레스 신호 ADDX8 및 입/출력 구성신호 X8를 입력받아 낸드 연산한다.The NAND gate ND2 receives a delay signal ENDV0, an address signal ADDX8, and an input / output configuration signal X8 to perform a NAND operation.

그리고, 인버터 IV12∼IV14는 낸드 게이트 ND1의 출력을 순차적으로 반전시켜 인에이블 신호 EN80를 출력하고, 인버터 IV15∼IV17는 낸드 게이트 ND2의 출력을 순차적으로 반전시켜 인에이블 신호 EN81를 출력한다.The inverters IV12 to IV14 sequentially invert the output of the NAND gate ND1 to output the enable signal EN80, and the inverters IV15 to IV17 sequentially invert the output of the NAND gate ND2 and output the enable signal EN81.

여기서, 입/출력 구성신호 X8는 X8 입/출력 구성인 경우 하이로 활성화되는 신호이며, 인에이블 신호 EN80는 어드레스 신호 ADDX8가 로우인 경우 인에이블되어 데이터 멀티플렉서부(330)가 글로벌 I/0 버스 GIO<0:7>에 실린 데이터를 출력하도록 제어하는 신호이다. 그리고, 인에이블 신호 EN81는 어드레스 신호 ADDX8가 하이인 경우 인에이블되어 데이터 멀티플렉서부(340)가 글로벌 I/0 버스 GIO<8:15>에 실린 데이터를 출력하도록 제어하는 신호이다.Here, the input / output configuration signal X8 is a signal that is activated high in the case of the X8 input / output configuration, and the enable signal EN80 is enabled when the address signal ADDX8 is low, so that the data multiplexer unit 330 becomes a global I / 0 bus. This signal controls the output of the data contained in GIO <0: 7>. The enable signal EN81 is enabled when the address signal ADDX8 is high to control the data multiplexer 340 to output data loaded on the global I / 0 bus GIO <8:15>.

도 6은 도 2에 도시된 제어부(360)의 상세 회로도이다.6 is a detailed circuit diagram of the controller 360 shown in FIG. 2.

제어부(360)는 지연부(361), 낸드 게이트 ND3 및 인버터 IV18∼IV20를 포함한다.The control unit 360 includes a delay unit 361, a NAND gate ND3, and inverters IV18 to IV20.

지연부(361)는 인에이블신호 EN를 일정시간 지연시켜 지연신호 ENDV1를 출력한다.The delay unit 361 delays the enable signal EN for a predetermined time and outputs a delay signal ENDV1.

그리고, 낸드 게이트 ND3는 인에이블 신호 EN 및 입/출력 구성 신호 X16를 입력받아 낸드 연산하여 출력하고, 인버터 IV18∼IV20는 낸드 게이트 ND3의 출력을 순차적으로 반전시켜 인에이블 신호 EN16를 출력한다.The NAND gate ND3 receives the enable signal EN and the input / output configuration signal X16 and performs NAND operation, and the inverters IV18 to IV20 sequentially invert the output of the NAND gate ND3 to output the enable signal EN16.

여기서, 입/출력 구성 신호 X16는 X16 입/출력 구성인 경우 하이로 활성화되는 신호이며, 인에이블 신호 EN16는 데이터 멀티플렉서부(340)가 글로벌 I/0 버스 GIO<8:15>에 실린 데이터를 출력하도록 제어하는 신호이다.Here, the input / output configuration signal X16 is a signal that is activated high in the case of the X16 input / output configuration, and the enable signal EN16 indicates that the data multiplexer unit 340 carries data loaded on the global I / 0 bus GIO <8:15>. Signal to control to output.

이때, 지연부(351, 361)가 갖는 지연시간은 서로 동일하다.At this time, the delay times of the delay units 351 and 361 are the same.

상기와 같은 구성을 갖는 종래의 출력부(300)는 입/출력 구성(X8 또는 X16)에 따라 동작이 구분된다.The conventional output unit 300 having the above configuration is classified according to an input / output configuration (X8 or X16).

먼저, X8 입/출력 구성인 경우는 입/출력 구성 신호 X8가 활성화되어 데이터 멀티플렉서부(330) 및 제어부(350)가 동작하고, 어드레스 신호 ADDX8에 따라 글로벌 I/0 버스 GIO<0:7>에 실린 데이터와 글로벌 I/0 버스 GIO<8:15>에 실린 데이터가 선택적으로 데이터 입/출력핀 DQ<0:7>을 통해 출력된다.First, in the case of the X8 input / output configuration, the input / output configuration signal X8 is activated to operate the data multiplexer unit 330 and the control unit 350, and the global I / 0 bus GIO <0: 7> according to the address signal ADDX8. The data in and the global I / 0 bus GIO <8:15> are optionally output via the data input / output pins DQ <0: 7>.

이때, 데이터 멀티플렉서부(340), 제어부(360)는 입/출력 구성 신호 X16가 비활성화되므로 오프(off)되어 데이터 입/출력핀 DQ<8:15>의 출력이 플로팅(Hi-Z) 상태가 된다. At this time, the data multiplexer 340 and the controller 360 are turned off because the input / output configuration signal X16 is inactivated, so that the output of the data input / output pins DQ <8:15> is in a floating (Hi-Z) state. do.

한편, X16 입/출력 구성인 경우는 입/출력 구성 신호 X16가 활성화되어 데이터 멀티플렉서부(340), 제어부(360)가 동작하여 글로벌 I/0 버스 GIO<8:15>에 실린 데이터가 데이터 입/출력핀 DQ<8:15>을 통해 출력되고, 입/출력 구성 신호 X8가 로우로 비활성화되어 어드레스 신호 ADDX8의 상태에 상관없이 인에이블 신호 EN81가 로우로 고정되고, 인에이블 신호 EN80는 하이가 되어 글로벌 I/0 버스 GIO<0:7>에 실린 데이터만 데이터 입/출력핀 DQ<0:7>을 통해 출력된다.On the other hand, in the case of the X16 input / output configuration, the input / output configuration signal X16 is activated to operate the data multiplexer unit 340 and the control unit 360 to input data on the global I / 0 bus GIO <8:15>. Output via output pin DQ <8:15>, input / output configuration signal X8 is disabled low, enable signal EN81 remains low regardless of the state of address signal ADDX8, and enable signal EN80 remains high. Only data on global I / 0 bus GIO <0: 7> is output via data input / output pins DQ <0: 7>.

도 7은 종래의 반도체 메모리 장치에서 메모리 셀의 데이터 리드(read) 동작을 나타낸 타이밍도이다.7 is a timing diagram illustrating a data read operation of a memory cell in a conventional semiconductor memory device.

이 타이밍도와 같은 동작은 클럭신호 CLK에 동기되어 동작한다.The same operation as the timing chart operates in synchronization with the clock signal CLK.

도시된 바와 같이, X8 입/출력 구성인 경우 T1 시점에 글로벌 I/0 버스 GIO에 실린 데이타가 바뀌고, X16 입/출력 구성인 경우 T3 시점에 글로벌 I/0 버스 GIO에 실린 데이타가 바뀌는 것을 볼 수 있다. 이는 8개의 데이터 입/출력핀 DQ<0:7>만 동작하는 X8 입/출력 구성에 비해 16개의 데이터 입/출력핀 DQ<0:15>이 동작하는 X16 입/출력 구성이 전력 소모, 노이즈 발생 및 글로벌 I/0 버스 GIO 경로의 차이 등의 이유로 글로벌 I/0 버스 GIO 속도가 더 느려지기 때문이다.As shown, the data loaded in the global I / 0 bus GIO is changed at the time T1 for the X8 input / output configuration, and the data loaded in the global I / 0 bus GIO at the time T3 is changed for the X16 input / output configuration. Can be. Compared to the X8 input / output configuration where only 8 data input / output pins DQ <0: 7> operate, the X16 input / output configuration with 16 data input / output pins DQ <0:15> consumes power and noise. This is because the global I / 0 bus GIO speed is slower due to occurrences and differences in the global I / 0 bus GIO path.

이에 따라, 인에이블 신호 EN80, EN81가 인에이블되는 타이밍을 인에이블 신호 EN16가 인에이블되는 타이밍과 동일하게 하여 X8 입/출력 구성에서 T2 시점에 글로벌 I/0 버스 GIO에 실린 데이터를 데이터 멀티플렉서부(330)에 의해 출력하고 출력하고, X16 입/출력 구성에서 T4 시점에 글로벌 I/0 버스 GIO에 실린 데이터를 데이터 멀티플렉서부(340)에 의해 출력한다.Accordingly, the data multiplexer section stores data loaded on the global I / 0 bus GIO at the time T2 in the X8 input / output configuration by setting the timing at which the enable signals EN80 and EN81 are enabled to be the same as the timing at which the enable signal EN16 is enabled. The data multiplexer 340 outputs and outputs the data, and outputs the data contained in the global I / 0 bus GIO at the time T4 in the X16 input / output configuration.

이때, 글로벌 I/0 버스 GIO 속도가 빠른 X8 입/출력 구성에서도 인에이블 신호 EN16의 타이밍에 맞추기 위해 불필요하게 대기하는 시간이 발생되어 더 빠른 속 도 및 특성이 요구되는 X8 입/출력 구성에 제한이 되는 문제점이 있다. At this time, even in the global I / 0 bus GIO high speed X8 input / output configuration, there is an unnecessary waiting time to meet the timing of the enable signal EN16, which limits the X8 input / output configuration that requires faster speed and characteristics. There is a problem.

본 발명은 상기와 같은 문제점을 해결하기 위해 창출된 것으로, X8 입/출력 구성에서 데이터를 출력하기 위한 제어신호와 X16 입/출력 구성에서의 제어신호가 서로 다른 타이밍에 인에이블되는 반도체 메모리 장치의 입출력 타이밍 제어회로를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and is a semiconductor memory device in which a control signal for outputting data in an X8 input / output configuration and a control signal in an X16 input / output configuration are enabled at different timings. Its purpose is to provide an input / output timing control circuit.

상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 입출력 타이밍 제어회로는, 제 1 인에이블 신호, 제 1 입/출력 구성신호, 제 2 입/출력 구성신호 및 어드레스 신호를 입력받아 입/출력 구성에 따라 다수개의 글로벌 버스에 실린 해당 데이터를 선택적으로 출력하되, 제 2 입/출력 구성신호의 활성화시 제 1 인에이블 신호를 제 1 지연시간으로 지연시키고, 제 1 입/출력 구성신호의 활성화시 제 1 인에이블 신호를 제 1 지연시간보다 더 긴 제 2 지연시간으로 지연시키는 제 1 데이터 출력 제어수단; 및 데이터 출력 제어수단의 출력을 버퍼링하여 다수개의 데이터 입/출력 핀으로 출력하는 출력 버퍼부를 포함하는 것을 특징으로 한다.In order to achieve the above object, an input / output timing control circuit of a semiconductor memory device of the present invention receives a first enable signal, a first input / output configuration signal, a second input / output configuration signal, and an address signal. Depending on the configuration, selectively outputs the corresponding data on a plurality of global buses, but delays the first enable signal to a first delay time when the second input / output configuration signal is activated, and activates the first input / output configuration signal. First data output control means for delaying the first enable signal with a second delay time longer than the first delay time; And an output buffer unit for buffering the output of the data output control means and outputting the output data to a plurality of data input / output pins.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다. Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 8은 본 발명에 따른 반도체 메모리 장치에서 메모리 셀의 데이터 리드(read) 경로를 개략적으로 나타낸 블럭 다이어그램이다. 8 is a block diagram schematically illustrating a data read path of a memory cell in a semiconductor memory device according to the present invention.

도 8을 참조하면, 데이터 리드 경로는 메모리 셀 어레이(400), 입출력 센스 앰프(500), 출력부(600)를 포함한다. Referring to FIG. 8, the data read path includes a memory cell array 400, an input / output sense amplifier 500, and an output unit 600.

데이터 리드시 외부로부터 인가된 X, Y 어드레스에 의해서 선택된 메모리 셀에 데이터를 저장하는 메모리 셀 어레이(400)로부터 읽혀진 데이터는 입출력 센스앰프(600)를 통해 증폭되어 로컬 입/출력 버스 LIO<0:j>으로 출력되고, 증폭된 데이터는 출력부(700)를 거쳐 데이터 입/출력핀 DQ<0:j>을 통해 외부로 출력된다. When data is read, data read from the memory cell array 400 storing data in a memory cell selected by an externally applied X and Y address is amplified by the input / output sense amplifier 600 to be local input / output bus LIO <0: j> and the amplified data is output to the outside through the data input / output pins DQ <0: j> via the output unit 700.

도 9는 도 8에 도시된 출력부(600)의 상세 회로도이다.9 is a detailed circuit diagram of the output unit 600 shown in FIG. 8.

출력부(600)는 구동부(610, 620), 데이터 멀티플렉서부(630, 640), 제어부(650, 660) 및 출력 버퍼부(670, 680)를 포함하여, 로컬 입/출력 버스 LIO<0:15>에 실린 데이터를 입/출력 구성신호 X8, X16에 따라 데이터 입/출력핀 DQ<0:15>을 각각 8개씩 제어하여 출력한다.The output unit 600 includes the driving units 610 and 620, the data multiplexer units 630 and 640, the control units 650 and 660, and the output buffer units 670 and 680 so that the local input / output bus LIO <0: The data shown in Fig. 15 is controlled by eight data input / output pins DQ <0:15> according to the input / output configuration signals X8 and X16.

구동부(610)는 로컬 입/출력 버스 LIO<0:7>에 실린 데이터를 각 뱅크와 연결된 글로벌 I/O 버스 GIO<0:7>로 구동하고, 구동부(620)는 입/출력 버스 IO<8:15>에 실린 데이터를 각 뱅크와 연결된 글로벌 I/O 버스 GIO<8:15>로 구동한다.The driver 610 drives data loaded on the local input / output bus LIO <0: 7> to the global I / O bus GIO <0: 7> connected to each bank, and the driver 620 input / output bus IO < 8:15> drives the global I / O bus GIO <8:15> associated with each bank.

그리고, 데이터 멀티플렉서부(630)는 글로벌 I/0 버스 GIO<0:7>에 실린 데이터 및 글로벌 I/0 버스 GIO<8:15>에 실린 데이터를 제어부(650)에 의해 제어되어 선택적으로 출력하고, 데이터 멀티플렉서부(640)는 글로벌 I/0 버스 GIO<8:15>에 실린 데이터를 제어부(660)에 의해 제어되어 선택적으로 출력한다. The data multiplexer 630 selectively controls the data loaded on the global I / 0 bus GIO <0: 7> and the data loaded on the global I / 0 bus GIO <8:15> by the controller 650. The data multiplexer 640 selectively controls the data contained in the global I / 0 bus GIO <8:15> by the controller 660.

그리고, 제어부(650)는 인에이블 신호 EN에 의해 인에이블되어, 외부로부터 입력된 입/출력 구성신호 X8, X16 및 어드레스 신호 ADDX8에 따라 데이터 멀티플렉서부(630)의 구동을 제어하고, 제어부(660)는 인에이블 신호 EN에 의해 인에이블되 어, 외부로부터 입력된 입/출력 구성신호 X16에 따라 데이터 멀티플렉서부(640)의 구동을 제어한다.The controller 650 is enabled by the enable signal EN to control the driving of the data multiplexer 630 according to the input / output configuration signals X8 and X16 and the address signal ADDX8 input from the outside, and the controller 660. ) Is enabled by the enable signal EN to control the driving of the data multiplexer unit 640 according to the input / output configuration signal X16 input from the outside.

이때, 어드레스 신호 ADDX8는 Lower 글로벌 I/0 버스 GIO<0:7>와 Upper 글로벌 I/0 버스 GIO<8:15>를 구분하기 위한 신호이다. In this case, the address signal ADDX8 is a signal for distinguishing the lower global I / 0 bus GIO <0: 7> and the upper global I / 0 bus GIO <8:15>.

그리고, 출력 버퍼부(670)는 데이터 멀티플렉서부(630)의 출력을 버퍼링하여 데이터 입/출력핀 DQ<0:7>으로 출력하고, 출력 버퍼부(680)는 데이터 멀티플렉서부(640)의 출력을 버퍼링하여 데이터 입/출력핀 DQ<8:15>으로 출력한다.The output buffer unit 670 buffers the output of the data multiplexer unit 630 to output the data input / output pins DQ <0: 7>, and the output buffer unit 680 outputs the data multiplexer unit 640. Buffer and output to the data input / output pins DQ <8:15>.

도 10은 도 9에 도시된 제어부(650)의 상세 회로도이다.FIG. 10 is a detailed circuit diagram of the control unit 650 shown in FIG. 9.

제어부(650)는 지연부(651, 653), 낸드 게이트 ND4∼ND8 및 인버터 IV21∼IV23를 포함한다.The control unit 650 includes delay units 651 and 653, NAND gates ND4 to ND8, and inverters IV21 to IV23.

지연부(651)는 인에이블 신호 EN를 입력받아 일정시간 지연시켜 지연 신호 ENX8를 출력하고, 지연부(653)는 지연 신호 ENX8를 입력받아 일정시간 지연시켜 지연 신호 ENXF0를 출력한다.The delay unit 651 receives the enable signal EN and delays a predetermined time to output the delay signal ENX8. The delay unit 653 receives the delay signal ENX8 and delays the predetermined time to output the delay signal ENXF0.

낸드 게이트 ND4는 지연 신호 ENXF0와 입/출력 구성신호 X16를 입력받아 낸드 연산하여 출력한다. 그리고, 낸드 게이트 ND5는 지연 신호 ENX8와 입/출력 구성신호 X8를 입력받아 낸드 연산하여 출력하고, 낸드 게이트 ND6는 낸드 게이트 ND4의 출력과 낸드 게이트 ND5의 출력을 낸드 연산하여 출력한다. The NAND gate ND4 receives the delay signal ENXF0 and the input / output configuration signal X16 and performs NAND operation on the NAND gate ND4. The NAND gate ND5 receives the delay signal ENX8 and the input / output configuration signal X8 and performs NAND operation, and the NAND gate ND6 performs NAND operation on the output of the NAND gate ND4 and the output of the NAND gate ND5.

이때, 지연부(651, 653)의 지연 시간은 X16 입/출력 구성인 경우에 가장 느린 글로벌 입/출력 버스 GIO의 속도에 맞추어 결정하는 것이 바람직하다.At this time, the delay times of the delay units 651 and 653 are preferably determined according to the speed of the slowest global input / output bus GIO in the case of the X16 input / output configuration.

그리고, 인버터 IV21는 어드레스 신호 ADDX8를 입력받아 반전시켜 출력하고, 낸드 게이트 ND7는 낸드 게이트 ND6의 출력, 인버터 IV21의 출력 및 전원전압 VDD을 입력받아 낸드 연산한다. The inverter IV21 receives the address signal ADDX8, inverts the output, and outputs the NAND gate ND7. The NAND gate ND7 receives the output of the NAND gate ND6, the output of the inverter IV21, and the power supply voltage VDD.

그리고, 낸드 게이트 ND8는 낸드 게이트 ND6의 출력, 어드레스 신호 ADDX8 및 입/출력 구성신호 X8를 입력받아 낸드 연산한다.The NAND gate ND8 receives an output of the NAND gate ND6, an address signal ADDX8, and an input / output configuration signal X8 to perform a NAND operation.

그리고, 인버터 IV22는 낸드 게이트 ND7의 출력을 반전시켜 인에이블 신호 EN80를 출력하고, 인버터 IV23는 낸드 게이트 ND8의 출력을 반전시켜 인에이블 신호 EN81를 출력한다.The inverter IV22 inverts the output of the NAND gate ND7 to output the enable signal EN80, and the inverter IV23 inverts the output of the NAND gate ND8 to output the enable signal EN81.

여기서, 입/출력 구성신호 X8는 X8 입/출력 구성인 경우 하이로 활성화되는 신호이며, 입/출력 구성신호 X16는 X16 입/출력 구성인 경우 하이로 활성화되는 신호이다.Here, the input / output configuration signal X8 is a signal that is activated high in the case of the X8 input / output configuration, and the input / output configuration signal X16 is a signal that is activated high in the case of the X16 input / output configuration.

그리고, 인에이블 신호 EN80는 데이터 멀티플렉서부(630)가 글로벌 I/0 버스 GIO<0:7>에 실린 데이터를 출력하도록 제어하는 신호이다. 그리고, 인에이블 신호 EN81는 데이터 멀티플렉서부(630)가 글로벌 I/0 버스 GIO<8:15>에 실린 데이터를 출력하도록 제어하는 신호이다.The enable signal EN80 is a signal for controlling the data multiplexer 630 to output data loaded on the global I / 0 bus GIO <0: 7>. The enable signal EN81 is a signal for controlling the data multiplexer 630 to output data carried on the global I / 0 bus GIO <8:15>.

상기와 같은 구성을 갖는 본 발명의 제어부(650)의 동작을 설명하면 다음과 같다.Referring to the operation of the control unit 650 of the present invention having the above configuration is as follows.

먼저, X8 입/출력 구성인 경우 입/출력 구성신호 X8가 하이로 인에이블되고, 입/출력 구성신호 X16가 로우로 디스에이블된다First, in the case of the X8 input / output configuration, the input / output configuration signal X8 is enabled high, and the input / output configuration signal X16 is disabled low.

그리고, 인에이블 신호 EN가 인에이블되면, 지연 신호 ENX8가 지연부(651)의 지연시간 이후에 인에이블되어 낸드 게이트 ND6의 출력이 하이가 된다.When the enable signal EN is enabled, the delay signal ENX8 is enabled after the delay time of the delay unit 651 so that the output of the NAND gate ND6 becomes high.

이때, 어드레스 신호 ADDX8가 하이인 경우 인에이블 신호 EN81가 하이가 되고, 어드레스 신호 ADDX8가 로우인 경우 인에이블 신호 EN80가 하이가 된다.At this time, when the address signal ADDX8 is high, the enable signal EN81 is high. When the address signal ADDX8 is low, the enable signal EN80 is high.

반면, X16 입/출력 구성인 경우 입/출력 구성신호 X8가 로우로 디스에이블되고, 입/출력 구성신호 X16이 하이로 인에이블된다. On the other hand, in the case of the X16 input / output configuration, the input / output configuration signal X8 is disabled low and the input / output configuration signal X16 is enabled high.

그리고, 인에이블 신호 EN가 인에이블되면, 지연 신호 ENXF0가 지연부(651)와 지연부(653)의 지연시간 이후에 인에이블되어 낸드 게이트 ND4의 출력이 로우가 되고 낸드 게이트 ND6의 출력은 하이가 된다.When the enable signal EN is enabled, the delay signal ENXF0 is enabled after the delay time of the delay unit 651 and the delay unit 653 so that the output of the NAND gate ND4 becomes low and the output of the NAND gate ND6 becomes high. Becomes

이때, 어드레스 신호 ADDX8는 로우로 고정(fix)되어 인에이블 신호 EN81가 로우가 되고, 낸드 게이트 ND6의 출력이 낸드 게이트 ND7과 인버터 IV22 에 의해 출력되어 인에이블 신호 EN80이 하이가 된다. 그리고, 인에이블 신호 EN81는 로우로 고정(fix)된다.At this time, the address signal ADDX8 is fixed to low so that the enable signal EN81 becomes low, and the output of the NAND gate ND6 is outputted by the NAND gate ND7 and the inverter IV22 so that the enable signal EN80 becomes high. The enable signal EN81 is fixed low.

상기한 바와 같이, X8 입/출력 구성인 경우 인에이블 신호 EN80, EN81는 지연부(651)의 지연시간 이후에 인에이블되고, X16 입/출력 구성인 경우 인에이블 신호 EN80는 지연부(651)와 지연부(653)의 지연시간 이후에 인에이블된다.As described above, in the case of the X8 input / output configuration, the enable signals EN80 and EN81 are enabled after the delay time of the delay unit 651, and in the case of the X16 input / output configuration, the enable signal EN80 is the delay unit 651. And after the delay time of the delay part 653 is enabled.

도 11은 도 9에 도시된 제어부(660)의 상세 회로도이다.FIG. 11 is a detailed circuit diagram of the controller 660 shown in FIG. 9.

제어부(660)는 지연부(661, 663), 낸드 게이트 ND9 및 인버터 IV24∼IV26를 포함한다.The control unit 660 includes delay units 661 and 663, a NAND gate ND9, and inverters IV24 to IV26.

지연부(661)는 인에이블 신호 EN을 지연시키고, 지연부(663)는 지연부(661)의 출력을 지연시켜 지연신호 ENXF1를 출력한다.The delay unit 661 delays the enable signal EN, and the delay unit 663 outputs the delay signal ENXF1 by delaying the output of the delay unit 661.

낸드 게이트 ND9는 지연신호 ENXF1와 입/출력 구성 신호 X16를 입력받아 낸 드 연산하여 출력한다. The NAND gate ND9 receives the delay signal ENXF1 and the input / output configuration signal X16 and outputs the result of NAND operation.

그리고, 인버터 IV24∼IV25는 낸드 게이트 ND9의 출력을 반전하여 인에이블 신호 EN16를 출력한다.The inverters IV24 to IV25 invert the output of the NAND gate ND9 to output the enable signal EN16.

여기서, 지연부(661, 663)의 지연 시간은 X16 입/출력 구성인 경우에 가장 느린 글로벌 입/출력 버스 GIO의 속도에 맞추어 결정하는 것이 바람직하다.Here, the delay times of the delay parts 661 and 663 are preferably determined according to the speed of the slowest global input / output bus GIO in the case of the X16 input / output configuration.

그리고, 제어부(650)의 지연부(651, 653)의 지연시간과 제어부(660)의 지연부(661, 663)의 지연시간은 동일하게 설정된다.The delay times of the delay units 651 and 653 of the controller 650 and the delay times of the delay units 661 and 663 of the controller 660 are set to be the same.

상기와 같은 구성을 갖는 본 발명의 제어부(660)의 동작을 설명하면 다음과 같다.Referring to the operation of the control unit 660 of the present invention having the above configuration is as follows.

X16 입/출력 구성인 경우 입/출력 구성 신호 X16가 하이로 인에이블된다. In the case of the X16 input / output configuration, the input / output configuration signal X16 is enabled high.

그리고, 인에이블 신호 EN가 인에이블되면, 지연 신호 ENXF1는 지연부(661)와 지연부(663)의 지연시간 이후에 인에이블된다.When the enable signal EN is enabled, the delay signal ENXF1 is enabled after the delay times of the delay unit 661 and the delay unit 663.

그러면, 낸드 게이트 ND9의 출력이 로우가 되어 인에이블 신호 EN16가 하이가 된다.Then, the output of the NAND gate ND9 goes low, and the enable signal EN16 goes high.

도 12는 본 발명에 따른 반도체 메모리 장치에서 메모리 셀의 데이터 리드(read) 동작을 나타낸 타이밍도이다.12 is a timing diagram illustrating a data read operation of a memory cell in a semiconductor memory device according to the present invention.

도 12를 참조하면, X8 입/출력 구성에서 인에이블 신호 EN80, EN81가 인에이블 되는 타이밍이 X16 입/출력 구성에서의 인에이블 신호 EN16가 인에이블 되는 타이밍보다 더 빨라진 것을 볼 수 있다.Referring to FIG. 12, it can be seen that the timing at which the enable signals EN80 and EN81 are enabled in the X8 input / output configuration is faster than the timing at which the enable signal EN16 in the X16 input / output configuration is enabled.

이에 따라, X8 입/출력 구성에서 글로벌 I/0 버스 GIO에 실린 데이타가 데이 터 멀티플렉서부(630)에 의해 출력되는 시점(T6)이 종래의 시점(T7)보다 앞당겨진다.Accordingly, the time point T6 at which the data loaded on the global I / 0 bus GIO is output by the data multiplexer unit 630 in the X8 input / output configuration is advanced earlier than the conventional time point T7.

이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치의 입출력 타이밍 제어회로는 X8 입/출력 구성에서 데이터를 출력하기 위한 제어신호의 타이밍을 X16 입/출력 구성에서의 제어신호의 타이밍보다 앞서도록 함으로써 데이터 전송 속도를 향상시킬 수 있고, X16 입/출력 구성에서 동작 마진을 확보하여 안정적으로 동작할 수 있는 효과가 있다. As described above, the input / output timing control circuit of the semiconductor memory device according to the present invention makes the timing of the control signal for outputting data in the X8 input / output configuration earlier than the timing of the control signal in the X16 input / output configuration. It is possible to improve the data transmission speed and to operate stably by securing an operating margin in the X16 input / output configuration.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (7)

제 1 인에이블 신호, 제 1 입/출력 구성신호, 제 2 입/출력 구성신호 및 어드레스 신호를 입력받아 입/출력 구성에 따라 다수개의 글로벌 버스에 실린 해당 데이터를 선택적으로 출력하되, 상기 제 2 입/출력 구성신호의 활성화시 상기 제 1 인에이블 신호를 제 1 지연시간으로 지연시키고, 상기 제 1 입/출력 구성신호의 활성화시 상기 제 1 인에이블 신호를 상기 제 1 지연시간보다 더 긴 제 2 지연시간으로 지연시키는 제 1 데이터 출력 제어수단; 및Receiving a first enable signal, a first input / output configuration signal, a second input / output configuration signal, and an address signal and selectively output corresponding data on a plurality of global buses according to an input / output configuration; Delaying the first enable signal to a first delay time upon activation of an input / output configuration signal, and delaying the first enable signal longer than the first delay time upon activation of the first input / output configuration signal; First data output control means for delaying by two delay times; And 상기 데이터 출력 제어수단의 출력을 버퍼링하여 다수개의 데이터 입/출력 핀으로 출력하는 출력 버퍼부An output buffer unit for buffering the output of the data output control means and outputting the data to a plurality of data input / output pins 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 타이밍 제어회로.Input and output timing control circuit of a semiconductor memory device comprising a. 제 1 항에 있어서, 상기 제 1 인에이블 신호, 상기 제 2 입/출력 구성신호를 입력받아 상기 제 2 입/출력 구성신호의 활성화시 상기 제 1 인에이블 신호를 상기 제 2 지연시간만큼 지연시켜 상기 다수개의 글로벌 버스에 실린 해당 데이터를 선택적으로 출력하는 제 2 데이터 출력 제어수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 타이밍 제어회로.The method of claim 1, wherein the first enable signal and the second input / output configuration signal are input to delay the first enable signal by the second delay time when the second input / output configuration signal is activated. And second data output control means for selectively outputting corresponding data carried on the plurality of global buses. 제 1 항에 있어서, 상기 제 1 데이터 출력 제어수단은The method of claim 1, wherein the first data output control means 상기 제 1 인에이블 신호를 인가받아 상기 제 1 인에이블 신호를 서로 다른 지연시간으로 지연하고, 지연된 상기 제 1 인에이블 신호를 상기 제 1 입/출력 구성신호, 상기 제 2 입/출력 구성신호 및 상기 어드레스 신호와 논리조합하여 제 2 인에이블 신호 및 제 3 인에이블 신호를 출력하는 제어부; 및Receiving the first enable signal and delaying the first enable signal with a different delay time, and delaying the delayed first enable signal from the first input / output configuration signal, the second input / output configuration signal, and the like. A controller configured to logically combine the address signal to output a second enable signal and a third enable signal; And 상기 다수개의 글로벌 버스에 실린 상기 해당 데이터를 상기 제 2 인에이블 신호 및 상기 제 3 인에이블 신호에 제어되어 선택적으로 출력하는 데이터 멀티플렉서부A data multiplexer for selectively outputting the corresponding data carried on the plurality of global buses to the second enable signal and the third enable signal 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 타이밍 제어회로.Input and output timing control circuit of a semiconductor memory device comprising a. 제 3 항에 있어서, 상기 어드레스 신호는 상기 다수개의 글로벌 버스 중에 상위 글로벌 버스와 하위 글로벌 버스를 구분하기 위한 것임을 특징으로 하는 반도체 메모리 장치의 입출력 타이밍 제어회로.4. The input / output timing control circuit of a semiconductor memory device according to claim 3, wherein the address signal is for distinguishing an upper global bus and a lower global bus among the plurality of global buses. 제 3 항에 있어서, 상기 제어부는The method of claim 3, wherein the control unit 상기 제 1 인에이블 신호를 지연시켜 출력하는 제 1 지연부;A first delay unit delaying and outputting the first enable signal; 상기 제 1 지연부의 출력을 지연시켜 출력하는 제 2 지연부;A second delay unit delaying an output of the first delay unit and outputting the delayed unit; 상기 제 1 지연부의 출력신호, 상기 제 2 지연부의 출력신호, 상기 제 1 입/출력 구성신호 및 상기 제 2 입출력 구성신호를 인가받아 논리 조합하여 출력하는 제 1 논리 조합부; 및A first logic combination unit configured to receive an output signal of the first delay unit, an output signal of the second delay unit, the first input / output configuration signal, and the second input / output configuration signal and output the result in a logical combination; And 상기 어드레스 신호, 전원전압, 상기 제 1 입/출력 구성신호 및 상기 제 1 논리 조합부의 출력을 인가받아 논리 조합하여 제 2 인에이블 신호 및 제 3 인에이블 신호를 출력하는 제 2 논리 조합부A second logic combination unit configured to receive the address signal, the power supply voltage, the first input / output configuration signal, and the output of the first logic combination unit, and perform a logical combination to output a second enable signal and a third enable signal 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 타이밍 제어회로.Input and output timing control circuit of a semiconductor memory device comprising a. 제 5 항에 있어서, 상기 제 1 논리 조합부는The method of claim 5, wherein the first logical combination portion 상기 제 2 지연부 및 상기 제 2 입/출력 구성신호를 인가받아 낸드 연산하여 출력하는 제 1 낸드 게이트;A first NAND gate receiving the second delay unit and the second input / output configuration signal and outputting a NAND operation; 상기 제 1 지연부 및 상기 제 1 입/출력 구성신호를 인가받아 낸드 연산하여 출력하는 제 2 낸드 게이트; 및A second NAND gate receiving the first delay unit and the first input / output configuration signal and performing a NAND operation to output the NAND gate; And 상기 제 1 낸드 게이트 및 상기 제 2 낸드 게이트의 출력을 인가받아 낸드 연산하여 출력하는 제 3 낸드 게이트A third NAND gate that receives an output of the first NAND gate and the second NAND gate, and outputs a NAND operation 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 타이밍 제어회로.Input and output timing control circuit of a semiconductor memory device comprising a. 제 5 항에 있어서, 상기 제 2 논리 조합부는The method of claim 5, wherein the second logical combination portion 상기 어드레스 신호의 반전 신호, 상기 제 1 논리 조합부의 출력 및 상기 전원전압을 인가받아 낸드 연산하여 출력하는 제 4 낸드 게이트;A fourth NAND gate receiving the inverted signal of the address signal, the output of the first logic combination unit, and the power supply voltage by performing a NAND operation; 상기 어드레스 신호, 상기 제 1 입/출력 구성신호 및 상기 제 1 논리 조합부 의 출력을 인가받아 낸드 연산하여 출력하는 제 5 낸드 게이트;A fifth NAND gate receiving the address signal, the first input / output configuration signal, and an output of the first logic combination unit, and outputting the result of NAND operation; 상기 제 4 낸드 게이트의 출력을 인가받아 반전하여 제 2 인에이블 신호를 출력하는 제 1 인버터; 및A first inverter configured to receive the output of the fourth NAND gate and invert it to output a second enable signal; And 상기 제 5 낸드 게이트의 출력을 인가받아 반전하여 제 3 인에이블 신호를 출력하는 제 2 인버터A second inverter configured to receive the output of the fifth NAND gate and invert it to output a third enable signal; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 타이밍 제어회로.Input and output timing control circuit of a semiconductor memory device comprising a.
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