KR20070098045A - 디지털 주파수 하향 변환 장치 및 방법 - Google Patents

디지털 주파수 하향 변환 장치 및 방법 Download PDF

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Abstract

본 발명은 통신 시스템에 있어서 적어도 2개의 주파수가 할당된 신호를 각각 주파수별로 분리하고 하향 변환함으로써 적어도 2개의 디지털 IF 신호를 출력하는 디지털 주파수 하향 변환 장치 및 방법에 관한 것이다..
본 발명은 대역통과필터, 아날로그/디지털 변환기, 주파수 하향 변환기, 주파수 상향 변환기 및 직병렬변환기 등으로 구성되어, 적어도 2개의 주파수가 할당된 신호를 먼저 기저대역으로 주파수 하향 변환을 수행하고 이를 다시 소정의 주파수로 상향 변환을 수행하는 것을 특징으로 한다.

Description

디지털 주파수 하향 변환 장치 및 방법 {Digital frequency down converting apparatus and method}
도 1은 종래기술에 따른 아날로그 IF 하향 변환 장치의 구조도이다.
도 2는 본 발명의 일 실시예에 따른 디지털 주파수 하향 변환 장치의 구조도이다.
도 3a 내지 3c는 각 주파수별로 디지털 주파수 하향 변환이 수행되는 과정을 설명하는 도면이다.
도 4는 본 발명의 다른 실시예에 따른 디지털 주파수 하향 변환 장치의 구조도이다.
도 5는 도 4의 디지털 주파수 하향 변환 장치를 MATLAB 시스템 제너레이터(System Generator)를 이용하여 구현한 예를 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 디지털 주파수 하향 변환 방법의 흐름도이다.
도 7a 및 도 7b는 도 6의 디지털 주파수 하향 변환 방법의 상세 흐름도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
210: 대역통과필터
220: 아날로그/디지털 변환기
231, 232, 233: 주파수 하향 변환기
241, 242, 243: 주파수 상향 변환기
251, 252, 253: 직병렬변환기
410: 대역통과필터
420: 아날로그/디지털 변환기
430: FPGA
451, 452, 453: 직병렬변환기
본 발명은 디지털 주파수 하향 변환 장치 및 방법에 관한 것으로, 보다 상세하게는 통신 시스템에 있어서 적어도 2개의 주파수가 할당된 복합 아날로그 IF 신호를 각각 주파수별로 분리하고 하향 변환(Down Converting)함으로써 적어도 2개의 디지털 IF 신호를 출력하는 디지털 주파수 하향 변환 장치 및 방법에 관한 것이다.
도 1은 종래기술에 따른 아날로그 IF 하향 변환 장치의 구조도이다. 도 1의 아날로그 IF 하향 변환 장치는 3개의 주파수가 할당(Frequency Allocation; 이하 'FA'라 함)된 복합 아날로그 IF 신호를 각각 주파수별로 분리하고 이를 주파수 하향 변환한 후 디지털 IF 신호로 변환하여 출력하는 장치를 예시한 것이다.
도 1에 도시된 바와 같이, 아날로그 IF 하향 변환 장치는 대역통과필터(BPF; Band Pass Filter), 로컬 발진기(LO; Local Oscillator), 혼합기(Mixer), 아날로그 /디지털 변환기(ADC; Analog to Digital Converter), 직병렬변환기(SerDes; Serial and Deserializer) 등으로 구성된다.
먼저 3FA 대역통과필터(BPF; Band Pass Filter)(110)는 예컨대 fO1=66MHz, fO2=75MHz, fO3=84MHz의 3개의 주파수가 할당(3 Frequency Allocation; 이하 '3FA'라 함)된 복합 아날로그 IF 신호를 중심주파수 fOA=75MHz, BW(Band Width)=30MHz로 필터링하여 제1, 제2 및 제3 대역통과필터로 전송한다.
제1, 제2 및 제3 대역통과필터(121, 122, 123)는 3FA 대역통과필터를 통과한 3FA 복합 아날로그 IF 신호를 각 주파수별로 분리하는 기능을 수행한다. 즉, 제1 대역통과필터(121)는 3FA 복합 아날로그 IF 신호를 fO1=66MHz, BW=10MHz로 필터링하여 제1 아날로그 IF 신호를 분리하고, 제2 대역통과필터(122)는 3FA 복합 아날로그 IF 신호를 fO2=75MHz, BW=10MHz로 필터링하여 제2 아날로그 IF 신호를 분리하며, 제3 대역통과필터(123)는 3FA 복합 아날로그 IF 신호를 fO3=84MHz, BW=10MHz로 필터링하여 제3 아날로그 IF 신호를 분리한다.
한편, 로컬 발진기(131, 132, 133)는 주파수 하향 변환을 위한 로컬주파수를 생성하여 혼합기로 전송하는 기능을 수행한다. 즉, 제1 로컬 발진기(131)는 제1 로컬주파수(fL1)를 생성하여 제1 혼합기(141)로 전송하고, 제2 로컬 발진기(132)는 제2 로컬주파수(fL2)를 생성하여 제2 혼합기(142)로 전송하며, 제3 로컬 발진 기(133)는 제3 로컬주파수(fL3)를 생성하여 제3 혼합기(143)로 전송한다. 상기 제1, 제2 및 제3 로컬주파수는 제1, 제2 및 제3 아날로그 IF 신호에 대한 각각의 주파수 하향 크기 또는 범위에 해당하는 주파수이다. 예컨대, 중심주파수 fO=15MHz의 IF 신호로 하향 변환할 경우, fL1=51MHz, fL2=60MHz, fL3=69MHz이 된다. 또한, 상기 로컬 발진기는 주변 환경(주변 회로, 주변 장치, 온도, 날씨 등)에 영향을 받지 않고 안정된 주파수를 제공하기 위하여 위상고정루프(PLL; Phase Locked Loop)를 포함하여 구현된다.
혼합기(141, 142, 143)는 대역통과필터를 통해 각 주파수별로 분리되어 입력되는 아날로그 IF 신호와 로컬 발진기로부터 입력되는 로컬주파수(fL)를 혼합하는 기능을 수행한다. 즉, 제1 혼합기는 제1 대역통과필터로부터 입력되는 제1 아날로그 IF 신호와 제1 로컬 발진기로부터 입력되는 제1 로컬주파수를 혼합하여 그 차(fO1-fL1)에 해당하는 주파수로 하향 변환된 제1 아날로그 IF 신호(fO=fO1-fL1=15MHz)를 생성하고, 제2 혼합기는 제2 대역통과필터로부터 입력되는 제2 아날로그 IF 신호와 제2 로컬 발진기로부터 입력되는 제2 로컬주파수를 혼합하여 그 차(fO2-fL2)에 해당하는 주파수로 하향 변환된 제2 아날로그 IF 신호(fO=fO2-fL2=15MHz)를 생성하며, 제3 혼합기는 제3 대역통과필터로부터 입력되는 제3 아날로그 IF 신호와 제3 로컬 발진기로부터 입력되는 제3 로컬주파수를 혼합하여 그 차(fO3-fL3)에 해당하는 주파수로 하향 변환된 제3 아날로그 IF 신호(fO=fO3-fL3=15MHz)를 생성한다.
아날로그/디지털 변환기(151, 152, 153)는 혼합기로부터 전송되는 fO=15MHz의 아날로그 신호를 예컨대 60MHz의 샘플링 클럭을 이용하여 n(n은 자연수)비트 디지털 IF 신호로 변환하는 기능을 수행한다. 즉, 제1, 제2 및 제3 아날로그/디지털 변환기는 각각 제1, 제2 및 제3 혼합기로부터 전송되는 fO=15MHz의 제1, 제2 및 제3 아날로그 IF 신호를 n비트의 제1, 제2 및 제3 디지털 IF 신호(fO=15MHz)로 변환하여 제1, 제2 및 제3 직병렬변환기로 전송한다.
직병렬변환기(161, 162, 163)는 아날로그/디지털 변환기로부터 병렬로 전송되는 디지털 IF 신호를 직렬로 변환하여 예컨대 채널카드 등으로 전송하는 기능을 수행한다. 즉, 제1 직병렬변환기(161)는 제1 아날로그/디지털 변환기로부터 병렬로 전송되는 제1 디지털 IF 신호(fO=15MHz)를 직렬로 변환하여 제1 채널카드로 전송하고, 제2 직병렬변환기(162)는 제2 아날로그/디지털 변환기로부터 병렬로 전송되는 제2 디지털 IF 신호(fO=15MHz)를 직렬로 변환하여 제2 채널카드로 전송하며, 제3 직병렬변환기(163)는 제3 아날로그/디지털 변환기로부터 병렬로 전송되는 제3 디지털 IF 신호(fO=15MHz)를 직렬로 변환하여 제3 채널카드로 전송한다.
그러나, 종래기술에 따른 아날로그 IF 하향 변환 장치 및 방법은 FA별로 하향 변환 경로와 로컬 발진기(위상고정루프)의 수가 증가하기 때문에, 장치가 복잡 해지고 디버깅(Debugging)에 많은 시간이 소요되는 문제점이 있었다. 그리고, 변조에 의한 고조파 성분이 다른 주파수에 영향을 줄 수 있으며, 차단 특성이 뛰어난 대역통과필터를 사용할 경우 그에 따른 그룹 지연(Group Delay) 및 위상(Phase) 특성이 악화되는 문제점이 있었다. 또한, FA별 제어시(예컨대, 1FA, 2FA, 3FA로 변경시) 위상고정루프(PLL)의 로컬 출력이 나올 수 있어 제어가 어려운 문제점이 있었다.
한편, 반도체 분야의 급속한 발전에 힘입어, 최근 100Msps에 가까운 샘플링 속도를 갖는 아날로그/디지털 변환기(ADC; Analog to Digital Converter)와 디지털/아날로그 변환기(ADC; Digital to Analog Converter)가 개발되었으며, 이에 의해 IF 대역과 기저대역(Baseband) 신호들 사이에 직접 디지털 변환이 가능하게 되었다. 또한, 범용 DSP(Digital Signal Processor) 및 FPGA(Field Programmable Gate Array)와 같은 디지털 신호 처리 소자들의 성능이 고도화되면서 소프트웨어로 재구성이 가능한 기저대역 모뎀과 향상된 신호 처리 모듈의 구현이 가능하게 되었다.
그러나, 이와 같은 디지털 신호 처리 기술의 발달에도 불구하고, 전술한 종래기술에 따른 아날로그 IF 하향 변환 장치를 디지털 IF 변환 장치로 직접 구현할 경우, 100MHz에 근접하는 높은 주파수를 갖는 디지털 IF를 실현하기 위하여는 높은 주파수의 시스템 클럭(System Clock)을 사용해야 하고, 이에 의해 장치의 구성 및 설계가 복잡하고 구현이 어려운 문제점이 여전히 존재한다.
본 발명은 전술한 바와 같은 종래기술의 문제점을 해결하기 위하여 창안된 것으로, 본 발명의 목적은 적어도 2개의 주파수가 할당된 복합 디지털 IF 신호를 각각 주파수별로 분리하여 기저대역으로 주파수 하향 변환하고 이를 다시 규격(protocol)에 부합하는 소정의 기준 주파수로 상향 변환함으로써 적어도 2개의 디지털 IF 신호를 출력하는 디지털 주파수 하향 변환 장치 및 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 구성 및 설계가 간단하며 디버깅이 용이한 디지털 주파수 하향 변환 장치 및 방법을 제공하는 것이다.
상기 목적을 위하여, 본 발명의 일 형태에 따른 디지털 주파수 하향 변환 장치는, 중심주파수 fO1의 제1 디지털 신호 및 중심주파수 fO2의 제2 디지털 신호를 포함하는 중심주파수 fO1, fO2의 복합 디지털 신호를 입력받아 상기 중심주파수 fO1의 제1 디지털 신호를 기저대역의 제1 디지털 신호로 변환하여 출력하는 제1 주파수 하향 변환기; 상기 중심주파수 fO1, fO2의 복합 디지털 신호를 입력받아 상기 중심주파수 fO2의 제2 디지털 신호를 기저대역의 제2 디지털 신호로 변환하여 출력하는 제2 주파수 하향 변환기; 상기 제1 주파수 하향 변환기로부터 기저대역의 제1 디지털 신호를 입력받아 상기 중심주파수 fO1 및 fO2의 평균보다 낮은 기준 중심주파수 fOU의 제1 디지털 신호로 변환하여 출력하는 제1 주파수 상향 변환기; 및 상기 제2 주파수 하향 변환기로부터 기저대역의 제2 디지털 신호를 입력받아 상기 중심주파수 fO1 및 fO2의 평균보다 낮은 기준 중심주파수 fOU의 제2 디지털 신호로 변환하여 출력하는 제2 주파수 상향 변환기를 포함하는 것을 특징으로 한다.
상기 디지털 주파수 하향 변환 장치는, 중심주파수 fO1, fO2의 복합 아날로그 신호를 필터링하여 상기 아날로그/디지털 변환기로 전송하는 대역통과필터 및 상기 중심주파수 fO1, fO2의 복합 아날로그 신호를 상기 중심주파수 fO1, fO2의 복합 디지털 신호로 변환하여 상기 제1 주파수 하향 변환기와 제2 주파수 하향 변환기로 각각 전송하는 아날로그/디지털 변환기를 더 포함하는 것이 바람직하다.
그리고, 본 발명의 다른 형태에 따른 디지털 주파수 하향 변환 장치는, 적어도 2개의 중심주파수를 갖는 복합 아날로그 신호를 적어도 2개의 중심주파수를 갖는 복합 디지털 신호로 변환하는 아날로그/디지털 변환기; 상기 아날로그/디지털 변환기로부터 상기 복합 디지털 신호를 입력받아, 상기 복합 디지털 신호에 포함된 개별 중심주파수를 갖는 적어도 2개의 디지털 신호들을 각각 기저대역의 디지털 신호들로 하향 변환하고, 상기 기저대역의 디지털 신호들을 기준 중심주파수를 갖는 디지털 신호들로 각각 상향 변환하여 출력하는 FPGA(Field Programmable Gate Array); 및 상기 기준 중심주파수를 갖는 디지털 신호들을 병렬로 입력받아 직렬로 변환하여 출력하는 직병렬변환기를 포함하는 것을 특징으로 한다.
한편, 본 발명에 따른 디지털 주파수 하향 변환 방법은, a) 중심주파수 fO1의 제1 디지털 신호 및 중심주파수 fOU2의 제2 디지털 신호를 포함하는 중심주파수 fO1, fO2의 복합 디지털 신호를 각각 분리하여 기저대역의 제1 디지털 신호 및 제2 디지털 신호로 주파수 하향 변환하는 단계; 및 b) 상기 기저대역의 제1 디지털 신호 및 제2 디지털 신호를 상기 중심주파수 fO1 , fO2보다 낮은 기준 중심주파수 fOU의 제1 디지털 신호 및 제2 디지털 신호로 각각 주파수 상향 변환하는 단계를 포함하는 것을 특징으로 한다.
그리고, 바람직하게는, 상기 단계 a) 이전에, 중심주파수 fO1, fO2의 복합 아날로그 신호를 상기 중심주파수 fO1, fO2의 복합 디지털 신호로 변환하는 단계를 더 포함한다.
이하에서는 첨부 도면 및 바람직한 실시예를 참조하여 본 발명에 따른 디지털 주파수 하향 변환 장치 및 방법을 상세히 설명한다. 참고로, 하기 설명에서 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략하였다.
도 2는 본 발명의 일 실시예에 따른 디지털 주파수 하향 변환 장치의 구조도이다. 본 발명은 적어도 2개의 주파수가 할당된 신호를 입력받아 FA별로 주파수 하향 변환하여 출력하는 디지털 주파수 하향 변환 장치에 적용될 수 있으며, 본 실시예는 3개의 주파수가 할당된 신호를 입력받아 3개(FA1, FA2, FA3)의 디지털 신호를 출력하는 디지털 주파수 하향 변환 장치에 적용한 것이다. 그리고, 설명의 편의를 위하여, 입력되는 신호는 66MHz(FA1), 75MHz(FA2), 84MHz(FA3)의 3FA 복합 아날로그 신호로 설정하였으며, 이는 주파수별로 분리되어 기준 중심주파수 15MHz의 제1, 제2 및 제3 디지털 신호를 출력한다.
도 2에 도시된 바와 같이, 본 발명에 따른 디지털 주파수 하향 변환 장치는 대역통과필터(210), 아날로그/디지털 변환기(220), 주파수 하향 변환기(231, 232, 233), 주파수 상향 변환기(241, 242, 243), 및 직병렬변환기(251, 252, 253) 등을 포함한다.
먼저 대역통과필터(210)는 fO1=66MHz, fO2=75MHz, fO3=84MHz의 3FA 복합 아날로그 신호를 fOA=75MHz, BW=30MHz로 필터링하여 아날로그/디지털 변환기로 전송하는 기능을 수행한다.
그리고, 아날로그/디지털 변환기(220)는 필터링된 3FA 아날로그 신호를 예컨대 120MHz의 샘플링 클럭을 이용하여 n(n은 자연수)비트의 3FA(fO1=66MHz, fO2=75MHz, fO3=84MHz) 120Mbps의 복합 디지털 신호로 변환하고 이를 주파수 하향 변환기로 전송하는 기능을 수행한다(도 3a 참조).
주파수 하향 변환기(231, 232, 233)는 아날로그/디지털 변환기로부터 입력된 3FA 복합 디지털 신호를 FA별로 주파수 하향 변환하는 기능을 수행한다(도 3b 참조). 즉, 제1 주파수 하향 변환기(231)는 중심주파수 fO1, fO2, fO3의 3FA 복합 디지털 신호를 입력받아 중심주파수 fO1에 해당하는 제1 디지털 신호를 기저대역의 제1 디지털 신호로 변환하고, 제2 주파수 하향 변환기(232)는 중심주파수 fO1, fO2, fO3의 3FA 복합 디지털 신호를 입력받아 중심주파수 fO2에 해당하는 제2 디지털 신호를 기 저대역의 제2 디지털 신호로 변환하며, 제3 주파수 하향 변환기(233)는 중심주파수 fO1, fO2, fO3의 3FA 복합 디지털 신호를 입력받아 중심주파수 fO3에 해당하는 제3 디지털 신호를 기저대역의 제3 디지털 신호로 변환한다.
이를 위하여, 각각의 주파수 하향 변환기는 주파수 하향용 NCO(Numerically Controlled Oscillator), 주파수 하향용 곱셈기(Multiplier), 및 FIR(Finite Impulse Response) 필터를 포함한다.
구체적으로는, 제1 주파수 하향용 NCO는 로컬주파수 fLD1=66MHz의 로컬 디지털 신호를 생성하여 제1 주파수 하향용 곱셈기로 전송하며, 제1 주파수 하향용 곱셈기는 상기 로컬주파수 fLD1=66MHz의 로컬 디지털 신호와 중심주파수 fO1, fO2, fO3의 3FA 복합 디지털 신호를 곱하여 중심주파수 0Hz(fO1-fLD1), 9MHz(fO2-fLD1), 18MHz(fO3-fLD1)의 3FA 복합 디지털 신호를 생성한다. 그리고, 이와 같이 생성된 3FA 복합 디지털 신호는 중심주파수 0Hz, BW=9MHz의 제1 FIR 필터를 통과함으로써 FA2 및 FA3 성분과 고조파 성분이 제거되고 기저대역의 제1 디지털 신호가 생성된다.
이와 유사하게, 제2 주파수 하향용 NCO는 로컬주파수 fLD2=75MHz의 로컬 디지털 신호를 생성하여 제2 주파수 하향용 곱셈기로 전송하며, 제2 주파수 하향용 곱셈기는 상기 로컬주파수 fLD2=75MHz의 로컬 디지털 신호와 중심주파수 fO1, fO2, fO3의 3FA 복합 디지털 신호를 곱하여 중심주파수 -9MHz(fO1-fLD2), 0Hz(fO2-fLD2), 9MHz(fO3- fLD2)의 3FA 복합 디지털 신호를 생성한다. 그리고, 3FA 복합 디지털 신호는 중심주파수 0Hz, BW=9MHz의 제2 FIR 필터를 통과함으로써 FA1 및 FA3 성분과 고조파 성분이 제거되고 기저대역의 제2 디지털 신호가 생성된다.
또한, 제3 주파수 하향용 NCO는 로컬주파수 fLD3=84MHz의 로컬 디지털 신호를 생성하여 제3 주파수 하향용 곱셈기로 전송하며, 제3 주파수 하향용 곱셈기는 상기 로컬주파수 fLD3=84MHz의 로컬 디지털 신호와 중심주파수 fO1, fO2, fO3의 3FA 복합 디지털 신호를 곱하여 중심주파수 -18MHz(fO1-fLD3), -9MHz(fO2-fLD3), 0Hz(fO3-fLD3)의 3FA 복합 디지털 신호를 생성한다. 그리고, 이와 같이 생성된 3FA 복합 디지털 신호는 중심주파수 0Hz, BW=9MHz의 제3 FIR 필터를 통과함으로써 FA1 및 FA2 성분과 고조파 성분이 제거되고 기저대역의 제3 디지털 신호가 생성된다.
한편, 주파수 상향 변환기(241, 242, 243)는 주파수 하향 변환기로부터 입력되는 디지털 신호를 주파수 상향 변환하는 기능을 수행한다(도 3c 참조). 즉, 제1 주파수 상향 변환기(241)는 중심주파수 fOD1=fO1-fLD1=0Hz의 제1 디지털 신호를 입력받아 상기 중심주파수 fO1=66MHz보다 낮은 중심주파수 fOU1=15MHz의 제1 디지털 신호로 변환하여 출력하고, 제2 주파수 상향 변환기(242)는 중심주파수 fOD2=fO2-fLD2=0Hz의 제2 디지털 신호를 입력받아 상기 중심주파수 fO2=75MHz보다 낮은 중심주파수 fOU2=15MHz의 제2 디지털 신호로 변환하여 출력하며, 제3 주파수 상향 변환기(243) 는 중심주파수 fOD3=fO3-fLD3=0Hz의 제3 디지털 신호를 입력받아 상기 중심주파수 fO3=84MHz 보다 낮은 중심주파수 fOU3=15MHz의 제3 디지털 신호로 변환하여 출력한다.
이를 위하여, 각각의 주파수 상향 변환기는 주파수 상향용 NCO 및 주파수 상향용 곱셈기를 포함한다. 구체적으로는, 제1 주파수 상향용 NCO는 로컬주파수 fLU1=15MHz의 로컬 디지털 신호를 생성하여 제1 주파수 상향용 곱셈기로 전송하며, 제1 주파수 상향용 곱셈기는 상기 로컬주파수 fLU1=15MHz의 로컬 디지털 신호와 중심주파수 fOD1=0Hz의 제1 디지털 신호를 곱하여 중심주파수 fOU1=fOD1+fLU1=15MHz의 제1 디지털 신호를 생성한다. 마찬가지로, 제2 및 제3 주파수 상향용 NCO는 각각 로컬주파수 fLU2=15MHz 및 fLU3=15MHz의 로컬 디지털 신호를 생성하여 제2 및 제3 주파수 상향용 곱셈기로 전송하며, 제2 및 제3 주파수 상향용 곱셈기는 각각 중심주파수 fOU2=fOD2+fLU2=15MHz 및 fOU3=fOD3+fLU3=15MHz의 제2 및 제3 디지털 신호를 생성한다. 참고로, 본 실시예에서는 규격에 부합하는 기준 중심주파수로 fOU=fOU1=fOU2=fOU3=15MHz를 적용하였다.
한편, 디지털 신호가 복소 신호인 경우 I(In-phase)성분과 Q(Quadrature-phase)성분은 각각 분리되어 처리되며, 필요한 연산이 수행된 후에 I/Q 덧셈기에 의해 합(Digital summing)하여 진다. 도 2에서는 주파수 하향 변환기와 주파수 상향 변환기가 디지털 신호의 I성분과 Q성분을 분리하여 처리하는 구조를 각각의 상 이한 경로로 표현하였으며, 복잡한 용어 사용을 피하기 위하여 디지털 신호의 I성분과 Q성분을 각각 처리하는 곱셈기와 FIR 필터는 용어를 구분하여 표시하지 않았다.
마지막으로, 직병렬변환기(SerDes; Serial and Deserializer)(251, 252, 253)는 주파수 상향 변환기로부터 병렬로 입력되는 디지털 IF 신호를 직렬로 변환하여 채널카드 등으로 전송하는 기능을 수행한다. 즉, 제1, 제2 및 제3 직병렬변환기는 각각 제1, 제2 및 제3 주파수 상향용 변환기로부터 병렬로 입력되는 중심주파수 fOU1, fOU2, fOU3의 제1, 제2 및 제3 디지털 신호를 직렬로 변환하여 각각의 채널카드로 전송한다.
도 4는 본 발명의 다른 실시예에 따른 디지털 주파수 하향 변환 장치의 구조도이다. 본 실시예에 따른 디지털 주파수 하향 변환 장치는 도 2를 참조하여 전술한 디지털 주파수 하향 변환 장치에서 주파수 하향 변환기 및 주파수 상향 변환기를 하나의 FPGA로 구현한 것이다.
도 4에 도시된 바와 같이, 본 발명에 따른 디지털 주파수 하향 변환 장치는 대역통과필터(410), 아날로그/디지털 변환기(420), FPGA(430) 및 직병렬변환기(451, 452, 453) 등을 포함한다.
대역통과필터, 아날로그/디지털 변환기 및 직병렬변환기는 전술한 내용을 참조할 수 있으며, 이하에서는 FPGA(430)에 대하여 상세 설명한다.
FPGA(Field Programmable Gate Array)는 사용자의 요구에 맞게 프로그램밍하 여 사용할 수 있는 특성을 갖는 집적회로(Integrated Circuit)이며, 본 발명에서는 주파수 하향 변환 모듈 및 주파수 상향 변환 모듈을 포함하도록 구성된다.
주파수 하향 변환 모듈(431, 432, 433)은 도 2의 주파수 하향 변환기에 대응되는 것으로, 아날로그/디지털 변환기로부터 입력된 3FA 복합 디지털 신호를 주파수별로 분리하여 기저대역의 디지털 신호로 주파수 하향 변환하는 기능을 수행한다. 즉, 제1, 제2, 제3 주파수 하향 모듈(431, 432, 433)은 중심주파수 fO1, fO2, fO3의 3FA 복합 디지털 신호를 입력받아 각각 중심주파수 fOD1, fOD2, fOD3의 제1, 제2, 제3 디지털 신호로 주파수 하향 변환한다. 이를 위하여, 각각의 주파수 하향 변환 모듈은 주파수 하향용 NCO 기능, 주파수 하향용 곱셈 기능 및 FIR 필터 기능을 포함하도록 구성된다.
주파수 상향 변환 모듈(441, 442, 443)은 도 2의 주파수 상향 변환기에 대응되는 것으로, 주파수 하향 모듈에서 전송된 디지털 신호를 주파수 상향 변환하는 기능을 수행한다. 즉, 제1, 제2, 제3 주파수 상향 모듈(441, 442, 443)은 각각 중심주파수 fOD1, fOD2, fOD3의 제1, 제2, 제3 디지털 신호를 입력받아 중심주파수 fOU1, fOU2, fOU3의 제1, 제2, 제3 디지털 신호로 주파수 상향 변환한다. 이를 위하여, 각각의 주파수 상향 변환 모듈은 주파수 상향용 NCO 기능 및 주파수 상향용 곱셈 기능을 포함하도록 구성된다.
본 발명에 따른 FPGA는 VHDL 등을 이용하여 제작될 수 있으며, 바람직하게는 MATLAB의 시스템 제너레이터(System Generator)를 이용하여 제작된다. 도 5는 MATLAB의 시스템 제너레이터를 이용하여 구현한 1FA 디지털 신호에 대한 주파수 하향 모듈과 주파수 상향 모듈을 도시하는데, 이하에서는 FA1인 제1 디지털 신호의 경우(fO1=66MHz, fLD1=66MHz, fLU1=15MHz, fOU1=15MHz)를 예로 하여 신호 처리 과정을 간단히 설명한다.
먼저 도 5의 (1)은 fO1=66MHz(FA1), fO2=75MHz(FA2), fO3=84MHz(FA3)의 3FA 복합 디지털 신호(Data Rate; 120Mbps)를 배정도 부동소수점(Double precision floating point) 형태에서 단정도 부동소수점(Single precision floating point) 형태로 변환하고, 이와는 별개로 기저대역으로 주파수 하향을 위한 66MHz(FA1와 관련)의 로컬 신호를 생성하는 과정이다. 도 5의 (2)는 I성분과 Q성분으로 분리된 66MHz, 75MHz, 84MHz의 3FA 복합 디지털 신호(120Mbps)와 66MHz의 로컬 신호를 각각 곱하는 과정이다. 도 5의 (3)은 I성분과 Q성분으로 분리되어 처리된 신호를 TDM(Time Division Multiplexer)을 사용하여 시분할 이중화하고 이를 중심주파수 0Hz, BW=9MHz의 FIR 필터링하여 기저대역의 제1 디지털 신호를 생성하는 과정이다. 이러한 필터링 과정에 의하여 고조파 성분을 제거하여 원하는 주파수를 추출하며, 출력 IMD(Intermodulation and Distortion) 성능을 만족시킨다. 참고로, 이때 출력되는 제1 디지털 신호는 시분할 이중화에 의하여 240Mbps의 데이터 레이트(Data Rate)를 갖는다. 도 5의 (4)는 기저대역의 제1 디지털 신호를 TDD(Time Division Duplex)를 사용하여 다시 I성분(120Mbps)과 Q성분(120Mbps)으로 분할한 후 2배로 다운 샘플링(Down Sampling)하여 60Mbps로 만들고, 이와는 별개로 이와는 별개로 주파수 상향을 위한 15MHz의 로컬 신호를 생성하는 과정이다. 마지막으로, 도 5의 (5)는 I성분(60Mbps)과 Q성분(60Mbps)으로 분리된 기저대역의 제1 디지털 신호와 15MHz의 로컬 신호를 각각 곱하여 15MHz로 주파수 상향 변환을 수행한 후, 다시 I성분과 Q성분을 합(Summing)하고, 이를 다시 단정도 부동소수점 형태에서 배정도 부동소수점 형태로 변환하는 과정이다.
상기 실시예에서 외부(예, 채널 카드)로 출력되는 디지털 신호의 기준 중심주파수와 데이터 레이트를 각각 15MHz, 60Mbps로 설정하여 설명하였는데 이는 인터페이스 규격에 따라 가변될 수 있는 값이다.
이하에서는 본 발명에 따른 디지털 주파수 하향 변환 방법에 대하여 설명한다. 본 발명에 따른 디지털 주파수 하향 변환 방법에 대한 구체적 과정 또는 동작 원리는 전술한 디지털 주파수 하향 변환 장치의 설명을 참조할 수 있으므로 중복적인 상세 설명은 생략하고, 하기에서는 시계열적으로 발생하는 단계를 중심으로 간단히 설명한다.
그리고, 도 6은 본 발명의 일 실시예에 따른 디지털 주파수 하향 변환 방법의 흐름도를 도시한 것이고, 도 7a 및 도 7b는 도 6의 디지털 주파수 하향 변환 방법의 상세 흐름도인데, 이는 3FA 신호에 대한 디지털 주파수 하향 변환 방법에 적용한 것이다.
우선, 단계 S610에서, 대역통과필터는 fO1=66MHz(FA1), fO2=75MHz(FA2), fO3=84MHz(FA3)의 3FA 복합 아날로그 신호를 fOA=75MHz, BW=30MHz로 필터링한다.
단계 S620에서, 아날로그/디지털 변환기는 66MHz, 75MHz, 84MHz의 3FA 복합 아날로그 신호를 66MHz, 75MHz, 84MHz의 3FA 복합 디지털 신호로 변환한다.
단계 S630에서, 제1, 제2, 제3 주파수 하향 변환기는 66MHz, 75MHz, 84MHz의 3FA 복합 디지털 신호를 각각 기저대역의 제1, 제2, 제3 디지털 신호로 주파수 하향 변환한다. 구체적으로는 제1, 제2, 제3 주파수 하향용 NCO에서 각각 로컬주파수 fLD1=66MHz, fLD2=75MHz, fLD3=84MHz의 제1, 제2, 제3 주파수 하향용 로컬 신호를 발생시키고(S631), 제1, 제2, 제3 주파수 하향용 곱셈기에서 66MHz, 75MHz, 84MHz의 3FA 복합 디지털 신호와 로컬주파수 fLD1=66MHz, fLD2=75MHz, fLD3=84MHz의 제1, 제2, 제3 주파수 하향용 로컬 신호를 각각 곱하며(S632), 각각 곱해진 신호가 제1, 제2, 제3 FIR 필터(중심주파수 0Hz, BW=9MHz)에서 필터링됨으로써 기저대역(fOD1=fOD2=fOD3=0Hz)의 제1, 제2, 제3 디지털 신호가 생성된다.
마지막으로, 단계 S640에서, 제1, 제2, 제3 주파수 상향용 변환기는 기저대역의 제1, 제2, 제3 디지털 신호를 각각 중심주파수 fOU1=fOU2=fOU3=15MHz(기준 중심 주파수; fOU)의 제1, 제2, 제3 디지털 신호로 주파수 상향 변환한다. 구체적으로는, 제1, 제2, 제3 주파수 상향용 NCO에서 각각 로컬주파수 fLU1=fLU2=fLU3=15MHz(fLU)의 제1, 제2, 제3 주파수 상향용 로컬 신호를 발생시키고(S641), 제1, 제2, 제3 주파수 상향용 곱셈기에서 기저대역(fOD1=fOD2=fOD3=0Hz)의 제1, 제2, 제3 디지털 신호와 로컬주파수 fLU1=fLU2=fLU3=15MHz(fLU)의 제1, 제2, 제3 주파수 상향용 로컬 신호를 곱 하여 중심주파수 fOU1=fOU2=fOU3=15MHz(fOU)의 제1, 제2, 제3 디지털 신호를 생성한다(S642).
지금까지 본 발명을 바람직한 실시예를 참조하여 상세히 설명하였지만, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다.
그리고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 특정되는 것이며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 디지털 주파수 하향 변환 장치 및 방법은, 적어도 2개의 주파수가 할당된 복합 디지털 IF 신호를 각각 주파수별로 분리하여 기저대역으로 주파수 하향 변환하고 이를 소정의 주파수로 상향 변환하여 적어도 2개의 디지털 IF 신호를 출력함으로써, 시스템 클럭의 주파수를 낮추어 전력 소모를 줄이고 비용을 감소시키는 효과를 가진다.
그리고, 본 발명에 따른 디지털 주파수 하향 변환 장치 및 방법은, 디지털 신호 처리 기술을 이용함으로써 종래의 아날로그 신호 처리 방식에서 발생하는 고 조파 성분에 의한 신호 특성 저하를 방지할 수 있으며, 따라서 출력 신호의 질을 향상시킬 수 있는 효과를 가진다.
또한, 본 발명에 따른 디지털 주파수 하향 변환 장치는 재구성이 가능한 FPGA를 사용함으로써 구성 및 설계가 간단하며 디버깅이 용이한 효과를 가진다.

Claims (21)

  1. 디지털 주파수 하향 변환 장치로서,
    중심주파수 fO1의 제1 디지털 신호 및 중심주파수 fO2의 제2 디지털 신호를 포함하는 중심주파수 fO1, fO2의 복합 디지털 신호를 입력받아 상기 중심주파수 fO1의 제1 디지털 신호를 기저대역의 제1 디지털 신호로 변환하여 출력하는 제1 주파수 하향 변환기;
    상기 중심주파수 fO1, fO2의 복합 디지털 신호를 입력받아 상기 중심주파수 fO2의 제2 디지털 신호를 기저대역의 제2 디지털 신호로 변환하여 출력하는 제2 주파수 하향 변환기;
    상기 제1 주파수 하향 변환기로부터 기저대역의 제1 디지털 신호를 입력받아 상기 중심주파수 fO1 및 fO2의 평균보다 낮은 기준 중심주파수 fOU의 제1 디지털 신호로 변환하여 출력하는 제1 주파수 상향 변환기; 및
    상기 제2 주파수 하향 변환기로부터 기저대역의 제2 디지털 신호를 입력받아 상기 중심주파수 fO1 및 fO2의 평균보다 낮은 기준 중심주파수 fOU의 제2 디지털 신호로 변환하여 출력하는 제2 주파수 상향 변환기를 포함하는 디지털 주파수 하향 변환 장치.
  2. 제1항에 있어서,
    중심주파수 fO1, fO2의 복합 아날로그 신호를 상기 중심주파수 fO1, fO2의 복합 디지털 신호로 변환하여 상기 제1 주파수 하향 변환기와 제2 주파수 하향 변환기로 각각 전송하는 아날로그/디지털 변환기를 더 포함하는 것을 특징으로 하는 디지털 주파수 하향 변환 장치.
  3. 제2항에 있어서,
    상기 중심주파수 fO1, fO2의 복합 아날로그 신호를 필터링하여 상기 아날로그/디지털 변환기로 전송하는 대역통과필터를 더 포함하는 것을 특징으로 하는 디지털 주파수 하향 변환 장치.
  4. 제1항에 있어서,
    상기 제1 주파수 상향 변환기로부터 출력된 기준 중심주파수 fOU의 제1 디지털 신호를 병렬로 입력받아 직렬로 변환하여 출력하는 제1 직병렬변환기; 및
    상기 제1 주파수 상향 변환기로부터 출력된 기준 중심주파수 fOU의 제2 디지털 신호를 병렬로 입력받아 직렬로 변환하여 출력하는 제2 직병렬변환기를 더 포함하는 것을 특징으로 하는 디지털 주파수 하향 변환 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 주파수 하향 변환기는,
    로컬주파수 fLD1의 제1 주파수 하향용 로컬 신호를 발생시키는 제1 주파수 하향용 NCO(Numerically Controlled Oscillator);
    상기 중심주파수 fO1, fO2의 복합 디지털 신호와 상기 로컬주파수 fLD1의 제1 주파수 하향용 로컬 신호를 곱하는 제1 주파수 하향용 곱셈기; 및
    상기 제1 주파수 하향용 곱셈기에서 출력된 신호를 필터링하여 기저대역의 제1 디지털 신호를 출력하는 제1 FIR(Finite Impulse Response) 필터를 포함하고,
    상기 제2 주파수 하향 변환기는,
    로컬주파수 fLD2의 제2 주파수 하향용 로컬 신호를 발생시키는 제2 주파수 하향용 NCO;
    상기 중심주파수 fO1, fO2의 복합 디지털 신호와 상기 로컬주파수 fLD2의 제2 주파수 하향용 로컬 신호를 곱하는 제2 주파수 하향용 곱셈기; 및
    상기 제2 주파수 하향용 곱셈기에서 출력된 신호를 필터링하여 기저대역의 제2 디지털 신호를 출력하는 제2 FIR 필터를 포함하는 것을 특징으로 하는 디지털 주파수 하향 변환 장치.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 주파수 상향 변환기는,
    로컬주파수 fLU의 제1 주파수 상향용 로컬 신호를 발생시키는 제1 주파수 상향용 NCO; 및
    상기 기저대역의 제1 디지털 신호와 상기 로컬주파수 fLU의 제1 주파수 상향용 로컬 신호를 곱하는 제1 주파수 상향용 곱셈기를 포함하고,
    상기 제2 주파수 상향 변환기는,
    로컬주파수 fLU의 제2 주파수 상향용 로컬 신호를 발생시키는 제2 주파수 상향용 NCO; 및
    상기 기저대역의 제2 디지털 신호와 상기 로컬주파수 fLU의 제2 주파수 상향용 로컬 신호를 곱하는 제2 주파수 상향용 곱셈기를 포함하는 것을 특징으로 하는 디지털 주파수 하향 변환 장치.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 주파수 하향 변환기와 제1 주파수 상향 변환기는 상기 제1 디지털 신호의 I(In-phase)성분과 Q(Quadrature-phase)성분을 분리하여 변환하고,
    상기 제2 주파수 하향 변환기와 제2 주파수 상향 변환기는 상기 제2 디지털 신호의 I성분과 Q성분을 분리하여 변환하는 것을 특징으로 하는 디지털 주파수 하향 변환 장치.
  8. 제1항에 있어서,
    상기 복합 디지털 신호는 중심주파수 fO3의 제3 디지털 신호를 더 포함하여 중심주파수 fO1, fO2, fO3로 구성되며,
    중심주파수 fO1, fO2, fO3의 복합 디지털 신호를 입력받아 상기 중심주파수 fO3의 제3 디지털 신호를 기저대역의 제3 디지털 신호로 변환하여 출력하는 제3 주파수 하향 변환기; 및
    상기 제3 주파수 하향 변환기로부터 출력된 기저대역의 제3 디지털 신호를 입력받아 중심주파수 fOU의 제3 디지털 신호로 변환하여 출력하는 제3 주파수 상향 변환기를 더 포함하는 것을 특징으로 하는 디지털 주파수 하향 변환 장치.
  9. 제8항에 있어서,
    상기 중심주파수 fO1은 66MHz, 상기 중심주파수 fO2은 75MHz, 상기 중심주파수 fO3은 84MHz인 것을 특징으로 하는 디지털 주파수 하향 변환 장치.
  10. 제9항에 있어서,
    중심주파수 fO1=66MHz, fO2=75MHz, fO3=84MHz의 복합 아날로그 신호를 상기 중심주파수 fO1=66MHz, fO2=75MHz, fO3=84MHz의 복합 디지털 신호로 변환하여 상기 제1 주파수 하향 변환기, 제2 주파수 하향 변환기 및 제3 주파수 하향 변환기로 각각 전송하는 아날로그/디지털 변환기를 더 포함하는 것을 특징으로 하는 디지털 주파 수 하향 변환 장치.
  11. 적어도 2개의 중심주파수를 갖는 복합 아날로그 신호를 적어도 2개의 중심주파수를 갖는 복합 디지털 신호로 변환하는 아날로그/디지털 변환기;
    상기 아날로그/디지털 변환기로부터 상기 복합 디지털 신호를 입력받아, 상기 복합 디지털 신호에 포함된 개별 중심주파수를 갖는 적어도 2개의 디지털 신호들을 각각 기저대역의 디지털 신호들로 하향 변환하고, 상기 기저대역의 디지털 신호들을 기준 중심주파수를 갖는 디지털 신호들로 각각 상향 변환하여 출력하는 FPGA(Field Programmable Gate Array); 및
    상기 기준 중심주파수를 갖는 디지털 신호들을 병렬로 입력받아 직렬로 변환하여 출력하는 직병렬변환기를 포함하는 디지털 주파수 하향 변환 장치.
  12. 제11항에 있어서, 상기 FPGA는,
    상기 복합 디지털 신호에 포함된 개별 중심주파수를 갖는 적어도 2개의 디지털 신호들을 각각 기저대역의 디지털 신호들로 변환하는 주파수 하향 변환 모듈; 및
    상기 기저대역의 디지털 신호들을 기준 중심주파수를 갖는 디지털 신호들로 각각 상향 변환하는 주파수 상향 변환 모듈을 포함하는 것을 특징으로 하는 디지털 주파수 하향 변환 장치.
  13. 제11항에 있어서,
    상기 적어도 2개의 중심주파수를 갖는 복합 아날로그 신호를 필터링하여 상기 아날로그/디지털 변환기로 전송하는 대역통과필터를 더 포함하는 것을 특징으로 하는 디지털 주파수 하향 변환 장치.
  14. 제11항에 있어서,
    상기 기준 중심주파수는 15MHz인 것을 특징으로 하는 디지털 주파수 하향 변환 장치.
  15. 제11항에 있어서,
    상기 FPGA는 상기 디지털 신호들을 각각 I성분과 Q성분을 분리하여 변환하는 것을 특징으로 하는 디지털 주파수 하향 변환 장치.
  16. 제11항 내지 제15항 중 어느 한 항에 있어서,
    상기 FPGA는 MATLAB의 시스템 제너레이터(System Generator)를 이용하여 제작되는 것을 특징으로 하는 디지털 주파수 하향 변환 장치.
  17. a) 중심주파수 fO1의 제1 디지털 신호 및 중심주파수 fOU2의 제2 디지털 신호를 포함하는 중심주파수 fO1, fO2의 복합 디지털 신호를 각각 분리하여 기저대역의 제1 디지털 신호 및 제2 디지털 신호로 주파수 하향 변환하는 단계; 및
    b) 상기 기저대역의 제1 디지털 신호 및 제2 디지털 신호를 상기 중심주파수 fO1, fO2보다 낮은 기준 중심주파수 fOU의 제1 디지털 신호 및 제2 디지털 신호로 각각 주파수 상향 변환하는 단계를 포함하는 디지털 주파수 하향 변환 방법.
  18. 제17항에 있어서,
    c) 상기 기준 중심주파수 fOU의 제1 디지털 신호 및 제2 디지털 신호를 각각 병렬에서 직렬로 변환하는 단계를 더 포함하는 것을 특징으로 하는 디지털 주파수 하향 변환 방법.
  19. 제17항에 있어서,
    상기 단계 a) 이전에,
    중심주파수 fO1, fO2의 복합 아날로그 신호를 상기 중심주파수 fO1, fO2의 복합 디지털 신호로 변환하는 단계를 더 포함하는 것을 특징으로 하는 디지털 주파수 하향 변환 방법.
  20. 제17항 내지 제19항 중 어느 한 항에 있어서,
    상기 단계 a)는,
    a-1) 로컬주파수 fLD1의 제1 주파수 하향용 로컬 신호 및 로컬주파수 fLD2의 제2 주파수 하향용 로컬 신호를 발생시키는 과정;
    a-2) 상기 중심주파수 fO1, fO2의 복합 디지털 신호와 상기 로컬주파수 fLD1의 제1 주파수 하향용 로컬 신호를 곱하고, 상기 중심주파수 fO1, fO2의 복합 디지털 신호와 상기 로컬주파수 fLD2의 제2 주파수 하향용 로컬 신호를 곱하는 과정; 및
    a-3) 상기 곱해진 신호를 필터링하여 기저대역의 디지털 신호를 각각 출력하는 과정을 포함하는 것을 특징으로 하는 디지털 주파수 하향 변환 방법.
  21. 제17항 내지 제19항 중 어느 한 항에 있어서,
    상기 단계 b)는,
    b-1) 로컬주파수 fLU의 제1 주파수 상향용 로컬 신호 및 제2 주파수 상향용 로컬 신호를 발생시키는 과정; 및
    b-2) 상기 기저대역의 제1 디지털 신호와 상기 로컬주파수 fLU의 제1 주파수 상향용 로컬 신호를 곱하여 상기 중심주파수 fO1보다 낮은 기준 중심주파수 fOU의 디지털 신호를 생성하고, 상기 기저대역의 제2 디지털 신호와 상기 로컬주파수 fLU의 제2 주파수 상향용 로컬 신호를 곱하여 상기 중심주파수 fO2보다 낮은 기준 중심주파수 fOU의 제2 디지털 신호를 생성하는 과정을 포함하는 것을 특징으로 하는 디지털 주파수 하향 변환 방법.
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