KR20070089586A - 나노결정을 포함하는 메모리 소자 제조 방법 및 이에 의해제조된 메모리 소자 - Google Patents
나노결정을 포함하는 메모리 소자 제조 방법 및 이에 의해제조된 메모리 소자 Download PDFInfo
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Abstract
기판;
상기 기판 내부에 형성되며, 서로 이격되어 위치하는 소스 영역; 및 드레인 영역;
상기 기판 표면에 형성되어, 상기 소스 영역 및 드레인 영역을 연결하며, 복수개의 나노결정을 포함하는 메모리 셀;
상기 메모리 셀 상에 형성되는 제어 게이트;를 구비하며,
상기 메모리 셀이 상기 기판 상에 형성되는 적어도 하나의 터널링 산화물층; 상기 적어도 하나의 터널링 산화물층 상에 형성되는 복수개의 나노결정을 포함하는 제어 산화물층;을 구비하는 것을 특징으로 하는 메모리 소자를 제공한다.
본 발명에 따른 메모리 소자 제조 방법은 고분자 전해질막을 구비함으로써 나노결정의 균일한 배열이 가능하여 소자 특성의 제어가 가능하고 보다 향상된 소자 특성을 보여주는 메모리 소자를 제공하는 것이 가능하다.
Description
도 1 은 본 발명의 일 구현예에 의한 메모리 소자를 나타낸 단면도이다.
도 2a 내지 2e는 본 발명의 일 구현예에 의한 메모리 소자의 제조 방법을 나타낸 공정도이다.
도 3a 내지 3f는 본 발명의 다른 구현예에 의한 메모리 소자의 제조 방법을 나타낸 공정도이다.
도 4는 본 발명의 실시예 1에서 터널링 산화물층 표면에 배열된 나노결정을 나타내는 주사 전자 현미경(SEM) 사진이다.
도 5는 본 발명의 실시예 2에서 터널링 산화물층 표면에 배열된 나노결정을 나타내는 주사 전자 현미경(SEM) 사진이다.
도 6 은 실시예 1에 따른 메모리 소자의 데이터 기록 시간(programming time) 및 소거 시간(erasing time)에 따른 플랫 밴드 전압(flat band voltage: VFB)의 변화를 보여주는 그래프이다.
도 7 은 실시예 1에 따른 메모리 소자의 데이터 저장 기간을 예측한 그래프 이다.
<도면에 사용된 부호의 설명>
11: 기판 13: 소스 영역
15: 드레인 영역 17: 제어 게이트
21: 터널링 산화물층 25: 제어 산화물층
27: 나노결정 29: 아미노유기실란층
22: 메모리 셀
본 발명은 나노결정을 포함하는 메모리 소자 및 그 제조 방법에 관한 것으로서 보다 구체적으로는 고분자 전해질(polyelectrolytes)막을 구비하면서 나노결정을 포함하는 메모리 소자 및 그 제조 방법에 관한 것이다.반도체를 이용한 메모리 소자는 커패시터에 정보를 기록하거나 읽어낼 때 전류의 통로를 확보하기 위한 스위치 역할을 하는 트랜지스터와 저장된 전하를 보전하는 역할을 하는 커패시터를 기본적인 구성 요소로 가진다.
트랜지스터가 많은 전류를 흐르게 하기 위해서는 트랜지스터가 높은 트랜스 컨덕턴스 특성을 가져야 하는데, 최근 높은 트랜스컨덕턴스 특성을 가지는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이 반도체 메모리 소자의 스위칭 소자로 많이 이용되고 있다. MOSFET은 다결정질 실리콘으로 형성된 게 이트 전극과 도핑된 결정된 실리콘으로 형성된 소스 전극 및 드레인 전극을 기본적인 구성 요소로 가진다.정보기기의 발달에 따라 보다 단위 면적당 집적된 메모리 소자의 숫자가 증가된 고집적 메모리 소자를 얻기 위해 메모리 소자의 크기를 축소시키는 연구가 진행되고 있다. 이러한 고집적된 메모리 소자를 사용할 경우 소자간 신호 전송 시간이 감소하여 고속으로 대용량의 정보를 처리할 수 있다.
그러나, 기존의 MOSFET 등의 경우에는 발열량이 커서 메모리 소자의 집적도가 증가할 경우 소자가 녹거나 오동작하는 문제가 있었다.
이러한 문제를 극복하기 위하여 개발되고 있는 소자들 중의 하나가 단전자 소자(Single electron device:SED)이다. 단전자 소자는 이론적으로는 하나의 전자를 전달하여 전기적 신호로 사용하는 것으로서, 전자의 전달을 보다 정밀하게 제어할 수 있는 수단의 개발이 요구된다.
이러한 요구에 부합하는 소재중의 하나가 나노결정(nanocrystals)이다.
나노결정은 보어(Bohr) 엑시톤 반경보다 더 작은 크기 즉, 수 나노 미터의 크기를 가지는 금속 또는 반도체의 나노 결정으로서 상기 나노결정 내에 많은 수의 전자를 가지지만 자유 전자의 수는 1 내지 100 개 정도로 제한된다.
이 경우 상기 전자들이 가지는 에너지 준위가 불연속적으로 제한되어 연속적인 밴드를 형성하는 벌크(bulk) 상태의 금속 또는 반도체와는 다른 전기적 및 광학적 특성을 나타낸다.종래에는 일정한 밴드갭을 가지는 반도체를 얻기 위해서 여러 가지 도체 및 부도체를 혼합하여야 했었지만 나노결정은 그 크기에 따라 에너지 준위가 달라지기 때문에 단순히 크기를 바꾸어 줌으로써 밴드갭을 조절할 수 있다.
또한, 벌크 상태의 반도체와 달리 전자를 추가하는데 드는 에너지가 균일하지 않고 서로 단계적으로 변하게 되어 기존에 존재하는 하나의 전자가 새로운 전자의 추가를 방해하는 소위 쿨롱 봉쇄(coulomb blockade) 효과가 발생하기도 한다.
즉, 나노결정에 이미 일정한 수의 전자가 존재할 경우 터널링(tunneling)에 의한 추가적인 전자의 전달이 차단되므로 이론적으로는 나노결정의 크기가 10nm 미만일 경우에 단전자의 전달이 가능하다. 이 경우 전달되는 전자의 수가 작으므로 이에 수반되는 발열량도 매우 작게되어 소자의 크기를 축소하는 것이 가능해진다.
상기 나노결정은 트랜지스터와 결합하여 매우 작은 크기의 메모리 소자로 사용할 수 있다. 따라서, 나노결정을 이용한 메모리 소자의 연구가 활발히 진행되어 왔다.
그러나, 종래의 나노결정을 이용하는 메모리 소자들의 경우에는 열처리 등을 통해 나노결정을 제조하는 방법을 사용함으로써 고융점을 가진 나노결정에는 사용할 수 없고 제조되는 나노결정의 크기도 균일하지 못하여 제조되는 메모리 소자의 소자 특성이 저하되는 문제가 있었다.
따라서, 이러한 종래 기술이 가지는 문제점을 극복한 향상된 물성을 가지는 메모리 소자가 여전히 요구된다.
본 발명이 이루고자 하는 첫 번째 기술적 과제는 고분자 전해질을 이용하는 메모리 소자 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 두 번째 기술적 과제는 상기 제조 방법으로 제조된 터널링 산화물층을 포함하는 메모리 소자를 제공하는 것이다.
본 발명은 상기 첫 번째 기술적 과제를 달성하기 위하여,
기판을 제공하는 단계;
상기 기판 표면에 적어도 하나의 터널링 산화물층을 형성하는 단계;
상기 적어도 하나의 터널링 산화물층 표면에 고분자전해질층을 형성하는 단계;
상기 고분자 전해질층상에 나노결정을 배열하는 단계; 및,
상기 나노결정이 배열된 적어도 하나의 터널링 산화물층 표면에 제어 산화물층을 형성하는 단계;를 포함하는 것을 특징으로 하는 메모리 소자 제조 방법을 제공한다.
본 발명의 일 구현예에 의하면, 상기 적어도 하나의 터널링 산화물층이 제 1 터널링 산화물층 및 제 2 터널링 산화물층을 포함하는 것이 바람직하다.
본 발명의 일 구현예에 의하면, 상기 메모리 소자 제조 방법에서 상기 기판 표면에 소스 영역 및 드레인 영역을 형성하는 단계; 및
상기 제어 산화물층 표면에 제어 게이트를 형성하는 단계;를 추가적으로 포함하는 것이 바람직하다.
본 발명의 다른 구현예에 의하면, 상기 메모리 소자 제조 방법에서 상기 고분자 전해질층을 형성하는 고분자 전해질이 폴리알릴아민하이드로클로라이드, 폴리디메틸디알릴암모늄클로라이드, 폴리아크릴산, 폴리소듐-4-스티렌술포네이트, 폴리 에틸렌이민, 폴리비닐피리딘 등이 바람직하다.
본 발명의 또 다른 구현예에 의하면, 상기 메모리 소자 제조 방법에서 상기 터널링 산화물층을 이루는 물질은 실리콘 산화물, 실리콘 질화물, 란타늄 산화물, 란타늄 실리케이트 또는 란타늄 알루미네이트로 등이 바람직하다.
본 발명의 또 다른 구현예에 의하면, 상기 메모리 소자 제조 방법에서 상기 터널링 산화물층을 이루는 물질은 SiO2, SiOxNy, ZrO2, HfONx, ZrONx, TiO2, Ta2O5, La2O3, PrO2, HfO2, HfSiO2, ZrSiO2 또는 HfSiOxNy 등이 바람직하다.본 발명의 또 다른 구현예에 의하면, 상기 메모리 소자 제조 방법에서 상기 나노결정이 고분자 전해질층 상에 배열되는 방법은 스핀 코팅, 딥 코팅(dip coating), 드롭 캐스팅(drop casting) 등이 바람직하다.
본 발명의 또 다른 구현예에 의하면, 상기 메모리 소자 제조 방법에서 상기 나노결정은 극성 유기 분자에 의해 캡핑되어 있는 것이 바람직하다.
본 발명의 또 다른 구현예에 의하면, 상기 메모리 소자 제조 방법에서 상기 나노결정은 Pt, Pd, W, Co, Cu, Mo, Ni, Fe, Ru를 포함하는 금속 나노 입자 혹은 이 금속 종의 산화 혹은 질화물의 금속 나노 입자; CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, HgS, HgSe, HgTe를 포함하는 Ⅱ-Ⅵ족 화합물 반도체 나노입자; GaN, GaP, GaAs, InP, InAs를 포함하는 Ⅲ-Ⅴ족 화합물 반도체 나노입자; PbS; PbSe; 및 PbTe;로 구성되는 그룹으로부터 선택되는 1종 이상을 사용할 수 있으며, 10 nm 이하의 크기를 갖는 금속, 합금형태 또는 코어-쉘 구조 나노결정을 사용하는 것이 바 람직하다.
본 발명의 구현예에 의하면, 상기 메모리 소자 제조 방법에서 상기 나노결정은 단일층으로 배열되는 것이 바람직하다.
본 발명은 상기 두 번째 기술적 과제를 달성하기 위하여,
기판; 상기 기판 내부에 형성되며, 서로 이격되어 위치하는 소스 영역; 및 드레인 영역; 상기 기판 표면에 형성되어, 상기 소스 영역 및 드레인 영역을 연결하며, 복수개의 나노결정을 포함하는 메모리 셀; 상기 메모리 셀 상에 형성되는 제어 게이트;를 구비하며, 상기 메모리 셀이 상기 기판 상에 형성되는 적어도 하나의 터널링 산화물층; 및, 상기 적어도 하나의 터널링 산화물층 상에 형성되는 복수개의 나노결정을 포함하는 제어 산화물층;을 구비하는 것을 특징으로 하는 메모리 소자를 제공한다.본 발명의 일 구현예에 의하면, 상기 적어도 하나의 터널링 산화물층이 제 1 터널링 산화물층 및 제 2 터널링 산화물층을 포함하는 것이 바람직하다.
본 발명의 또 다른 구현예에 의하면, 상기 메모리 소자에서 상기 터널링 산화물층을 이루는 물질은 실리콘 산화물, 실리콘 질화물, 란타늄 산화물, 란타늄 실리케이트 또는 란타늄 알루미네이트로 등이 바람직하다.
본 발명의 또 다른 구현예에 의하면, 상기 메모리 소자에서 상기 터널링 산화물층을 이루는 물질은 SiO2, SiOxNy, ZrO2, HfONx, ZrONx, TiO2, Ta2O5, La2O3, PrO2, HfSiO2, ZrSiO2 또는 HfSiOxNy 등이 바람직하다.본 발명의 또 다른 구현예에 의하면, 상기 메모리 소자에서 상기 나노결정은 Pt, Pd, W, Co, Cu, Mo, Ni, Fe, Ru를 포함 하는 금속 나노 입자 혹은 이 금속 종의 산화 혹은 질화물의 금속 나노 입자; CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, HgS, HgSe, HgTe를 포함하는 Ⅱ-Ⅵ족 화합물 반도체 나노입자; GaN, GaP, GaAs, InP, InAs를 포함하는 Ⅲ-Ⅴ족 화합물 반도체 나노입자; PbS; PbSe; 및 PbTe;로 구성되는 그룹으로부터 선택되는 1종 이상을 사용할 수 있으며, 10 nm 이하의 크기를 갖는 금속, 합금형태 또는 코어-쉘 구조 나노결정을 사용하는 것이 바람직하다.
본 발명의 또 다른 구현예에 의하면, 상기 메모리 소자에서 상기 제어 산화물층이 포함하는 복수개의 나노결정은 단일층(monolayer)으로 배열된 것이 바람직하다.
이하에서 본 발명을 더욱 상세하게 설명한다.
이하에서, 예시적인 구현예에 따른 메모리 소자 제조방법이 수반되는 도면을 참고하여 보다 상세히 설명된다. 도면들에서, 층들의 두께 및 형태들은 실시예의 기재를 위하여 확대되었다. 동일한 참조 번호들은 명세서 전체에 걸쳐 동일한 구성 요소들을 언급한다.
하나의 구성 요소 또는 하나의 층이 다른 구성 요소 또는 다른 층의 상에 또는 표면에 존재하는 것으로 언급될 경우에, 이들은 다른 구성 요소 또는 다른 층의 상에 또는 표면에 직접 존재하거나 이들 사이에 삽입되는 새로운 구성 요소 또는 층들이 존재하는 것도 가능하다. 이에 반해 하나의 구성 요소 또는 하나의 층이 다른 구성 요소 또는 다른 층의 상에 직접 또는 표면에 직접 존재하는 것으로 언급될 경우에는, 이들 사이에 삽입되는 새로운 구성 요소 또는 층들이 존재하 지 않는다.
다양한 구성 요소, 성분, 영역, 층 및 부분들을 기술하기 위해 제 1, 제 2 등의 용어가 사용되고 있으나, 상기 구성 요소, 성분, 영역, 층 및 부분들은 이러한 용어들에 의해 한정되어서는 안된다. 이러한 용어들은 단지 하나의 구성 요소, 성분, 영역, 층 및 부분을 다른 구성 요소, 성분, 영역, 층 및 부분과 구별하기 위하여 사용된다. 따라서, 이하에서 설명되는 제 1 구성 요소, 성분, 영역, 층 및 부분은 실시예의 가르침을 벗어남이 없이 제 2 구성 요소, 성분, 영역, 층 및 부분으로 명명될 수 있다.
예시적인 구현예들은 이상적인 구현예(및 중간체 구조)의 도식적인 모습을 개략적으로 보여주는 단면도를 참조하여 여기에 기재된다. 이와 같이, 도식적인 모습들의 형태는 제조 기술 및 오차 등의 결과로 변화되는 것을 예상할 수 있다. 따라서, 예시적인 구현예들은 여기에 보여지는 특정 형태의 영역들로 한정되어 해석되어서는 아니되며, 예를 들어 제조 방법으로부터 유래되는 형태의 변화들을 포함하는 것으로 해석되어야 한다.
예를 들어, 정사각형으로 보여지는 주입된 영역(implanted region)은 통상적으로 주입된 영역에서 주입되지 않은 영역으로 급격하게 변화하기 보다는 둥글거나 곡선의 특징으로 가지고 그 모서리에서 주입 농도의 기울기를 가질 것이다. 마찬가지로, 주입에 의해 형성되는 매립 영역(buried region)은 상기 매립 영역과 주입이 일어나는 표면 사이의 영역에서 일정한 주입을 야기할 수 있다. 따라서, 도면들에 예시되는 영역들은 본질적으로 도식적이며 이들의 형태들은 어느 장치의 영역의 실 질적인 형태를 예시하려는 의도가 아니며 예시적인 실시예들의 범위를 제한하려는 의도도 아니다.
다르게 정의되지 않으면, 여기에 사용되는 (기술적 및 화학적 용어들을 포함하는) 모든 용어들은 예시적인 구현예들이 속하는 기술분야에서 당업자들에게 공통적으로 이해되는 것과 동일한 의미를 가진다. 또한, 통상적으로 사용되는 사전에 정의된 용어들과 같이 관련 기술의 문맥에서 이들의 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며 여기에서 명시적으로 정의되는 경우가 아닌 경우에는 이상적이거나 지나치게 형식적인 의미로서 해석되어서는 안된다는 것에 또한 유의하여야 한다.
본 발명에 따른 메모리 소자 제조 방법은 제조되는 나노결정의 크기 및 배열이 불규칙하여 메모리 소자의 소자 특성의 제어가 어려운 종래의 메모리 소자 제조 방법과 달리, 균일한 크기로 합성된 콜로이드 상태의 나노결정을 고분자 전해질층을 사용하여 단일층으로 배열함으로써 소자 특성의 제어가 가능하며, 향상된 소자 특성을 보여주는 메모리 소자를 제공하는 것이 가능하다.
본 발명은 기판을 제공하는 단계; 상기 기판 표면에 적어도 하나의 터널링 산화물층을 형성하는 단계; 상기 적어도 하나의 터널링 산화물층 표면에 고분자 전해질층을 형성하는 단계; 상기 고분자 전해질층상에 나노결정을 단일층으로 배열하는 단계; 및 상기 나노결정이 배열된 터널링 산화물층 표면에 제어 산화물층을 형성하는 단계;를 포함하는 것을 특징으로 하는 메모리 소자 제조 방법을 제공한다.
상기 메모리 소자 제조 방법에서, 상기 기판 표면에 소스 영역 및 드레인 영 역을 형성하는 단계; 및 상기 제어 산화물층 표면에 제어 게이트를 형성하는 단계;를 추가적으로 포함하는 것이 바람직하다. 상기 소스 영역 및 드레인 영역을 형성하는 단계는 본 발명의 메모리 소자 형성 방법에서 기판이 제공된 다음에는 순서에 상관없이 적용 가능하다.
상기 메모리 소자 제조 방법에서, 상기 적어도 하나의 터널링 산화물층은 제 1 터널링 산화물층 및 제 2 터널링 산화물층을 포함하는 것이 바람직하다.
상기 메모리 소자 제조 방법에서 상기 고분자 전해질층을 형성하는 고분자 전해질은 폴리알릴아민하이드로클로라이드, 폴리디메틸디알릴암모늄클로라이드, 폴리아크릴산, 폴리소듐-4-스티렌술포네이트, 폴리에틸렌이민, 폴리비닐피리딘 등이 바람직하다.
상기 고분자 화합물을 포함하는 고분자 전해질층은 나노결정이 단일층으로 배열될 수 있도록 정전기적 인력을 제공하는 임시적인 지지층으로서 작용한다. 상기 고분자 전해질층은 일종의 지지체로서 역할을 하여 나노결정들이 단일층으로 배열할 수 있도록 정전기적 인력을 제공한다. 예를 들어, 터널링 산화물층 표면위에 형성된 폴리디메틸디알릴암모늄클로라이드의 암모늄 이온과 나노결정 표면에 캡핑된 머캅토아세트산의 아세테이트 이온이 정전기적 인력에 의해 결합됨으로써 결과적으로 상기 나노결정들이 고분자 전해질층 표면에 단일층(monolayer)으로 형성될 수 있다.
보다 구체적으로는 상기 메모리 소자에서 상기 터널링 산화물층을 이루는 물 질은 예로서 SiO2, SiOxNy, ZrO2, HfONx, ZrONx, TiO2, Ta2O5, La2O3, PrO2, HfO2, HfSiO2, ZrSiO2, 및 HfSiOxNy등으로 실리콘 산화 혹은 질화물 혹은 란타노이드 계열의 금속 산화물(란타늄 산화물) 혹은 이들의 실리케이드(silicate)(란타늄 실리케이트) 혹은 알루미네이트(aluminate)(란타늄 알루미네이트) 등이 바람직하나, 반드시 이들로 한정되는 것은 아니며 산화물층으로 사용될 수 있는 물질로서 당해 기술 분야에서 사용 가능한 물질이면 어떠한 것이라도 사용 가능하다.상기 메모리 소자 제조 방법에서 상기 나노결정들은 고분자 전해질층 상에 배열되는 방법이 스핀 코팅, 딥코팅(dip coating), 드롭 캐스팅(drop casting) 등의 습식 방법인 것이 바람직하나, 반드시 이들로 한정되는 것은 아니며, 나노결정들이 대면적 및 단일층(monolayer)으로 형성되는 것이 가능한 습식 방법이라면 특별히 한정되지 않는다.
상기 메모리 소자 제조 방법에서 상기 나노결정은 극성유기 분자에 의해 캡핑되어 있는 것이 바람직하다. 나노결정을 콜로이드상태로 합성한 경우에 나노결정은 일정한 치환기를 가진 유기 분자가 배위되어 나노결정을 캡핑하고 있는 상태가 된다. 이러한 캡핑에 사용되는 유기 분자의 종류는 제조 방법에 따라 다양하나, 일반적으로 하나의 분자 내에 2개의 작용기를 포함한다. 그 중 하나의 작용기는 나노결정과 결합을 이루며 그 반대편에 위치하는 작용기는 주로 극성을 가져 극성용매에 대한 분산도를 향상시킨다. 따라서 극성을 갖는 나노결정들이 극성용매에 분산된 상태를 유지할 뿐만 아니라 나노결정끼리의 응집을 방지한다.
나노결정과 결합을 이루는 작용기는 포스폰옥사이드, 포스폰산, 카르복시산, 아민, 티올 등이며 그 반대편에 위치하는 작용기는 극성을 가지면 특별히 한정되지 않으며 양성 또는 음성 전하를 가질 수 있으면 바람직하다. 그러나 폴리에틸렌글리콜 등 분자내 극성기를 가지는 작용기도 가능하다.
상기 메모리 소자 제조 방법에서 상기 나노결정은 Pt, Pd, W, Co, Cu, Mo, Ni, Fe, Ru를 포함하는 금속 나노 입자 혹은 이 금속 종의 산화 혹은 질화물의 금속 나노 입자; CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, HgS, HgSe, HgTe를 포함하는 Ⅱ-Ⅵ족 화합물 반도체 나노입자; GaN, GaP, GaAs, InP, InAs를 포함하는 Ⅲ-Ⅴ족 화합물 반도체 나노입자; PbS; PbSe; 및 PbTe;로 구성되는 그룹으로부터 선택되는 1종 이상을 사용할 수 있으며, 10 nm 이하의 크기를 갖는 금속, 합금형태 또는 코어-쉘 구조 나노결정을 사용하는 것이 바람직하다.상기 메모리 소자 제조 방법에서 상기 나노결정은 단일층으로 배열되는 것이 바람직하다. 또한 상기 나노결정들 간의 간격이 균일한 것이 바람직하다. 나노결정들이 단일층(monolayer)으로 배열됨으로써 나노결정으로 전자가 전달되기 위해 필요한 전압의 크기가 감소되며 전자 전달에 소요되는 시간도 감소되어 결과적으로 메모리 소자의 고집적화가 가능해진다.
또한, 기판; 상기 기판 내부에 형성되며, 서로 이격되어 위치하는 소스 영역; 및 드레인 영역; 상기 기판 표면에 형성되어, 상기 소스 영역 및 드레인 영역을 연결하며, 복수개의 나노결정을 포함하는 메모리 셀; 상기 메모리 셀 상에 형성되는 제어 게이트;를 구비하며, 상기 메모리 셀이 상기 기판 상에 형성되는 적어도 하나의 터널링 산화물층; 및, 상기 적어도 하나의 터널링 산화물층 상에 형성되는 복수개의 나노결정을 포함하는 제어 산화물층;을 구비하는 것을 특징으로 하는 메모리 소자를 제공한다.상기 메모리 소자 에서, 상기 적어도 하나의 터널링 산화물층은 제 1 터널링 산화물층 및 제 2 터널링 산화물층을 포함하는 것이 바람직하다.
보다 구체적으로는 본 발명의 메모리 소자는 터널링 산화물층 표면에 습식 방법으로 고분자 전해질막을 형성한 다음, 원하는 크기의 균일한 나노결정을 정전기적 힘에 의해 단일층으로 배열하는 방법을 이용하여 제조되므로, 종래의 스퍼터링 등에 의한 방법에 비해 나노결정의 종류 및 크기 조절이 가능하다.
예를 들어, 터널링 산화물층(HfO2) 표면에 올레일아민으로 캡핑된 Pd 나노결정을 직접 스핀 코팅할 경우에는 도 9a 및 도 9b에 보여지는 바와 같이 나노결정들의 응집이 발생하여 단일층 배열을 얻기가 어렵다.
상기 메모리 소자에서 터널링 산화물층을 이루는 물질은 예로서 SiO2, SiOxNy, ZrO2, HfONx, ZrONx, TiO2, Ta2O5, La2O3, PrO2, HfSiO2, ZrSiO2, 및 HfSiOxNy등으로 실리콘 산화 혹은 질화물 혹은 란타노이드 계열의 금속 산화물 혹은 이들의 실리케이드(silicate) 혹은 알루미네이트(aluminate) 등이 바람직하나, 반드시 이들로 한정되는 것은 아니며 당해 기술 분야에서 사용 가능한 물질이면 어떠한 것이라도 사용 가능하다.상기 메모리 소자에서 상기 나노결정은 Pt, Pd, W, Co, Cu, Mo, Ni, Fe, Ru를 포함하는 금속 나노 입자 혹은 이 금속 종의 산화 혹은 질화물의 금속 나노 입자; CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, HgS, HgSe, HgTe를 포함하는 Ⅱ-Ⅵ족 화합물 반도체 나노입자; GaN, GaP, GaAs, InP, InAs를 포함하는 Ⅲ-Ⅴ족 화합물 반도체 나노입자; PbS, PbSe 및 PbTe로 구성되는 그룹으로부터 선택되는 1종 이상을 사용할 수 있으며, 10 nm 이하의 크기를 갖는 금속, 합금형태 또는 코어-쉘 구조 나노결정을 사용하는 것이 바람직하다.
상기 메모리 소자에서 상기 제어 산화물층이 포함하는 복수개의 나노결정이 단일층(monolayer)으로 배열된 것이 바람직하다. 이러한 단일층 배열로 인하여 메모리 소자의 소자 특성이 향상될 수 있다.그리고, 상기 나노결정들은 균일한 간격으로 배열되는 것이 바람직하다. 습식방법으로 합성된 콜로이드 상태의 나노결정은 건식 방법에 의해 제조된 나노결정에 비해 제조가 용이하며 습식 코팅 방법을 적용할 수 있다. 또한, 나노결정을 구성하는 원소의 종류에 제한이 없고, 나노결정의 크기 조절 및 캡핑(capping) 분자들의 선택이 용이하여 전하를 조절할 수 있으며, 균일한 크기의 나노결정을 얻을 수 있다. 또한 나노결정은 정전기적으로 대전시킬 수 있기 때문에 소정의 반대전하를 띤 기판에 흡착될 경우 서로 뭉치지 않고 일정한 간격을 유지하며 기판과 정전기적 인력에 의해 배열될 수 있으며 단일층(monolayer)으로 배열되는 것이 가능하다.
이하에서 본 발명의 일 구현예에 따른 나노결정을 포함하는 메모리 소자 및 그 제조 방법을 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 구현예에 따른 나노결정을 포함하는 메모리 소자를 나타낸 도면이다. 도 1을 참조하면 본 발명의 구현예에 따른 나노결정을 포함하는 메모리 소자는 기판(11)과 상기 기판(11)의 표면으로부터 내부로 깊이를 가지도록 소정 간격으로 이격되어 형성되는 소스 영역(13) 및 드레인 영역(15)과, 상기 기판(11) 표면에 형성되어 상기 소스 영역(13) 및 드레인 영역(15)을 연결하며 복수개의 나노결정을 포함하는 메모리 셀(22), 상기 메모리 셀(22) 상에 형성되는 제어게이트(17)를 구비한다.
상기 제어 게이트(17)는 상기 메모리 셀(22)에 저장되는 전자의 개수를 제어한다. 상기 기판(11)은 실리콘으로 이루어지는 반도체 기판을 이용한다.
소스 영역(13) 및 드레인 영역(15)은 일반적인 반도체 공정 즉 도핑 공정 후 확산 공정을 통해 n 형 또는 p형으로 형성될 수 있다.
상기 메모리 셀(22)은 상기 기판(11) 상에 형성되는 전자가 통과하는 제 1 터널링 산화물층(21), 상기 제 1 터널링 산화물층 상에 형성되는 전자가 통과하는 제 2 터널링층(23) 및 상기 제 2 터널링 산화물층(23) 상에 형성되는 복수개의 나노결정(27)을 포함하는 제어 산화물층(25)을 구비할 수 있다.
소스 영역(13)이 접지되고 드레인 영역(15)에 일정 전압(Vd>0)이 인가되는 경우 전자는 소스 영역(13)으로부터 드레인 영역(15)으로 이동하게 되고 이 과정에서 게이트 전압(Va)이 드레인 전압(Vd)보다 큰 경우 전자는 메모리 셀(22)로 이동한다. 이때 터널링 산화물층(23)의 두께 및 그 재질에 따라 터널링 되는 전자의 수가 결정되며, 나노결정(27) 의 크기 및 그 내부 재질의 성질에 따라서도 터널링 되는 전자의 수가 결정된다.
전자가 일단 나노결정(27) 내부로 들어가면, 상술한 쿨롱 봉쇄 효과에 의해, 즉 쿨롱 척력에 의해 다른 전자의 유입을 봉쇄하게 되지만 게이트 전압(Va)을 적정한 전압으로 상승시키면 쿨롱척력을 이기고 더 많은 수의 전자가 나노결정(27)으로 유입될 수 있다.
쓰기 동작은 상술한 상태에서 게이트 전압(Va)을 0으로 두면 터널링은 없어지고 나노결정(27) 내부의 전자 저장 물질과 전자가 결합하여 정보가 기록된다. 이 경우 게이트 전압(Va)을 적절히 조절하여 전자를 많이 저장하는 경우를 1, 적게 저장하는 경우를 0으로 둘 수 있다.
읽기 동작을 하는 경우에는, 드레인 영역(15)에 스기 동작시의 게이트 전압(Va)보다 작은 전압을 인가하고 게이트 전압(Va)을 0으로 두면 메모리셀의 문턱 전압에 따라 셀의 전류가 흐르는지 여부가 결정되며 드레인 전압(Va)을 측정하여 1 또는 0을 읽을 수 있다.
소거 동작을 하기 위해서는 게이트 전압(Va)을 0으로 두고 소스 영역(13)에 고전압을 인가하고 드레인 영역(15)을 개방하면 전자가 소스 영역(13)으로 빠져나가게 되어 메모리 셀(22)의 정보가 소거된다.
상기의 설명한 동작은 본 발명의 구현예에 따른 메모리 소자가 ROM(Read Only Memory)으로 작동할 경우의 읽기(reading), 쓰기(writing), 소거(erasing) 동작에 대한 설명이다.
본 발명의 구현예에 따른 메모리 소자가 RAM(Random Access Memory)으로 작용할 경우, 메모리 셀(22)은 커패시터와 동일한 작용을 한다. 이러한 경우 나노결정(26)에는 소량의 전하가 저장되며 작은 누설 전류에도 전하가 쉽게 소실되어 재기록이 필요하게 된다.
소스 영역(13)이 접지하고 드레인 영역(15)에 소정 전압을 인가하면, 전자가 소스 영역(13)으로부터 드레인 영역(15)으로 이동하게 되는데, 이때 게이트 전압(Va)을 드레인 전압(Vd)보다 높게 하면 전자가 메모리셀(22)로 터널링하여 나노결정(27)에 저장되므로 정보가 기록되게 된다.
이러한 원리는 상술한 RAM으로 작용하는 메모리 소자와 동일하나 전자 저장 시간이 짧아 전원이 인가되지 않는 경우 저장된 전자가 제거된다는 점에서 ROM가 상이하다.
도 2a 내지 2e는 본 발명의 일 구현예에 다른 나노결정을 포함하는 메모리 소자의 제조 방법을 나타내는 도면이다.
먼저 도 2a 및 2g에 도시된 바와 같이, 실리콘 기판(11)을 마련한 다음, 상기 기판(11)의 내부에 소정 간격으로 이격되어 위치하는 소스 영역(13) 및 드레인 영역(15)을 일반적인 반도체 공정, 즉 이온주입 및 확산 공정을 통해 형성하고 상기 기판(11)의 표면에 소스 영역(13) 및 드레인 영역(15)과 걸치도록 터널링 산화물층(21), 예를 들어 실리콘 옥사이드/하프늄 옥사이드 복층막을 형성한다. 상기 터널링 산화물층(21) 은 ALD(Atomic Layer Deposition)법으로 증착될 수 있다.
다음으로 상기 터널링 산화물층(21)의 표면에 고분자 전해질층(29)을 형성한다. 상기 고분자 전해질층은 스핀 코팅 등의 습식 방법으로 형성될 수 있다. 이어서, 고분자 전해질과 반대전하를 가지는 콜로이드 상태의 나노결정 용액을 상기 고분자 전해질층 표면에 스핀 코팅 등의 습식 방법으로 코팅하여 정전깆거 인력에 의한 나노결정 단일층(monolayer)을 형성하며 배열된다.
다음으로 상기 나노결정이 배열된 터널링 산화물층 표면에 제어 산화물층, 예 를 들어 하프늄 옥사이드막을 형성한다.
상기 제어 산화물층 상부에 제어 게이트(17)를 형성하며 본 발명의 일 구현예에 의한 메모리 소자가 완성된다.
여기에서, 상기 소스 영역(13) 및 드레인 영역(15)은 상술한 바와 같이 먼저 형성될 수도 있지만, 도 3a 내지 3f에 도시된 바와 같이 제어 게이트(17)가 형성된 다음 마지막으로 이온 주입 및 확산의 반도체 공정을 통해 형성될 수도 있다.
이하에서 본 발명을 실시예 및 비교예를 들어 보다 상세히 설명하나 이는 본 발명을 당업자들에게 설명하기 위한 것으로서 본 발명이 이에 한정되는 것은 아니다.
메모리 소자의 제작
실시예 1
먼저 실리콘 기판을 마련하였다. 다음으로 열적 산화법으로 2nm 두께의 실리콘 옥사이드(SiO2)막을 형성하고 다음으로 ALD(Atomic Layer Deposition) 공정으로 약 5nm 두께의 하프늄옥사이드(HfO2)막을 적층하여 터널링 산화물층을 형성하였다. 실리콘 옥사이드막 형성시의 온도는 1000℃이고, 반응 가스로는 O2를 사용하였다. 또한 하프늄옥사이드막 형성시의 증착 온도는 250 또는 350℃였고, 하프늄 소스 기체로는 Hf-TEMA(테트라키스에틸메틸아마이드)을 사용하였고, 반응 가스로는 O2 혹은 H2O를 사용하였다.
상기 ALD 방법을 이용한 HfO2 막의 증착은 소스 가스 프로우 단계, 퍼지 단계, 반응 가스 플로우 단계, 및 퍼지 단계를 순차적으로 수행하는 증착 사이클을 소망하는 두께의 막이 얻어질 때까지 반복 수행하는 방식으로 진행하였다.
이어서, 상기 HfO2막 표면에 물에 분산된 폴리(알릴아민하이드로 클로라이드) 용액 10mM을 5000rpm으로 스핀 코팅하여 두께 1 nm의 고분자 전해질막을 형성하였다.
이어서, 상기 고분자 전해질막 표면에 pH 8 buffer 용액 속에 분산되어 있는 음전하의 Pd 나노결정을 3000 rpm으로 스핀 코팅하여 나노결정 단일층(monolayer)을 형성하였다.
상기 Pd 나노결정은 지름 5 nm의 Pd 나노결정이 mercaptoacetic acid로 캡핑(capping)되어 있는 것을 사용하였다.이어서 다시 하프늄 옥사이드 산화막을 30nm 두께로 증착하였다. 증착 조건은 상기와 동일하였다.
마지막으로 제어 게이트를 적층하고, 불순물을 주입하여 소스 영역 및 드레인 영역을 형성하여 메모리 소자를 완성하였다.
실시예 2
고분자 전해질로서 폴리(알릴아민 하이드로클로라이드) 대신에 폴리(에틸렌이민) 수용액 10 mM을 5000 rpm으로 스핀 코팅하여 두께 1 nm의 고분자 전해질막을 형성한 것을 제외하고는 실시예 1과 동일한 방법으로 제조하였다.
나노결정의 배열 형태 평가
상기 실시예 1 및 2 의 메모리 소자 제조 과정에서 나노결정을 배열한 다음 나노결정의 배열 상태를 주사 전자 현미경(SEM)으로 각각 측정하여 도 4 및 5에 나타내었다.
본 발명에 따른 실시예들의 경우에 나노결정들이 엉김이 없이 단일층으로 비교적 균일하게 배열되었음을 보여주었다.
메모리 소자의 특성 평가
상기 실시예 1에 따라 제조된 메모리 소자의 프로그램(program) 특성 및 기억유지(retention) 특성을 측정하였다.
도 6 은 실시예 1에 따른 메모리 소자의 데이터 기록 시간(programming time) 및 소거 시간(erasing time)에 따른 플랫 밴드 전압(flat band voltage: VFB)의 변화를 보여주는 그래프이다. 상기 메모리 소자에 대한 데이터 기록 시간 및 소거 기산에 따른 플랫 밴드 전압의 변화를 측정하기 위하여 17V 및 15V의 기록 전압과 -17V 및 -15V의 소거 전압를 인가하였다.
도 6에서 보여지는 바와 같이 실시예 1에 따른 메모리 소자는 300 ㎲ (기록) -10 msec (소거)에서 기록 및 소거에 충분한 대략 6V의 메모리 윈도우를 얻을 수 있다. 즉 짧은 시간 동안에 데이터를 충분히 기록/소거할 수 있다.도 7은 실시예 1에 따른 메모리 소자의 데이터 저장 기간을 예측한 그래프이다. 도 7에서 보여지는 바와 같이 상기 도 6과 동일한 조건에서 메모리 소자에 5V의 기록 전압과 -1V 의 소거 전압을 인가하고 기록 속도 및 소거 속도를 1msec로 하였을 경우 플랫 밴드 전압차가 10년 경과한 다음에도 4V가 유지됨을 알 수 있다. 즉 메모리 저장 특성이 우수함을 알 수 있다.
이러한 향상된 메모리 소자 특성은 나노결정의 균일한 단일층 배열에 의한 것으로 생각되며 이러한 특성으로 인하여 기가급 메모리 소자의 제작에 필요한 특성을 만족시킨다.
본 발명에 따른 메모리 소자 제조 방법은 터널링 산화물층위에 고분자 전해질막을 구비함으로써 정전기적 인력에 의한 나노결정의 균일한 단일층 배열이 가능하여 소자 특성의 제어가 가능하고 보다 향상된 소자 특성을 보여주는 메모리 소자를 제공하는 것이 가능하다.
Claims (16)
- 기판을 제공하는 단계;상기 기판 표면에 적어도 하나의 터널링 산화물층을 형성하는 단계;상기 터널링 산화물층 표면에 고분자 전해질층을 형성하는 단계;상기 고분자 전해질층상에 나노결정을 배열하는 단계;및, 상기 나노결정이 배열된 터널링 산화물층 표면에 제어 산화물층을 형성하는 단계;를 포함하는 것을 특징으로 하는 메모리 소자 제조 방법.
- 제 1 항에 있어서,상기 기판 표면에 소스 영역 및 드레인 영역을 형성하는 단계; 및 상기 제어 산화물층 표면에 제어 게이트를 형성하는 단계;를 추가적으로 포함하는 것을 특징으로 하는 메모리 소자 제조 방법.
- 제 1 항에 있어서,적어도 하나의 터널링 산화물층이 제 1 터널링 산화물층 및 제 2 터널링 산화물층을 포함하는 것을 특징으로 하는 메모리 소자 제조 방법.
- 제 1 항에 있어서, 상기 고분자 전해질층을 형성하는 고분자 전해질이 폴리알릴아민하이드로클로라이드, 폴리디메틸디알릴암모늄클로라이드, 폴리아크릴산, 폴리소듐-4-스티렌술포네이트, 폴리에틸렌이민, 폴리비닐피리딘으로 이루어진 군에서 선택된 하나 이상의 고분자를 포함하는 것을 특징으로 하는 메모리 소자 제조 방법.
- 제 1 항에 있어서, 상기 적어도 하나의 터널링 산화물층을 이루는 물질이 실리콘 산화물, 실리콘 질화물, 란타늄 산화물, 란타늄 실리케이트 및 란타늄 알루미네이트로 이루어진 군에서 선택된 1 이상의 화합물인 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 적어도 하나의 터널링 산화물층을 이루는 물질이 SiO2, SiOxNy, ZrO2, HfONx, ZrONx, TiO2, Ta2O5, La2O3, PrO2, HfSiO2, ZrSiO2 및 HfSiOxNy 로 이루어진 군에서 선택된 1 이상의 화합물인 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 나노결정이 고분자 전해질층 상에 배열되는 방법이 스핀 코팅, 딥 코팅(dip coating), 드롭 캐스팅(drop casting)로 이루어진 군에서 선택된 하나의 방법인 것을 특징으로 하는 메모리 소자 제조 방법.
- 제 1 항에 있어서, 상기 나노결정이 전하를 갖는 극성유기 분자에 의해 캡핑 되어 있는 것을 특징으로 하는 메모리 소자 제조 방법.
- 제 1 항에 있어서, 상기 나노결정이 Pt, Pd, W, Co, Cu, Mo, Ni, Fe, Ru를 포함하는 금속 나노 입자 혹은 이 금속 종의 산화물 혹은 질화물의 금속 나노 입자; CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, HgS, HgSe, HgTe를 포함하는 Ⅱ-Ⅵ족 화합물 반도체 나노입자; GaN, GaP, GaAs, InP, InAs를 포함하는 Ⅲ-Ⅴ족 화합물 반도체 나노입자; PbS, PbSe 및 PbTe로 구성되는 그룹으로부터 선택되는 1종 이상을 사용할 수 있으며, 10 nm 이하의 크기를 갖는 금속, 합금형태 또는 코어-쉘 구조를 특징으로 하는 메모리 소자 제조 방법.
- 제 1 항에 있어서, 상기 나노결정이 단일층으로 배열되는 것을 특징으로 하는 메모리 소자 제조 방법.
- 기판; 상기 기판 내부에 형성되며, 서로 이격되어 위치하는 소스 영역; 및 드레인 영역; 상기 기판 표면에 형성되어, 상기 소스 영역 및 드레인 영역을 연결하며, 복수개의 나노결정을 포함하는 메모리 셀; 상기 메모리 셀 상에 형성되는 제어 게이트를 구비하며,상기 메모리 셀이 상기 기판 상에 형성되는 적어도 하나의 터널링 산화물층; 및, 상기 적어도 하나의 터널링 산화물층 상에 형성되는 복수개의 나노결정을 포함하는 제어 산화물층;을 구비하는 것을 특징으로 하는 메모리 소자.
- 제 11 항에 있어서,적어도 하나의 터널링 산화물층이 제 1 터널링 산화물층 및 제 2 터널링 산화물층을 포함하는 것을 특징으로 하는 메모리 소자 제조 방법.
- 제 11 항에 있어서, 상기 터널링 산화물층을 이루는 물질이 실리콘 산화물, 실리콘 질화물, 란타늄 산화물, 란타늄 실리케이트 및 란타늄 알루미네이트로 이루어진 군에서 선택된 1 이상의 화합물인 것을 특징으로 하는 메모리 소자.
- 제 11 항에 있어서, 상기 터널링 산화물층을 이루는 물질이 물질이 SiO2, SiOxNy, ZrO2, HfONx, ZrONx, TiO2, Ta2O5, La2O3, PrO2, HfO2, HfSiO2, ZrSiO2 및 HfSiOxNy 로 이루어진 군에서 선택된 1 이상의 화합물인 것을 특징으로 하는 메모리 소자.
- 제 11 항에 있어서, 상기 나노결정이 Pt, Pd, Co, Cu, Mo, Ni, Fe를 포함하는 금속 나노 입자; CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, HgS, HgSe, HgTe를 포함하는 Ⅱ-Ⅵ족 화합물 반도체 나노입자; GaN, GaP, GaAs, InP, InAs를 포함하는 Ⅲ-Ⅴ족 화합물 반도체 나노입자; PbS, PbSe 및 PbTe로 구성되는 그룹으로부터 선택되는 1종 이상을 사용할 수 있으며, 10 nm 이하의 크기를 갖는 금속, 합금형태 또는 코 어-쉘 구조 나노결정을 특징으로 하는 메모리 소자.
- 제 11 항에 있어서, 상기 제어 산화물층이 포함하는 복수개의 나노결정이 단일층(monolayer)으로 배열된 것을 특징으로 하는 메모리 소자.
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