KR20070079162A - Method of manufacturing a flash memory device - Google Patents

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Abstract

A method for manufacturing a flash memory device is provided to secure the effective length of a channel by performing an N-type heavily doped ion implantation process after an N-type or a P-type lightly-doped ion implantation process. A gate is formed on a semiconductor substrate(100). An oxide layer is formed on a lateral surface of the gate by a re-oxidation process. A first junction part(116) is formed within the semiconductor substrate by a lightly-doped ion implantation process. A spacer(118) is formed on a lateral surface of the oxide layer. A second junction part(120) is formed within the semiconductor substrate by a heavily-doped ion implantation process. The lightly-doped ion implantation process includes a process for implanting N-type or P-type ions.

Description

플래시 메모리 소자의 제조방법{Method of manufacturing a flash memory device}Method of manufacturing a flash memory device

도 1a 및 도 1b는 일반적인 플래쉬 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.1A and 1B are cross-sectional views illustrating a method of manufacturing a general flash memory device.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.2A to 2D are cross-sectional views of devices sequentially illustrated to explain a method of manufacturing a flash memory device according to an exemplary embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 터널 산화막100 semiconductor substrate 102 tunnel oxide film

104 : 제1 폴리실리콘막 106 : 유전체막104: first polysilicon film 106: dielectric film

108 : 제2 폴리실리콘막 110 : 텅스텐막108: second polysilicon film 110: tungsten film

112 : 게이트 114 : 산화막112: gate 114: oxide film

116 : 제1 접합부 118 : 스페이서116: first junction 118: spacer

120 : 제2 접합부120: second junction

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 채널 길이를 확보하여 셀 접합부 사이에 발생하는 펀치스루(punchthough)성 누설 전류를 방지하기 위한 플래시 메모리 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a flash memory device for preventing a punch-through leakage current generated between cell junctions by securing a channel length.

도 1a 및 도 1b는 일반적인 플래쉬 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다. 이에 대해 설명하면 다음과 같다.1A and 1B are cross-sectional views illustrating a method of manufacturing a general flash memory device. This is described below.

도 1a를 참조하면, 반도체 기판(10) 내에 문턱 전압(Vt)을 조절하기 위해 Vt 이온 주입 공정을 실시한 후 반도체 기판(10)의 소정 영역에 터널 산화막(11), 제1 폴리실리콘막(12), 유전체막(13), 제2 폴리실리콘막(14) 및 텅스텐막(15)이 적층된 게이트(16)를 형성한다. 후속 공정인 이온 주입 공정에 대한 어택(attack)을 방지할 목적으로 재산화공정(reoxidation)을 실시하여 게이트(16) 측면에 산화막(17)을 형성한다. Referring to FIG. 1A, after the Vt ion implantation process is performed to adjust the threshold voltage Vt in the semiconductor substrate 10, the tunnel oxide film 11 and the first polysilicon film 12 are disposed in a predetermined region of the semiconductor substrate 10. ), A gate 16 in which the dielectric film 13, the second polysilicon film 14, and the tungsten film 15 are stacked are formed. An oxide film 17 is formed on the side of the gate 16 by reoxidation in order to prevent an attack on a subsequent ion implantation process.

도 1b를 참조하면, 게이트(16) 및 산화막(17)을 마스크로 이온 주입 공정을 실시하여 접합부(18)를 형성한다. 이때, 접합부(18)를 형성하기 위한 이온 주입 공정은 인(P)과 비소(As)를 순차적으로 주입하여 실시한다. Referring to FIG. 1B, the junction part 18 is formed by performing an ion implantation process using the gate 16 and the oxide film 17 as a mask. At this time, the ion implantation process for forming the junction 18 is performed by sequentially implanting phosphorus (P) and arsenic (As).

그러나, 소자의 고집적화가 더 심화됨에 따라 채널 길이가 줄어든다. 이로 인하여 쇼트 채널 효과가 발생하여 셀의 문턱 전압(Vt)을 감소시키고, 소오스 및 드레인 접합 사이에 펀치스루성 누설 전류가 발생한다.However, as the higher integration of the device becomes more severe, the channel length decreases. This causes a short channel effect to reduce the cell's threshold voltage (Vt), and generates a punchthrough leakage current between the source and drain junctions.

상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 게이트 길이를 확보하여 소오스 및 드레인 접합 사이에 발생하는 펀치스루성 누설 전류를 방지하기 위한 플래시 메모리 소자의 제조방법을 제공하는 데 있다. An object of the present invention devised to solve the above-described problem is to provide a method of manufacturing a flash memory device for securing the gate length to prevent punch-through leakage current generated between the source and drain junction.

본 발명의 실시예에 따른 플래시 메모리 소자의 제조방법은, 반도체 기판상에 게이트를 형성한 후 재산화공정을 실시하여 상기 게이트 측면에 산화막을 형성하는 단계와, 저농도 이온을 주입하여 상기 반도체 기판 내에 제1 접합부를 형성하는 단계와, 상기 산화막 측면에 스페이서를 형성하는 단계와, 고농도 이온을 주입하여 상기 반도체 기판 내에 제2 접합부를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법을 제공한다.A method of manufacturing a flash memory device according to an embodiment of the present invention includes forming an oxide film on a side surface of a gate by forming a gate on a semiconductor substrate and then performing a reoxidation process, and implanting low concentration ions into the semiconductor substrate. A method of manufacturing a flash memory device includes forming a first junction, forming a spacer on a side surface of the oxide layer, and implanting a high concentration of ions to form a second junction in the semiconductor substrate.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.2A to 2D are cross-sectional views of devices sequentially illustrated to explain a method of manufacturing a flash memory device according to an exemplary embodiment of the present invention.

도 2a를 참조하면, 반도체 기판(100) 내에 문턱 전압(Vt)을 조절하기 위해 Vt 이온 주입 공정을 실시한 후 반도체 기판(100)의 소정 영역에 터널 산화막(102), 제1 폴리실리콘막(104), 유전체막(106), 제2 폴리실리콘막(108) 및 텅스텐 막(110)이 적층된 게이트(112)를 형성한다. Referring to FIG. 2A, after the Vt ion implantation process is performed to adjust the threshold voltage Vt in the semiconductor substrate 100, the tunnel oxide film 102 and the first polysilicon film 104 are formed in a predetermined region of the semiconductor substrate 100. ), The dielectric film 106, the second polysilicon film 108, and the tungsten film 110, the gate 112 is formed.

이후, 후속 공정인 이온 주입 공정에 대한 어택을 방지할 목적으로 재산화공정을 실시하여 게이트(112) 측면에 산화막(114)을 형성한다. 산화막(114)은 후속 공정인 이온 주입 공정에 대한 베리어(barrier) 역할을 한다.Thereafter, an oxide film 114 is formed on the side of the gate 112 by performing a reoxidation process for the purpose of preventing an attack on a subsequent ion implantation process. The oxide film 114 serves as a barrier to a subsequent ion implantation process.

도 2b를 참조하면, 게이트(112) 및 산화막(114)을 마스크로 N-타입 또는 P-타입의 저농도 이온을 주입하여 반도체 기판(100) 내에 제1 접합부(116)를 형성한다. 이때, N-타입의 저농도 이온 주입 공정은 10KeV 내지 30KeV의 에너지와 1.0E12 ions/cm2 내지 5.0E12 ions/cm2의 도즈량과 0도의 경사각으로 비소(As) 이온을 주입한다. P-타입의 저농도 이온 주입 공정은 5KeV 내지 20KeV의 에너지와 1.0E12 ions/cm2 내지 5.0E12 ions/cm2의 도즈량과 0도의 경사각으로 보론(B) 이온을 주입하거나, 5KeV 내지 40KeV의 에너지와 1.0E13 ions/cm2 내지 1.0E15 ions/cm2의 도즈량과 0도의 경사각으로 BF 가스를 주입한다. Referring to FIG. 2B, N-type or P-type low concentration ions are implanted using the gate 112 and the oxide layer 114 as a mask to form a first junction 116 in the semiconductor substrate 100. At this time, the N-type low concentration ion implantation process implants arsenic (As) ions at an energy of 10 KeV to 30 KeV, a dose of 1.0E12 ions / cm 2 to 5.0E12 ions / cm 2 , and an inclination angle of 0 degree. The P-type low concentration ion implantation process injects boron (B) ions with an energy of 5KeV to 20KeV, a dose of 1.0E12 ions / cm 2 to 5.0E12 ions / cm 2 , and an inclination angle of 0 degrees, or an energy of 5KeV to 40KeV. And BF gas are injected at a dose of 1.0E13 ions / cm 2 to 1.0E15 ions / cm 2 and a tilt angle of 0 degrees.

도 2c를 참조하면, 전체 구조상에 절연막을 형성한 후 절연막을 식각하여 산화막(114) 측면에 스페이서(118)를 형성한다. 이때, 스페이서(118)는 1nm 내지 20nm의 두께로 산화막 또는 질화막으로 형성한다. 스페이서(118)를 질화막으로 형성할 경우, 스페이서(118)를 형성하기 위해 질화막 식각시 하부의 산화막(114)과 반응 물질이 틀리므로 산화막(114)이 어택을 받지 않는다.Referring to FIG. 2C, after forming an insulating film over the entire structure, the insulating film is etched to form a spacer 118 on the side of the oxide film 114. In this case, the spacer 118 is formed of an oxide film or a nitride film with a thickness of 1 nm to 20 nm. When the spacer 118 is formed of a nitride film, the oxide film 114 is not attacked because the reactant material is different from the oxide film 114 below when the nitride film is etched to form the spacer 118.

도 2d를 참조하면, 게이트(112), 산화막(114) 및 스페이서(118)를 마스크로 N-타입의 고농도 이온을 주입하여 반도체 기판(100) 내에 제2 접합부(120)를 형성 한다. 이때, N-타입의 고농도 이온 주입 공정은 20KeV 내지 40KeV의 에너지와 5.0E12 ions/cm2 내지 1.0E14 ions/cm2의 도즈량과 0도의 경사각으로 인(P) 이온을 주입하거나, 10KeV 내지 30KeV의 에너지와 5.0E12 ions/cm2 내지 1.0E14 ions/cm2의 도즈량과 0도의 경사각으로 비소(As) 이온을 주입한다. Referring to FIG. 2D, the N-type high concentration ions are implanted using the gate 112, the oxide film 114, and the spacer 118 as a mask to form a second junction 120 in the semiconductor substrate 100. At this time, the high concentration ion implantation process of the N-type implants phosphorus (P) ions at an energy of 20KeV to 40KeV, a dose of 5.0E12 ions / cm 2 to 1.0E14 ions / cm 2 , and an inclination angle of 0 degrees, or 10KeV to 30KeV. Arsenic (As) ions are implanted at an energy of and a dose of 5.0E12 ions / cm 2 to 1.0E14 ions / cm 2 and a tilt angle of 0 degrees.

이후, 도 2b에서처럼 반도체 기판(100) 내에 P-타입으로 저농도 이온 주입 공정을 실시하였을 경우, N-타입의 고농도 이온 주입 공정을 실시한 후 어닐 공정을 추가로 실시하여 주입된 비소(As) 또는 인(P) 이온들을 반도체 기판(100) 내로 확산시킨다. 이때, 어닐 공정은 N2 분위기에서 600℃ 내지 900℃의 온도로 실시한다. Subsequently, when the low concentration ion implantation process is performed in the semiconductor substrate 100 in the P-type as shown in FIG. 2B, the arsenic (As) or phosphorus implanted by additionally performing an annealing process after performing the high concentration ion implantation process of the N-type. (P) Ions are diffused into the semiconductor substrate 100. At this time, the annealing step is carried out at a temperature of 600 ℃ to 900 ℃ in N 2 atmosphere.

상술한 바와 같이, 먼저, N-타입의 저농도 이온 주입 공정을 실시한 후 N-타입의 고농도 이온 주입 공정을 실시할 경우, 셀 전류를 확보하고, DIBL(Drain Induced Barrier Lowering)로 인한 펀치스루성 누설 전류를 개선할 수 있다. As described above, first, when performing the N-type low concentration ion implantation process and then performing the N-type high concentration ion implantation process, the cell current is secured and punch-through leakage due to drain induced barrier lowering (DIBL). Current can be improved.

먼저 P-타입의 저농도 이온 주입 공정을 실시한 후 N-타입의 고농도 이온 주입 공정을 실시할 경우, 셀 전류는 확보하기 어려우나 P-타입의 저농도 이온 주입 공정으로 인하여 제2 접합부(120)를 제외한 제1 접합부(116) 영역에 에너지 장벽을 형성하여 효과적인 채널 길이를 확보함으로써 펀치스루성 누설 전류를 개선할 수 있다. First of all, if the P-type low concentration ion implantation process is performed and then the N-type high concentration ion implantation process is performed, the cell current is difficult to secure, but the P-type low concentration ion implantation process removes the second junction 120. The punchthrough leakage current can be improved by forming an energy barrier in the region of the first junction 116 to secure an effective channel length.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었 으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다. Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같이 본 발명은 다음과 같은 효과가 있다.As described above, the present invention has the following effects.

첫째, N-타입 또는 P-타입의 저농도 이온 주입 공정을 실시한 후 N-타입의 고농도 이온 주입 공정을 실시함으로써 효과적인 채널 길이를 확보하여 셀의 문턱 전압(Vt)을 증가시키고, 펀치스루성 누설 전류를 개선할 수 있다. First, after performing N-type or P-type low concentration ion implantation process, N-type high concentration ion implantation process ensures effective channel length to increase cell threshold voltage (Vt) and punch-through leakage current. Can be improved.

둘째, N-타입의 저농도 이온 주입 공정을 실시한 후 N-타입의 고농도 이온 주입 공정을 실시함으로써 셀 전류를 확보할 수 있다.Second, the cell current can be secured by performing the N-type low concentration ion implantation process and then performing the N-type high concentration ion implantation process.

Claims (10)

반도체 기판상에 게이트를 형성한 후 재산화공정을 실시하여 상기 게이트 측면에 산화막을 형성하는 단계;Forming an oxide film on the side of the gate by performing a reoxidation process after forming a gate on the semiconductor substrate; 저농도 이온을 주입하여 상기 반도체 기판 내에 제1 접합부를 형성하는 단계;Implanting low concentration ions to form a first junction in the semiconductor substrate; 상기 산화막 측면에 스페이서를 형성하는 단계; 및Forming a spacer on a side of the oxide film; And 고농도 이온을 주입하여 상기 반도체 기판 내에 제2 접합부를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법.Implanting a high concentration of ions to form a second junction in the semiconductor substrate. 제1항에 있어서, 상기 저농도 이온 주입 공정은 N-타입 또는 P-타입의 이온을 주입하는 플래시 메모리 소자의 제조방법.The method of claim 1, wherein the low concentration ion implantation process implants N-type or P-type ions. 제2항에 있어서, 상기 N-타입의 이온 주입 공정은 10KeV 내지 30KeV의 에너지와 1.0E12 ions/cm2 내지 5.0E12 ions/cm2의 도즈량과 0도의 경사각으로 비소 이온을 주입하는 플래시 메모리 소자의 제조방법.The flash memory device of claim 2, wherein the N-type ion implantation process implants arsenic ions at an energy of 10 KeV to 30 KeV, a dose of 1.0E12 ions / cm 2 to 5.0E12 ions / cm 2 , and an inclination angle of 0 °. Manufacturing method. 제2항에 있어서, 상기 P-타입의 이온 주입 공정은 5KeV 내지 20KeV의 에너지와 1.0E12 ions/cm2 내지 5.0E12 ions/cm2의 도즈량과 0도의 경사각으로 보론 이온을 주입하는 플래시 메모리 소자의 제조방법.The flash memory device of claim 2, wherein the P-type ion implantation process injects boron ions at an energy of 5KeV to 20KeV, a dose of 1.0E12 ions / cm 2 to 5.0E12 ions / cm 2 , and an inclination angle of 0 °. Manufacturing method. 제2항에 있어서, 상기 P-타입의 이온 주입 공정은 5KeV 내지 40KeV의 에너지와 1.0E13 ions/cm2 내지 1.0E15 ions/cm2의 도즈량과 0도의 경사각으로 BF 가스를 주입하는 플래시 메모리 소자의 제조방법.The flash memory device of claim 2, wherein the P-type ion implantation process injects BF gas at an energy of 5KeV to 40KeV, a dose of 1.0E13 ions / cm 2 to 1.0E15 ions / cm 2 , and an inclination angle of 0 degrees. Manufacturing method. 제1항에 있어서, 상기 스페이서는 1nm 내지 20nm의 두께로 산화막 또는 질화막으로 형성하는 플래시 메모리 소자의 제조방법.The method of claim 1, wherein the spacer is formed of an oxide film or a nitride film with a thickness of 1 nm to 20 nm. 제1항에 있어서, 상기 고농도 이온 주입 공정은 20KeV 내지 40KeV의 에너지와 5.0E12 ions/cm2 내지 1.0E14 ions/cm2의 도즈량과 0도의 경사각으로 N-타입의 인 이온을 주입하는 플래시 메모리 소자의 제조방법.The flash memory of claim 1, wherein the high concentration ion implantation process injects N-type phosphorus ions at an energy of 20KeV to 40KeV, a dose of 5.0E12 ions / cm 2 to 1.0E14 ions / cm 2 , and an inclination angle of 0 degrees. Method of manufacturing the device. 제1항에 있어서, 상기 고농도 이온 주입 공정은 10KeV 내지 30KeV의 에너지와 5.0E12 ions/cm2 내지 1.0E14 ions/cm2의 도즈량과 0도의 경사각으로 N-타입의 비소 이온을 주입하는 플래시 메모리 소자의 제조방법.The flash memory of claim 1, wherein the high concentration ion implantation process injects N-type arsenic ions with an energy of 10 KeV to 30 KeV, a dose of 5.0E12 ions / cm 2 to 1.0E14 ions / cm 2 , and an inclination angle of 0 degree. Method of manufacturing the device. 제1항 또는 제2항에 있어서, 상기 저농도 이온 주입 공정시 상기 P-타입 이온을 주입할 경우 상기 고농도 이온 주입 공정을 실시한 후 어닐 공정을 실시하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.The method of claim 1, further comprising performing an annealing process after performing the high concentration ion implantation when the P-type ion is implanted in the low concentration ion implantation process. 제9항에 있어서, 상기 어닐 공정은 N2 분위기에서 600℃ 내지 900℃의 온도로 실시하는 플래시 메모리 소자의 제조방법.The method of claim 9, wherein the annealing process is performed at a temperature of 600 ° C. to 900 ° C. in an N 2 atmosphere.
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